KR102538339B1 - 후왜곡을 이용한 선형화 증폭기 - Google Patents

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Abstract

본 발명은 4G 시스템 이후 보다 높은 데이터 전송률을 지원하기 위한 5G 통신 시스템을 IoT 기술과 융합하는 통신 기법 및 그 시스템에 관한 것이다. 본 개시는 5G 통신 기술 및 IoT 관련 기술을 기반으로 지능형 서비스 (예를 들어, 스마트 홈, 스마트 빌딩, 스마트 시티, 스마트 카 혹은 커넥티드 카, 헬스 케어, 디지털 교육, 소매업, 보안 및 안전 관련 서비스 등)에 적용될 수 있다.
본 발명은 게이트단으로 인가되는 기초 신호(fundamental signal)를 증폭하는 제1 트랜지스터 및 소스단은 상기 제1 트랜지스터의 드레인단과 전기적으로 연결되고, 드레인단은 바이어스 전압과 전기적으로 연결되는 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터를 통해 흐르는 전류는 상기 제1 트랜지스터의 드레인단에 흐르는 전류에 기반하여 결정되는 것을 특징으로 하는 증폭기를 제공한다.

Description

후왜곡을 이용한 선형화 증폭기{AN AMPLIFIER WITH LINEARIZATION USING POST-DISTORTION}
본 발명은 증폭 효율은 유지하면서 선형성을 향상시킬 수 있는 증폭기의 구조를 제공한다.
4G 통신 시스템 상용화 이후 증가 추세에 있는 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 이러한 이유로, 5G 통신 시스템 또는 pre-5G 통신 시스템은 4G 네트워크 이후 (Beyond 4G Network) 통신 시스템 또는 LTE 시스템 이후 (Post LTE) 이후의 시스템이라 불리어지고 있다. 높은 데이터 전송률을 달성하기 위해, 5G 통신 시스템은 초고주파(mmWave) 대역 (예를 들어, 60기가(60GHz) 대역과 같은)에서의 구현이 고려되고 있다. 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 전차원 다중입출력(Full Dimensional MIMO: FD-MIMO), 어레이 안테나(array antenna), 아날로그 빔형성(analog beam-forming), 및 대규모 안테나 (large scale antenna) 기술들이 논의되고 있다. 또한 시스템의 네트워크 개선을 위해, 5G 통신 시스템에서는 진화된 소형 셀, 개선된 소형 셀 (advanced small cell), 클라우드 무선 액세스 네트워크 (cloud radio access network: cloud RAN), 초고밀도 네트워크 (ultra-dense network), 기기 간 통신 (Device to Device communication: D2D), 무선 백홀 (wireless backhaul), 이동 네트워크 (moving network), 협력 통신 (cooperative communication), CoMP (Coordinated Multi-Points), 및 수신 간섭제거 (interference cancellation) 등의 기술 개발이 이루어지고 있다. 이 밖에도, 5G 시스템에서는 진보된 코딩 변조(Advanced Coding Modulation: ACM) 방식인 FQAM (Hybrid FSK and QAM Modulation) 및 SWSC (Sliding Window Superposition Coding)과, 진보된 접속 기술인 FBMC(Filter Bank Multi Carrier), NOMA(non orthogonal multiple access), 및SCMA(sparse code multiple access) 등이 개발되고 있다.
한편, 인터넷은 인간이 정보를 생성하고 소비하는 인간 중심의 연결 망에서, 사물 등 분산된 구성 요소들 간에 정보를 주고 받아 처리하는 IoT(Internet of Things, 사물인터넷) 망으로 진화하고 있다. 클라우드 서버 등과의 연결을 통한 빅데이터(Big data) 처리 기술 등이 IoT 기술에 결합된 IoE (Internet of Everything) 기술도 대두되고 있다. IoT를 구현하기 위해서, 센싱 기술, 유무선 통신 및 네트워크 인프라, 서비스 인터페이스 기술, 및 보안 기술과 같은 기술 요소 들이 요구되어, 최근에는 사물간의 연결을 위한 센서 네트워크(sensor network), 사물 통신(Machine to Machine, M2M), MTC(Machine Type Communication)등의 기술이 연구되고 있다. IoT 환경에서는 연결된 사물들에서 생성된 데이터를 수집, 분석하여 인간의 삶에 새로운 가치를 창출하는 지능형 IT(Internet Technology) 서비스가 제공될 수 있다. IoT는 기존의 IT(information technology)기술과 다양한 산업 간의 융합 및 복합을 통하여 스마트홈, 스마트 빌딩, 스마트 시티, 스마트 카 혹은 커넥티드 카, 스마트 그리드, 헬스 케어, 스마트 가전, 첨단의료서비스 등의 분야에 응용될 수 있다.
이에, 5G 통신 시스템을 IoT 망에 적용하기 위한 다양한 시도들이 이루어지고 있다. 예를 들어, 센서 네트워크(sensor network), 사물 통신(Machine to Machine, M2M), MTC(Machine Type Communication)등의 기술이 5G 통신 기술이 빔 포밍, MIMO, 및 어레이 안테나 등의 기법에 의해 구현되고 있는 것이다. 앞서 설명한 빅데이터 처리 기술로써 클라우드 무선 액세스 네트워크(cloud RAN)가 적용되는 것도 5G 기술과 IoT 기술 융합의 일 예라고 할 수 있을 것이다.
본 발명은 신호의 증폭에 의하여 발생하는 비선형 성분을 후 왜곡기를 활용하여 제거함으로써 선형성을 향상시킬 수 있는 증폭기 구조를 제공한다.
본 발명은 게이트단으로 인가되는 기초 신호(fundamental signal)를 증폭하는 제1 트랜지스터 및 소스단은 상기 제1 트랜지스터의 드레인단과 전기적으로 연결되고, 드레인단은 바이어스 전압과 전기적으로 연결되는 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터를 통해 흐르는 전류는 상기 제1 트랜지스터의 드레인단에 흐르는 전류에 기반하여 결정되는 것을 특징으로 하는 증폭기를 제공한다.
본 발명은 게이트단으로 인가되는 기초 신호(fundamental signal)를 증폭하는 제1 트랜지스터 및 소스단은 상기 제1 트랜지스터의 드레인단과 전기적으로 연결되고, 드레인단은 바이어스 전압과 전기적으로 연결되는 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터를 통해 흐르는 전류는 상기 제1 트랜지스터의 드레인단에 흐르는 전류에 기반하여 결정되는 것을 특징으로 하는 증폭기를 포함하는 전자 장치를 제공한다.
본 발명에서 개시하고 있는 일 실시예에 따를 경우, 증폭기의 증폭 과정에서 발생하는 혼변조 성분이 증폭기의 출력단에 미치는 영향을 최소화 할 수 있어 증폭기의 선형성을 향상시킬 수 있다.
도 1은 종래 기술에 따른 증폭기의 구조를 나타낸 도면이다.
도 2는 종래 기술에 따른 증폭기 구조에서 기초 신호와 혼변조 신호의 변화율을 나타낸 그래프이다.
도 3은 본 발명의 일 실시예에 따른 증폭기의 구조를 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 증폭기 구조에서 혼변조 전류의 흐름을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 증폭기 구조에서 각 노드의 전압값을 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 증폭기 구조를 나타낸 도면이다.
도 7은 본 발명에서 개시하고 있는 증폭기에 의한 선형성 향상 결과를 나타낸 그래프이다.
본 발명의 실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
마찬가지 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 개략적으로 도시되었다. 또한, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 각 도면에서 동일한 또는 대응하는 구성요소에는 동일한 참조 번호를 부여하였다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이 때, 처리 흐름도 도면들의 각 블록과 흐름도 도면들의 조합들은 컴퓨터 프로그램 인스트럭션들에 의해 수행될 수 있음을 이해할 수 있을 것이다. 이들 컴퓨터 프로그램 인스트럭션들은 범용 컴퓨터, 특수용 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서에 탑재될 수 있으므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서를 통해 수행되는 그 인스트럭션들이 흐름도 블록(들)에서 설명된 기능들을 수행하는 수단을 생성하게 된다. 이들 컴퓨터 프로그램 인스트럭션들은 특정 방식으로 기능을 구현하기 위해 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 지향할 수 있는 컴퓨터 이용 가능 또는 컴퓨터 판독 가능 메모리에 저장되는 것도 가능하므로, 그 컴퓨터 이용가능 또는 컴퓨터 판독 가능 메모리에 저장된 인스트럭션들은 흐름도 블록(들)에서 설명된 기능을 수행하는 인스트럭션 수단을 내포하는 제조 품목을 생산하는 것도 가능하다. 컴퓨터 프로그램 인스트럭션들은 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에 탑재되는 것도 가능하므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에서 일련의 동작 단계들이 수행되어 컴퓨터로 실행되는 프로세스를 생성해서 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 수행하는 인스트럭션들은 흐름도 블록(들)에서 설명된 기능들을 실행하기 위한 단계들을 제공하는 것도 가능하다.
또한, 각 블록은 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또, 몇 가지 대체 실행 예들에서는 블록들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예컨대, 잇달아 도시되어 있는 두 개의 블록들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 블록들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.
이 때, 본 실시 예에서 사용되는 '~부'라는 용어는 소프트웨어 또는 FPGA또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '~부'는 어떤 역할들을 수행한다. 그렇지만 '~부'는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '~부'는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '~부'는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함한다. 구성요소들과 '~부'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '~부'들로 결합되거나 추가적인 구성요소들과 '~부'들로 더 분리될 수 있다. 뿐만 아니라, 구성요소들 및 '~부'들은 디바이스 또는 보안 멀티미디어카드 내의 하나 또는 그 이상의 CPU들을 재생시키도록 구현될 수도 있다. 또한 실시 예에서 '~부'는 하나 이상의 프로세서를 포함할 수 있다.
도 1은 종래 기술에 따른 증폭기의 구조를 나타낸 도면이다.
종래 기술에 따르면, 입력 신호는 제1 트랜지스터(110)와 제2 트랜지스터(120)의 게이트단으로 공급될 수 있다. 종래 기술에 따르면, 입력신호는 제1 커패시턴스(130)를 통해 제1 트랜지스터(110)의 게이트단으로 공급되며, 제2 커패시턴스(150)를 통해 제2 트랜지스터(120)의 게이트단으로 공급될 수 있다.
종래 기술에 따르면, 제1 트랜지스터(110)를 구동시키기 위한 제1 입력 바이어스(V1)는 제1 임피던스(140)를 통해 제1 트랜지스터(110)의 게이트단으로 공급되며, 제2 트랜지스터(120)를 구동시키기 위한 제2 입력 바이어스(V2)는 제2 임피던스(160)를 통해 제2 트랜지스터(120)의 게이트단으로 공급될 수 있다.
종래 기술에 따르면, 제1 트랜지스터(110) 및 제2 트랜지스터(120)의 동작에 따라 입력 신호가 증폭될 수 있다. 예를 들어, 입력 신호의 증폭에 따라 기초 신호(fundamental signal) 및 혼변조 신호(intermodulation signal) 도 증폭될 수 있다.
상기 혼변조 신호는 기초 신호의 증폭에 따라 발생하는 신호로써 증폭기의 선형성을 감소시킬 수 있다. 예를 들어 트랜지스터의 동작에 따라 발생하는 3차 혼변조 신호 성분에 의해 증폭기의 선형성이 감소할 수 있다.
도 2는 종래 기술에 따른 증폭기 구조에서 기초 신호와 혼변조 신호의 변화율을 나타낸 그래프이다.
일실시예에 따르면, 증폭에 따라 증폭기의 출력전력이 증가하면 3차 혼변조 신호도 함께 증가될 수 있다. 다양한 실시예에 따르면, 3차 혼변조 신호의 증가율은 fundamental신호의 증가율보다 높을 수 있다. 따라서 출력전력이 지속적으로 증가하게 되면 3차 혼변조 신호의 출력전력이 fundamental 신호의 출력전력보다 커질 수 있다. (다만, 실질적으로는 도 2에 도시된 바와 같이 출력전력이 기설정된 이상 증가되면, fundamental 신호와 3차 혼변조 신호가 포화되므로 3차 혼변조 신호의 출력전력이 fundamental 신호의 출력전력보다는 커질 수 없다.)
3차 혼변조 신호의 증가율이 fundamental 신호의 증가율보다 높은 이유는 fundamental 신호는 입력신호의 크기에 비례하여 증가하는데 반해 3차 혼변조 신호는입력신호 크기의 3제곱에 비례하여 증가하기 때문이다. 즉, dB 스케일로 그래프가 도시되어 있는 도 2에서는 3차 혼변조 신호 그래프의 기울기가 fundamental 신호 그래프 기울기의 3배가 될 수 있다.
앞서 언급한 바와 같이 3차 혼변조 신호의 출력전력이 fundamental 신호의 출력전력 이상이 될 수는 없으나, 3차 혼변조 신호의 출력전력 변화 기울기와 fundamental 신호의 출력전력 변화 기울기에 기반하여 3차 혼변조 신호의 출력전력과 fundamental 신호의 출력전력이 같아지는 출력전력 값을 예상할 수 있다.
즉 OIP3(output third order intercept point)로 P값이 될 수 있으며, 상기 P값에 기반하여 증폭기의 선형성 특성을 판단할 수 있다. 예를 들어, P값이 클수록 증폭기의 선형성 특성이 더 좋다고 판단할 수 있다.
한편, 본 설명에서는 선형성 향상을 위한 변수로 OIP3 만을 언급하였으나, IIP3(input third order intercept point)도 선형성 향상 여부를 확인하기 위해 고려될 수 있다.
도 3은 본 발명의 일 실시예에 따른 증폭기의 구조를 나타낸 도면이다.
일 실시예에 따르면, 증폭기는 게이트단으로 인가되는 기초 신호(fundamental signal)를 증폭하는 제1 트랜지스터(310) 및 소스단은 제1 트랜지스터(310)의 드레인단과 전기적으로 연결되고, 드레인단은 바이어스 전압과 전기적으로 연결되는 제2 트랜지스터(320)를 포함할 수 있다. 다양한 실시예에 따르면, 제2 트랜지스터(320)를 통해 흐르는 전류는 제1 트랜지스터(310)의 드레인단에 흐르는 전류에 기반하여 결정될 수 있다.
일 실시예에 따르면, 제1 트랜지스터(310)의 게이트단으로 공급되는 기초 신호가 증폭됨에 따라 발생하는 혼변조(intermodulation) 전류는 제1 트랜지스터의 드레인단에서 제2 트랜지스터(320)의 소스단으로 흐를 수 있다. 다양한 실시예에 따르면, 제1 트랜지스터의 드레인단에서 제2 트랜지스터의 소스단으로 흐르는 혼변조 전류는 기초 신호의 증폭에 따라 발생하는 3차 혼변조 신호의 전류일 수 있다.
일 실시예에 따르면, 기초 신호는 제1 임피던스(340)를 통해 제1 트랜지스터(310)의 게이트단으로 공급될 수 있다. 다양한 실시예에 따르면 제1 트랜지스터(310)를 동작시키기 위한 제1 바이어스 전압(V1)은 제1 임피던스(340)를 통해 제1 트랜지스터(310)의 게이트단으로 공급될 수 있다.
일 실시예에 따르면, 제2 트랜지스터(320)를 동작시키기 위한 제2 바이어스 전압(V2)은 제2 임피던스(350)를 통해 제2 트랜지스터(320)의 게이트단으로 공급될 수 있다.
일 실시예에 따르면, 제1 트랜지스터(310)로 공급되는 제1 바이어스 전압(V1)과 제2 트랜지스터(320)로 공급되는 제2 바이어스 전압(V2)에 따라 비선형성 특성을 가지는 트랜지스터의 3차 트랜스컨덕턴스(gm3) 성분이 변동될 수 있다.
일 실시예에 따르면, 제1 트랜지스터(310)로 공급되는 제1 바이어스 전압(V1)과 제2 트랜지스터(320)로 공급되는 제2 바이어스 전압(V2)을 서로 다른 값으로 결정하여 트랜지스터의 3차 트랜스컨덕턴스 성분을 감소시킴으로써 증폭기의 선형성을 향상시킬 수 있다.
일 실시예에 따르면, 제1 트랜지스터(310)로 인가되는 제1 바이어스 전압(V1)이 제1 트랜지스터의 문턱전?陋?(threshold voltage, Vth1)을 초과하는 경우, 제2 트랜지스터(320)로 인가되는 제2 바이어스 전압(V2)은 제2 트랜지스터의 문턱전?陋?(Vth2) 이하일 수 있다. 즉, 제1 트랜지스터에 강한 역전(strong inversion) 영역으로 제1 바이어스 전압을 인가하는 경우, 제2 트랜지스터에는 약한 역전(weak inversion) 영역으로 제2 바이어스 전압을 인가할 수 있다.
일 실시예에 따르면, 제1 트랜지스터(310)로 인가되는 제1 바이어스 전압(V1)이 제1 트랜지스터의 문턱전압값(Vth1) 이하인 경우, 제2 트랜지스터(120)로 인가되는 제2 바이어스 전압(V2)은 제2 트랜지스터의 문턱전압값(Vth2)을 초과할 수 있다. 즉, 제1 트랜지스터에 약한 역전 영역으로 제1 바이어스 전압을 인가하는 경우, 제2 트랜지스터에는 강한 역전 영역으로 제2 바이어스 전압을 인가할 수 있다.
일 실시예에 따르면, 제1 트랜지스터(310)와 제2 트랜지스터(320)에서 각각 발생하는 각각의 3차 혼변조 전류는 각 트랜지스터의 사이즈와 각 트랜지스터에 인가되는 신호의 크기에 기반하여 결정될 수 있다. 예를 들어, 제1 트랜지스터(310)에서 발생하는 3차 혼변조 전류의 크기는 제1 트랜지스터(310)의 게이트단과 소스단 사이의 전압에 기반하여 결정될 수 있으며, 제2 트랜지스터(320)에서 발생하는 3차 혼변조 전류의 크기는 제2 트랜지스터(320)의 게이트단과 소스단 사이의 전압에 기반하여 결정될 수 있다.
일 실시예에 따르면, 제2 트랜지스터(320)의 사이즈 또는 바이어스 조정을 통해 제2 트랜지스터(320)에서 발생하는 3차 혼변조 전류의 크기를 제1 트랜지스터(310)에서 발생하는 3차 혼변조 전류의 크기와 유사하게 조정할 수 있다. 다양한 실시예에 따르면, 제2 트랜지스터(320)에서 발생하는 3차 혼변조 전류의 크기와 제1 트랜지스터(310)에서 발생하는 3차 혼변조 전류의 크기가 유사하게 조정되는 경우, 제1 트랜지스터(310)에서 발생하는 3차 혼변조 전류가 제2 트랜지스터를 통해 흐름으로써 증폭기의 출력단에 영향을 미치지 않을 수 있다. 다시 말해, 증폭기의 선형성이 향상될 수 있다.
일 실시예에 따르면, 상기 제1 임피던스(340) 및 상기 제2 임피던스(350)는 저항, 인덕턴스 또는 커패시턴스 성분을 포함할 수 있다. 다양한 실시예에 따르면, 상기 제1 임피던스(340)를 통해 제1 트랜지스터(310)로 인가되는 제1 바이어스 전압을 조절할 수 있으며, 제2 임피던스(350)를 통해 제2 트랜지스터(320)로 인가되는 제2 바이어스 전압을 조절할 수 있다.
일 실시예에 따르면, 증폭기는 제1 트랜지스터(310)의 소스단과 그라운드 사이에 제3 임피던스(330)를 포함할 수 있다. 예를 들어, 제3 임피던스(330)는 인덕터를 포함할 수 있다.
일 실시예에 따르면, 증폭기의 출력단과 제1 트랜지스터(310)의 드레인단 사이에 제4 임피던스(360)가 포함될 수 있다. 다양한 실시예에 따르면, 상기 제4 임피던스(360)를 통해 증폭기의 회로 안정도가 향상될 수 있다. 예를 들어 상기 제4 임피던스(360)는 커패시터를 포함할 수 있다.
일 실시예에 따르면, 바이어스 전압(VDD)과 제1 트랜지스터(310)의 드레인단 사이에는 제5 임피던스(370)가 전기적으로 연결될 수 있다. 예를 들어 상기 제5 임피던스(370)는 인덕터를 포함할 수 있다.
일 실시예에 따르면, 제2 트랜지스터(320)의 사이즈는 제1 트랜지스터(310)의 사이즈보다 작을 수 있다. 다양한 실시예에 따르면, 제1 트랜지스터(310)의 게이트단과 제1 트랜지스터(310)의 소스단 사이 전압 차이인 제1 전압이 제2 트랜지스터(320)의 게이트단과 제2 트랜지스터(320)의 소스단 사이의 전압 차이인 제2 전압보다 높을 수 있다.
일 실시예에 따르면, 상기 제1 전압과 상기 제2 전압의 차이로 인해 제2 트랜지스터의 사이즈가 제1 트랜지스터의 사이즈보다 작더라도, 제1 트랜지스터(310)와 제2 트랜지스터(320)는 동일한 크기의 3차 혼변조 전류를 생성할 수 있다.
도 4는 본 발명의 일 실시예에 따른 증폭기 구조에서 혼변조 전류의 흐름을 나타낸 도면이다.
일 실시예에 따르면, 제1 트랜지스터(410)에 의해 증폭된 제1 전류(i1)는 제1 트랜지스터(410)의 드레인단에서 출력단을 향해 흐를 수 있다. 다양한 실시예에 다르면, 상기 제1 전류(i1)는 제1 트랜지스터(410)에 의해 증폭된 기초 신호의 전류와 혼변조 전류를 포함할 수 있다. 예를 들어, 상기 혼변조 전류는 제1 트랜지스터의 3차 혼변조 전류일 수 있다. 일 실시예에 따르면, 상기 혼변조 전류에 의해 증폭기의 선형성이 감소될 수 있다.
일 실시예에 따르면, 제1 전류(i1)는 제2 트랜지스터(420)의 소스단으로 흐르는 제2 전류(i2)와 증폭기의 출력단으로 흐르는 제3 전류(i3)로 나누어질 수 있다. 다양한 실시예에 따르면, 제1 전류(i1)에 포함되어 있는 증폭된 기초 신호의 전류는 증폭기의 출력단으로 흐를 수 있다. 즉, 제3 전류(i3)는 증폭된 기초 신호의 전류만을 포함할 수 있다.
일 실시예에 따르면, 제1 전류(i1)에 포함되어 있는 혼변조 전류는 제2 트랜지스터(420)로 흐를 수 있다. 즉, 제2 전류(i2)는 혼변조 전류만을 포함할 수 있다. 다양한 실시예에 따르면, 제2 트랜지스터(420)에 흐르는 기초 신호 전류의 크기가 제1 트랜지스터(410)에 흐르는 기초 신호 전류의 크기보다 작더라도, 제2 트랜지스터(420)에 인가되는 기초 신호 전압(예를 들어, 제2 트랜지스터의 게이트단과 소스단 사이의 전압 차이)과 제1 트랜지스터(410)에 인가되는 기초 신호 전압의 차이로 인해 제1 트랜지스터(410)의 동작에 의해 발생하는 3차 혼변조 전류의 크기와 제2 트랜지스터(420)의 동작에 의해 발생하는 3차 혼변조 전류의 크기가 유사할 수 있다.
일 실시예에 따르면, 제1 트랜지스터(410)에 흐르는 기초 신호의 전류와 제2 트랜지스터(420)에 흐르는 기초 신호의 전류는 동상일 수 있다. 다양한 실시예에 따르면, 홀수차 비선형성에 의해 발생하는 제1 트랜지스터(410)의 3차 혼변조 전류와 제2 트랜지스터(420)의 3차 혼변조 전류도 동상일 수 있다.
일 실시예에 따르면, 제1 트랜지스터(410)에 흐르는 3차 혼변조 전류와 제2 트랜지스터(420)에 흐르는 3차 혼변조 전류가 동상을 이룸으로써, 제1 전류(i1)에 포함된 혼변조 전류 성분이 제2 트랜지스터(420)로 흐를 수 있다. 다양한 실시예에 따르면, 제1 전류(i1)에 포함된 기초 신호 전류 성분의 대부분은 증폭기의 출력단으로 흐를 수 있다. 즉, 기초 신호 전류 성분 대부분은 증폭기의 출력단으로 흐르도록 하고 혼변조 전류 성분 대부분은 제2 트랜지스터(420)로 흐르도록 하여 증폭기의 선형성을 향상시킬 수 있다.
일 실시예에 따르면, 제1 트랜지스터(410)의 소스단과 그라운드 사이에는 증폭기의 동작에 따른 트랜스 컨덕턴스 성분을 감소시키기 위해 인덕터(430)가 배치될 수 있다. 다양한 실시예에 따르면, 증폭기의 출력단과 제1 트랜지스터(410)의 드레인단 사이에 커패시턴스(440)가 포함될 수 있다. 일 실시예에 따르면, 바이어스 전압(VDD)과 증폭기의 출력단 사이에 임피던스(450) 포함될 수 있다. 다양한 실시예에 따르면, 상기 커패시턴스(440) 및 임피던스(450)를 통해 증폭기의 회로 안정도가 향상될 수 있다. 예를 들어 상기 임피던스(450)는 인덕터를 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 증폭기 구조에서 각 노드의 전압값을 나타낸 도면이다.
일 실시예에 따르면, 기초 신호는 제1 트랜지스터(510)에 의해 증폭될 수 있다. 다양한 실시예에 따르면, 제1 트랜지스터(510)의 게이트단과 제1 트랜지스터(510)의 소스단 사이의 전압 차이인 제1 전압(Vgs1)은 제2 트랜지스터(520)의 게이트단과 제2 트랜지스터(520)의 소스단 사이의 전압 차이인 제2 전압(Vgs2)보다 낮을 수 있다.
일 실시예에 따르면, 제1 전압(Vgs1)이 제2 전압(Vgs2)보다 낮게 형성됨으로써 제2 트랜지스터(520)에 흐르는 기초 신호 전류가 제1 트랜지스터(510)에 낮더라도, 제2 트랜지스터(520)에 흐르는 혼변조 전류의 크기와 제1 트랜지스터(510)에 흐르는 혼변조 전류의 크기가 서로 동일 또는 유사할 수 있다. 다양한 실시예에 따르면, 제2 트랜지스터(520)의 크기가 제1 트랜지스터(510)의 크기보다 작더라도 제2 전압(Vgs2)과 제1 전압(Vgs1)의 전압 차이로 인해 제1 트랜지스터(510)와 제2 트랜지스터(520)가 동일 또는 유사한 혼변조 전류를 형성할 수 있다.
일 실시예에 따르면, 제1 트랜지스터(510)의 소스단과 그라운드 사이에는 인덕터(530)가 배치될 수 있다. 다양한 실시예에 따르면, 상기 인덕터(530)를 통해 제1 트랜지스터(510)의 3차 트랜스컨덕턴스 성분이 감소됨으로써 증폭기의 선형성이 향상될 수 있다.
일 실시예에 따르면, 증폭기의 출력단과 제1 트랜지스터(510)의 드레인단 사이에 커패시턴스(540)가 포함될 수 있다. 다양한 실시예에 따르면, 바이어스 전압(VDD)과 증폭기의 출력단 사이에 임피던스(550)가 포함될 수 있다. 일 실시예에 따르면, 상기 커패시턴스(540) 및 임피던스(550)를 통해 증폭기의 회로 안정도가 향상될 수 있다. 예를 들어 상기 임피던스(550)는 인덕터를 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 증폭기 구조를 나타낸 도면이다.
일 실시예에 따르면, 기초 신호는 제1 임피던스(660)를 통해 제1 트랜지스터(610)의 게이트단으로 공급될 수 있다. 다양한 실시예에 따르면, 제1 임피던스(660)는 도 6에 도시한 바와 같이 인덕터와 커패시터를 포함할 수 있다. 일 실시예에 따르면, 상기 제1 임피던스(660)를 통해 증폭기 입력단의 임피던스 매칭을 수행할 수 있다.
일 실시예에 따르면, 제1 트랜지스터를 구동하기 위한 제1 바이어스 전압(V1)은 제2 임피던스(650)를 통해 제1 트랜지스터의 게이트단으로 공급될 수 있다. 다양한 실시예에 따르면, 제2 임피던스(650)는 도 6에 도시한 바와 같이 저항과 커패시터를 포함할 수 있다.
일 실시예에 따르면, 제1 트랜지스터(610)에 의해 증폭된 전류는 제1 트랜지스터(610)의 드레인단에서 출력단을 향해 흐를 수 있다. 다양한 실시예에 따르면, 상기 증폭된 전류에는 혼변조 전류가 포함될 수 있다.
일 실시예에 따르면, 제1 트랜지스터(610)의 증폭 동작에 발생하는 혼변조 전류는 3차 혼변조 전류를 포함할 수 있으며, 상기 3차 혼변조 전류에 의해 증폭기의 선형성이 감소될 수 있다. 다양한 실시예에 따르면, 제1 트랜지스터(610)의 소스단과 그라운드 사이에 증폭기의 동작에 따른 트랜스 컨덕턴스 성분을 감소시키기 위해 인덕터(630)가 배치될 수 있다.
일 실시예에 따르면, 제2 트랜지스터(620)를 구동하기 위한 제2 바이어스 전압(V2)은 제3 임피던스(670)를 통해 제2 트랜지스터(620)의 게이트단으로 공급될 수 있다. 다양한 실시예에 따르면, 제3 임피던스(670)는 도 6에 도시한 바와 같이 저항과 커패시터를 포함할 수 있다.
일 실시예에 따르면, 제1 트랜지스터(610)와 제2 트랜지스터(620)에서 각각 발생하는 각각의 3차 혼변조 전류는 각 트랜지스터의 사이즈와 각 트랜지스터에 인가되는 신호의 크기에 기반하여 결정될 수 있다. 예를 들어, 제1 트랜지스터(610)에서 발생하는 3차 혼변조 전류의 크기는 제1 트랜지스터(610)의 게이트단과 소스단 사이의 전압에 기반하여 결정될 수 있으며, 제2 트랜지스터(620)에서 발생하는 3차 혼변조 전류의 크기는 제2 트랜지스터(620)의 게이트단과 소스단 사이의 전압에 기반하여 결정될 수 있다.
일 실시예에 따르면, 제2 트랜지스터(620)의 사이즈 또는 바이어스 조정을 통해 제2 트랜지스터(620)에서 발생하는 3차 혼변조 전류의 크기를 제1 트랜지스터(610)에서 발생하는 3차 혼변조 전류의 크기와 유사하게 조정할 수 있다. 다양한 실시예에 따르면, 제2 트랜지스터(620)에서 발생하는 3차 혼변조 전류의 크기와 제1 트랜지스터(610)에서 발생하는 3차 혼변조 전류의 크기가 유사하게 조정되는 경우, 제1 트랜지스터(610)에서 발생하는 3차 혼변조 전류가 제2 트랜지스터를 통해 흐름으로써 증폭기의 출력단에 영향을 미치지 않을 수 있다. 다시 말해, 증폭기의 선형성이 향상될 수 있다.
일 실시예에 따르면, 증폭기의 출력단과 제1 트랜지스터(610)의 드레인단 사이에 제4 임피던스(640)가 포함될 수 있다. 다양한 실시예에 따르면, 제4 임피던스(640)를 통해 증폭기 출력단의 임피던스 매칭을 수행할 수 있다. 예를 들어, 제4 임피던스(640)는 저항, 인덕터, 커패시터를 포함할 수 있다.
도 7은 본 발명에서 개시하고 있는 증폭기에 의한 선형성 향상 결과를 나타낸 그래프이다.
상기 도 7의 그래프를 통해 본 발명에 따를 경우 기초 신호 대비 3차 혼변조 신호의 크기가 작은 것을 확인할 수 있다. 예를 들어 종래기술에 따를 경우, 입력전력이 a1이면 기초 신호와 3차 혼변조 신호간의 차이는 d1일 수 있다. 반면 본 발명에 따를 경우, 동일한 입력전력 a1이 주어지면 기초 신호와 3차 혼변조 신호의 차이는 d2일 수 있으며, 상기 d2는 d1보다 큰 값일 수 있다.
상기 d1과 d2는 모두 기초 신호와 3차 혼변조 신호의 차이를 의미한다. 기초 신호와 3차 혼변조 신호의 차이가 더 크다는 것은 동일한 기초 신호 크기 대비 3차 혼변조 신호의 크기가 더 작다는 것을 의미하는바, 선형성이 더 좋다는 것을 의미할 수 있다.
본 발명은 게이트단으로 인가되는 기초 신호(fundamental signal)를 증폭하는 제1 트랜지스터 및 소스단은 상기 제1 트랜지스터의 드레인단과 전기적으로 연결되고, 드레인단은 바이어스 전압과 전기적으로 연결되는 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터를 통해 흐르는 전류는 상기 제1 트랜지스터의 드레인단에 흐르는 전류에 기반하여 결정되는 것을 특징으로 하는 증폭기를 제공한다.
일 실시예에 따르면, 상기 제1 트랜지스터의 증폭동작에 대응하여 발생하는 혼변조(intermodulation) 전류는 상기 제1 트랜지스터의 드레인단에서 상기 제2 트랜지스터의 소스단으로 흐를 수 있다.
일 실시예에 따르면, 상기 혼변조 전류는 상기 기초 신호의 증폭에 따라 발생하는 3차 혼변조 신호의 전류일 수 있다.
일 실시예에 따르면, 상기 증폭기의 동작에 따라 상기 제1 트랜지스터에 흐르는 전류와 상기 증폭기의 동작에 따라 상기 제2 트랜지스터에 흐르는 전류는 동상(in-phase)일 수 있다.
일 실시예에 따르면, 상기 제1 트랜지스터의 게이트단과 상기 제1 트랜지스터의 소스단 사이의 전압 차이인 제1 전압은 상기 제2 트랜지스터의 게이트단과 상기 제2 트랜지스터의 소스단 사이의 전압 차이인 제2 전압보다 낮을 수 있다.
일 실시예에 따르면, 상기 제2 트랜지스터의 사이즈는 상기 제1 트랜지스터의 사이즈보다 작을 수 있다.
일 실시예에 따르면, 증폭기는 상기 제1 트랜지스터의 드레인단과 상기 증폭기의 출력단 사이에 배치되는 커패시터를 더 포함하고, 상기 제1 트랜지스터에 의해 증폭된 기초 신호 전류는 상기 커패시터를 통해 증폭기의 출력단으로 흐를 수 있다.
일 실시예에 따르면, 증폭기는 상기 제1 트랜지스터의 소스단과 그라운드 사이에 전기적으로 연결되는 인덕터를 더 포함할 수 있다.
일 실시예에 따르면, 전자 장치는 증폭기를 포함할 수 있으며, 상기 증폭기는 게이트단으로 인가되는 기초 신호(fundamental signal)를 증폭하는 제1 트랜지스터 및 소스단은 상기 제1 트랜지스터의 드레인단과 전기적으로 연결되고, 드레인단은 바이어스 전압과 전기적으로 연결되는 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터를 통해 흐르는 전류는 상기 제1 트랜지스터의 드레인단에 흐르는 전류에 기반하여 결정될 수 있다.
일 실시예에 따르면, 상기 제1 트랜지스터의 증폭동작에 대응하여 발생하는 혼변조(intermodulation) 전류는 상기 제1 트랜지스터의 드레인단에서 상기 제2 트랜지스터의 소스단으로 흐를 수 있다.
일 실시예에 따르면, 상기 혼변조 전류는 상기 기초 신호의 증폭에 따라 발생하는 3차 혼변조 신호의 전류일 수 있다.
일 실시예에 따르면, 상기 증폭기의 동작에 따라 상기 제1 트랜지스터에 흐르는 전류와 상기 증폭기의 동작에 따라 상기 제2 트랜지스터에 흐르는 전류는 동상(in-phase)일 수 있다.
일 실시예에 따르면, 상기 제1 트랜지스터의 게이트단과 상기 제1 트랜지스터의 소스단 사이의 전압 차이인 제1 전압은 상기 제2 트랜지스터의 게이트단과 상기 제2 트랜지스터의 소스단 사이의 전압 차이인 제2 전압보다 낮을 수 있다.
일 실시예에 따르면, 상기 제2 트랜지스터의 사이즈는 상기 제1 트랜지스터의 사이즈보다 작을 수 있다.
일 실시예에 따르면, 상기 증폭기는 상기 제1 트랜지스터의 드레인단과 상기 증폭기의 출력단 사이에 배치되는 커패시터를 더 포함하고, 상기 제1 트랜지스터에 의해 증폭된 기초 신호 전류는 상기 커패시터를 통해 증폭기의 출력단으로 흐를 수 있다.
일 실시예에 따르면, 상기 증폭기는 상기 제1 트랜지스터의 소스단과 그라운드 사이에 전기적으로 연결되는 인덕터를 더 포함할 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 즉 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명의 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다. 또한 상기 각각의 실시 예는 필요에 따라 서로 조합되어 운용할 수 있다. 예컨대, 본 발명에서 제안하는 방법들의 일부분들이 서로 조합되어 기지국과 단말이 운용될 수 있다.

Claims (16)

  1. 증폭기에 있어서,
    게이트단으로 인가되는 기초 신호(fundamental signal)를 증폭하는 제1 트랜지스터(310, 410, 510, 610);
    상기 제1 트랜지스터(310, 410, 510, 610)의 소스단과 그라운드 사이에 전기적으로 연결되는 인덕터(330, 430, 530, 630);
    게이트단은 바이어스 전압(V2)를 수신하고, 소스단은 상기 제1 트랜지스터(310, 410, 510, 610)의 드레인단과 전기적으로 연결되고, 드레인단은 바이어스 전압(VDD)과 전기적으로 연결되는 제2 트랜지스터(320, 420, 520, 620); 및
    상기 제1 트랜지스터(310, 410, 510, 610)의 드레인단 및 상기 증폭기의 출력단 사이에 배치되는 임피던스(360, 440, 540, 640)를 포함하고,
    상기 제2 트랜지스터(320, 420, 520, 620)를 통해 흐르는 전류는 상기 제1 트랜지스터(310, 410, 510, 610)의 드레인단에 흐르는 전류에 기반하여 결정되고,
    상기 전류는 상기 제1 트랜지스터(310, 410, 510, 610)의 증폭 동작에 대응하여 발생하고,
    상기 전류는 혼변조(intermodulation) 전류(i2) 및 기초 신호(fundamental) 전류(i3)를 포함하고,
    상기 혼변조 전류(i2)는 상기 제1 트랜지스터(310, 410, 510, 610)의 드레인단에서 상기 제2 트랜지스터(320, 420, 520, 620)의 소스단으로 흐르고,
    상기 기초 신호 전류(i3)는 상기 제1 트랜지스터(310, 410, 510, 610)의 드레인단에서 상기 임피던스(360, 440, 540, 640)를 통해 상기 증폭기의 출력단으로 흐르는 것을 특징으로 하는,
    증폭기.
  2. 삭제
  3. 제1항에 있어서,
    상기 혼변조 전류는 상기 기초 신호 전류에 대응하는 기초 신호의 증폭에 따라 발생하는 3차 혼변조 신호의 전류인 것을 특징으로 하는,
    증폭기.
  4. 제1항에 있어서,
    상기 증폭기의 동작에 따라 상기 제1 트랜지스터에 흐르는 전류와 상기 증폭기의 동작에 따라 상기 제2 트랜지스터에 흐르는 전류는 동상(in-phase)인 것을 특징으로 하는,
    증폭기.
  5. 제1항에 있어서,
    상기 제1 트랜지스터의 게이트단과 상기 제1 트랜지스터의 소스단 사이의 전압 차이인 제1 전압은 상기 제2 트랜지스터의 게이트단과 상기 제2 트랜지스터의 소스단 사이의 전압 차이인 제2 전압보다 낮은 것을 특징으로 하는,
    증폭기.
  6. 제1항에 있어서,
    상기 제2 트랜지스터의 사이즈는 상기 제1 트랜지스터의 사이즈보다 작은 것을 특징으로 하는,
    증폭기.
  7. 제1항에 있어서,
    상기 제1 트랜지스터의 드레인단, 상기 제2 트랜지스터의 소스단, 및 상기 증폭기의 출력단 사이에 배치되는 커패시터를 더 포함하고,
    상기 기초 신호 전류는 상기 커패시터를 통해 상기 증폭기의 출력단으로 흐르는 것을 특징으로 하는,
    증폭기.
  8. 삭제
  9. 증폭기를 포함하는 전자 장치에 있어서,
    상기 증폭기는,
    게이트단으로 인가되는 기초 신호(fundamental signal)를 증폭하는 제1 트랜지스터(310, 410, 510, 610);
    상기 제1 트랜지스터(310, 410, 510, 610)의 소스단과 그라운드 사이에 전기적으로 연결되는 인덕터(330, 430, 530, 630);
    게이트단은 바이어스 전압(V2)를 수신하고, 소스단은 상기 제1 트랜지스터(310, 410, 510, 610)의 드레인단과 전기적으로 연결되고, 드레인단은 바이어스 전압과 전기적으로 연결되는 제2 트랜지스터(320, 420, 520, 620); 및
    상기 제1 트랜지스터(310, 410, 510, 610)의 드레인단 및 상기 증폭기의 출력단 사이에 배치되는 임피던스(360, 440, 540, 640)를 포함하고,
    상기 제2 트랜지스터(320, 420, 520, 620)를 통해 흐르는 전류는 상기 제1 트랜지스터(310, 410, 510, 610)의 드레인단에 흐르는 전류에 기반하여 결정되고,
    상기 전류는 상기 제1 트랜지스터(310, 410, 510, 610)의 증폭 동작에 대응하여 발생하고,
    상기 전류는 혼변조(intermodulation) 전류(i2) 및 기초 신호(fundamental) 전류(i3)를 포함하고,
    상기 혼변조 전류(i2)는 상기 제1 트랜지스터(310, 410, 510, 610)의 드레인단에서 상기 제2 트랜지스터의 소스단으로 흐르고,
    상기 기초 신호 전류는 상기 제1 트랜지스터의 드레인단에서 상기 임피던스(360, 440, 540, 640)를 통해 상기 증폭기의 출력단으로 흐르는 것을 특징으로 하는,
    전자 장치.
  10. 삭제
  11. 제9항에 있어서,
    상기 혼변조 전류는 상기 기초 신호 전류에 대응하는 기초 신호의 증폭에 따라 발생하는 3차 혼변조 신호의 전류인 것을 특징으로 하는,
    전자 장치.
  12. 제9항에 있어서,
    상기 증폭기의 동작에 따라 상기 제1 트랜지스터에 흐르는 전류와 상기 증폭기의 동작에 따라 상기 제2 트랜지스터에 흐르는 전류는 동상(in-phase)인 것을 특징으로 하는,
    전자 장치.
  13. 제9항에 있어서,
    상기 제1 트랜지스터의 게이트단과 상기 제1 트랜지스터의 소스단 사이의 전압 차이인 제1 전압은 상기 제2 트랜지스터의 게이트단과 상기 제2 트랜지스터의 소스단 사이의 전압 차이인 제2 전압보다 낮은 것을 특징으로 하는,
    전자 장치.
  14. 제9항에 있어서,
    상기 제2 트랜지스터의 사이즈는 상기 제1 트랜지스터의 사이즈보다 작은 것을 특징으로 하는,
    전자 장치.
  15. 제9항에 있어서,
    상기 증폭기는,
    상기 제1 트랜지스터의 드레인단, 상기 제2 트랜지스터의 소스단, 및 상기 증폭기의 출력단 사이에 배치되는 커패시터를 더 포함하고,
    상기 기초 신호 전류는 상기 커패시터를 통해 상기 증폭기의 출력단으로 흐르는 것을 특징으로 하는,
    전자 장치.
  16. 삭제
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