JP7476530B2 - 増幅回路及び通信装置 - Google Patents

Description

本発明は、増幅回路及び通信装置に関する。

従来、送信信号を増幅する電力増幅器と、受信信号を増幅する低雑音増幅器とを備える送受信モジュールが知られている（例えば、特許文献１を参照）。特許文献１に開示された送受信モジュールでは、電力増幅器の出力側及び低雑音増幅器の入力側の各々に、インピーダンス整合を行う整合回路が設けられている。

特開２０１８－５０１５９号公報

一般的には、整合回路は、インダクタ、キャパシタ又は配線などを含んでいる。このため、低雑音増幅器の入力側の整合回路が他の電気回路のインダクタ、キャパシタ又は配線などと電磁結合した場合、他の電気回路からの漏洩信号が低雑音増幅器に供給される恐れがある。低雑音増幅器に供給された漏洩信号によって、低雑音増幅器に含まれる増幅素子の立ち上がりが遅くなるという問題がある。つまり、低雑音増幅器の高速動作が困難になる。

そこで、本発明は、高速に動作可能な増幅回路及び通信装置を提供することを目的とする。

本発明の一態様に係る増幅回路は、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を増幅素子として含み、前記ＦＥＴのゲートに入力される高周波信号を増幅する第１増幅器と、前記第１増幅器の入力インピーダンスを整合させる入力整合回路と、前記入力整合回路と前記ゲートとを結ぶ経路上のノードと、グランドとの間に直列に接続されたスイッチとを備える。

本発明の一態様に係る通信装置は、上記増幅回路と、前記第１増幅器で増幅された高周波信号を処理するＲＦ信号処理回路とを備える。

本発明によれば、高速に動作可能な増幅回路及び通信装置を提供することができる。

図１は、実施の形態１に係る増幅回路の一例を示す回路構成図である。 図２は、実施の形態１に係る増幅回路の別の一例を示す回路構成図である。 図３は、比較例に係る増幅回路の回路構成図である。 図４は、増幅素子であるＦＥＴの模式的な断面図である。 図５は、比較例に係る増幅回路の正規化利得の時間変化を示す図である。 図６は、実施例に係る増幅回路の正規化利得の時間変化を示す図である。 図７は、実施例及び比較例に係る増幅回路のアイソレーションの周波数特性を示す図である。 図８は、実施例に係る増幅回路の回路構成図である。 図９は、漏洩信号の電力と増幅素子であるＦＥＴのゲートに供給される電圧との、スイッチ及び保護回路の有無に応じた関係を示す図である。 図１０は、実施の形態２に係る通信装置の一例を示す回路構成図である。

以下では、本発明の実施の形態に係る増幅回路及び通信装置について、図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、いずれも本発明の一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する趣旨ではない。よって、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。

また、本明細書において、「接続される」とは、２つ以上の要素が互いに直接的に接続される場合を意味するだけでなく、１つ以上の他の部品若しくは回路要素、又は、半田などの接続部材を介して間接的に接続される場合も意味する。「接続」及び「接続する」についても同様である。

（実施の形態１）
［１．増幅回路の構成］
まず、実施の形態１に係る増幅回路の構成について、図１を用いて説明する。

図１は、本実施の形態に係る増幅回路１０を示す回路構成図である。

増幅回路１０は、高周波信号を増幅するための回路である。本実施の形態では、増幅回路１０は、アンテナＡＮＴを介して送信される送信信号、及び、アンテナＡＮＴを介して受信される受信信号の各々を増幅する。ここで、送信信号及び受信信号はそれぞれ、高周波信号の一例である。増幅回路１０の動作帯域は、例えば５ＧＨｚ帯の無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）の周波数帯域である。

図１に示されるように、増幅回路１０は、低雑音増幅器（ＬＮＡ）２０と、入力整合回路３０と、バイアス回路４０と、電力増幅器（ＰＡ）５０と、出力整合回路６０と、スイッチ回路７０とを備える。

また、増幅回路１０は、アンテナ接続端子１１と、入力端子１２と、出力端子１３と、バイアス入力端子１４とを備える。アンテナ接続端子１１、入力端子１２、出力端子１３及びバイアス入力端子１４はそれぞれ、増幅回路１０と増幅回路１０の外部に設けられた素子との電気的な接続を行う外部接続端子の一例である。

アンテナ接続端子１１は、アンテナＡＮＴに接続される。アンテナ接続端子１１は、高周波信号の入出力端子である。増幅回路１０が増幅した送信信号は、アンテナ接続端子１１を介してアンテナＡＮＴに出力される。アンテナＡＮＴで受信された受信信号は、アンテナ接続端子１１を介して増幅回路１０に入力される。

入力端子１２は、電力増幅器５０によって増幅される前の送信信号が入力される端子である。入力端子１２とアンテナ接続端子１１とを結ぶ経路が、送信信号が伝送される経路（送信経路）である。送信経路上に、電力増幅器５０、出力整合回路６０及びスイッチ回路７０が配置されている。

出力端子１３は、低雑音増幅器２０によって増幅された受信信号が出力される端子である。アンテナ接続端子１１と出力端子１３とを結ぶ経路が、受信信号が伝送される経路（受信経路）である。受信経路上に、スイッチ回路７０、入力整合回路３０及び低雑音増幅器２０が配置されている。受信経路の一部であって、入力整合回路３０と低雑音増幅器２０とを結ぶ経路上に、ノードＮが位置している。図１に示されるように、増幅回路１０は、ノードＮとグランドとの間に直列に接続されたスイッチＳＷ５を備える。

バイアス入力端子１４は、低雑音増幅器２０の増幅素子のバイアス電圧が入力される端子である。

低雑音増幅器２０は、高周波信号を増幅する第１増幅器の一例である。低雑音増幅器２０は、ＦＥＴ２１を増幅素子として含み、ＦＥＴ２１のゲートに入力される高周波信号を増幅する。低雑音増幅器２０は、アンテナＡＮＴで受信された受信信号を増幅する。

ＦＥＴ２１は、ゲートに入力された受信信号を増幅して出力する。ＦＥＴ２１は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）である。ＦＥＴ２１は、例えば、ＮチャネルＭＯＳＦＥＴであるが、ＰチャネルＭＯＳＦＥＴであってもよい。

入力整合回路３０は、低雑音増幅器２０の入力インピーダンスを整合させる。本実施の形態では、入力整合回路３０は、昇圧型のインピーダンス整合回路である。昇圧型のインピーダンス整合回路とは、インピーダンスを低インピーダンスから高インピーダンスに変換する回路である。つまり、入力整合回路３０の入力インピーダンスは、入力整合回路３０の出力インピーダンスより低い。入力整合回路３０は、少なくとも１つのインダクタ又はキャパシタを含んでいる。

バイアス回路４０は、低雑音増幅器２０のＦＥＴ２１のベースにバイアス電圧を供給するための回路である。バイアス回路４０は、バイアス入力端子１４に入力されたバイアス電圧の電圧値を所望の値に変換し、変換後のバイアス電圧をＦＥＴ２１のベースに供給する。バイアス回路４０は、ノードＮよりも入力整合回路３０側に接続されている。詳細については後述するが、バイアス回路４０に含まれる回路要素の少なくとも１つが、入力整合回路３０に含まれる回路要素と共用されていてもよい。

電力増幅器５０は、高周波信号を増幅する第２増幅器の一例である。電力増幅器５０は、アンテナＡＮＴから送信される送信信号を増幅する。図示されていないが、電力増幅器５０は、ＦＥＴを増幅素子として含む。あるいは、電力増幅器５０は、バイポーラトランジスタを増幅素子として含んでもよい。電力増幅器５０は、カスコード接続された複数のトランジスタを含んでもよく、あるいは、ソース（又はエミッタ）接地された単一のトランジスタを増幅素子として含んでもよい。

出力整合回路６０は、電力増幅器５０の出力インピーダンスを整合させる。出力整合回路６０は、少なくとも１つのインダクタ又はキャパシタを含んでいる。

スイッチ回路７０は、第１端子７１、第２端子７２及び第３端子７３を含んでいる。第１端子７１は、アンテナ接続端子１１を介してアンテナＡＮＴに接続される。なお、第１端子７１とアンテナ接続端子１１とは、物理的に単一の端子であってもよい。第１端子７１は、送信経路と受信経路との接続点である共通端子である。

第２端子７２は、出力整合回路６０を介して電力増幅器５０の出力端子に接続されている。第１端子７１と第２端子７２とを結ぶ経路は、送信経路の一部である。

第３端子７３は、入力整合回路３０を介して低雑音増幅器２０のゲートに接続されている。第１端子７１と第３端子７３とを結ぶ経路は、受信経路の一部である。

スイッチ回路７０は、第１端子７１と第２端子７２及び第３端子７３の各々との導通及び非導通を切り替える。スイッチ回路７０は、アンテナＡＮＴの接続先を、増幅回路１０の送信経路及び受信経路のいずれかに選択的に切り替える送受切替回路である。

具体的には、スイッチ回路７０は、送信側及び受信側のいずれにも、シリーズスイッチ及びシャントスイッチが設けられたＬ型のスイッチ部を含んでいる。具体的には、図１に示されるように、スイッチ回路７０は、スイッチＳＷ１、ＳＷ２、ＳＷ３及びＳＷ４を含んでいる。

スイッチＳＷ１は、送信経路上に直列に接続されたシリーズスイッチである。具体的には、スイッチＳＷ１は、第１端子７１と第２端子７２とを結ぶ経路上に直列に接続されている。

スイッチＳＷ２は、送信経路とグランドとの間に直列に接続されたシャントスイッチである。具体的には、スイッチＳＷ２は、スイッチＳＷ１と第２端子７２とを結ぶ経路とグランドとの間に直列に接続されている。

アンテナＡＮＴを介して送信信号を送信する場合、すなわち、送信経路を導通させる場合（送信時）には、スイッチＳＷ１を導通させ、かつ、スイッチＳＷ２を非導通にする。アンテナＡＮＴを介して受信信号が受信される場合、すなわち、受信経路を導通させる場合（受信時）には、スイッチＳＷ１を非導通にし、かつ、スイッチＳＷ２を導通させる。これにより、受信信号が送信経路に漏れ入るのを抑制することができる。

スイッチＳＷ３は、受信経路上に直列に接続されたシリーズスイッチである。具体的には、スイッチＳＷ３は、第１端子７１と第３端子７３とを結ぶ経路上に直列に接続されている。

スイッチＳＷ４は、受信経路とグランドとの間に直列に接続されたシャントスイッチである。具体的には、スイッチＳＷ４は、スイッチＳＷ３と第３端子７３とを結ぶ経路とグランドとの間に直列に接続されている。

アンテナＡＮＴを介して受信信号が受信される場合、すなわち、受信経路を導通させる場合（受信時）には、スイッチＳＷ３を導通させ、かつ、スイッチＳＷ４を非導通にする。アンテナＡＮＴを介して送信信号が送信される場合、すなわち、送信経路を導通させる場合（送信時）には、スイッチＳＷ３を非導通にし、かつ、スイッチＳＷ４を導通させる。これにより、送信信号が受信経路に漏れ入るのを抑制することができる。

なお、スイッチ回路７０は、送信側及び受信側の少なくとも一方において、２つのシリーズスイッチと１つのシャントスイッチとが設けられたＴ型のスイッチ部を含んでもよい。この場合のシャントスイッチは、２つのシリーズスイッチの接続部分とグランドとの間に接続されている。

スイッチＳＷ１～ＳＷ４はそれぞれ、例えばＦＥＴであるが、バイポーラトランジスタであってもよい。スイッチＳＷ１～ＳＷ４の各々の導通（オン）及び非導通（オフ）の切り替えは、図１には示されていない制御部によって行われる。

なお、増幅回路１０が備えるスイッチ回路は、図１に示されるスイッチ回路７０の構成に限定されない。例えば、図２に示されるように、増幅回路１０ａは、スイッチ回路７０の代わりにスイッチ回路７０ａを備えてもよい。

図２に示される増幅回路１０ａは、本実施の形態に係る増幅回路の別の一例である。図２は、本実施の形態に係る増幅回路１０ａを示す回路構成図である。

スイッチ回路７０ａは、スイッチＳＷ４を備えない。つまり、第１端子７１と入力整合回路３０とを結ぶ経路とグランドとの間にはスイッチが直列に接続されていない。具体的には、第１端子７１と第３端子７３とを結ぶ経路には、スイッチＳＷ３のみが配置されている。

これにより、スイッチ回路７０ａが含むスイッチの個数を減らすことができるので、増幅回路１０ａの小型化を実現することができる。なお、増幅回路１０ａは、スイッチＳＷ５を備えるので、スイッチＳＷ５によって送信信号が低雑音増幅器２０に回り込むことを抑制することができる。具体的には、増幅回路１０ａにおける送信経路と受信経路とのアイソレーションは、増幅回路１０における送信経路と受信経路とのアイソレーションと同等程度にすることができる。

［２．スイッチＳＷ５の機能］
続いて、増幅回路１０又は１０ａが備えるスイッチＳＷ５の具体的な機能について説明する。

［２－１．比較例］
まず、スイッチＳＷ５が設けられていない比較例の構成とその問題点とについて説明する。

図３は、比較例に係る増幅回路１０ｘの回路構成図である。図３に示されるように、比較例に係る増幅回路１０ｘは、図１に示される増幅回路１０と比較して、スイッチＳＷ５が設けられていない点のみが相違している。

比較例に係る増幅回路１０ｘでは、入力整合回路３０と出力整合回路６０とがそれぞれ、インダクタ、キャパシタ又は配線などの互いに電磁結合する回路要素を含んでいる。このため、入力整合回路３０が出力整合回路６０に電磁結合することで、出力整合回路６０を流れる送信信号の一部が漏洩信号として、入力整合回路３０を介して低雑音増幅器２０のＦＥＴ２１のゲートに供給される。

また、スイッチ回路７０内での送信経路と受信経路とのアイソレーションが不十分である場合も、送信信号の一部が漏洩信号として低雑音増幅器２０のＦＥＴ２１のゲートに供給される。特に、スイッチ回路７０と低雑音増幅器２０及び入力整合回路３０とが同一のモジュール内、又は、同一のＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）内に設けられている場合には、回路間の物理的な距離が短くなることから、アイソレーションが不十分になりやすい。アイソレーションを確保するためには、回路間の距離を長くすることが考えられるが、モジュール又はＩＣのサイズが大きくなる。つまり、増幅回路１０ｘの小型化とアイソレーションの確保とを両立させることが難しい。

本願発明者らの検討によって、アイソレーションの確保が不十分である場合、低雑音増幅器２０の起動時間が遅くなるという問題を見出した。この問題について、以下にその詳細を説明する。

図４は、増幅素子であるＦＥＴ２１の模式的な断面図である。図４に示されるように、ＦＥＴ２１は、半導体基板２２に形成されたソース２１Ｓ、ドレイン２１Ｄ及びチャネル２４と、ゲート絶縁膜２３と、ゲート２１Ｇとを備える。

ソース２１Ｓ、ドレイン２１Ｄ及びチャネル２４はそれぞれ、半導体基板２２内に形成された不純物領域である。例えば、半導体基板２２がｐ型のシリコン基板である場合、ソース２１Ｓ及びドレイン２１Ｄはそれぞれ、ｎ型不純物がドープされた領域である。ソース２１Ｓ及びドレイン２１Ｄの各々には、導電性材料を用いて形成された電極、ビア又は配線などが接続されている。ゲート絶縁膜２３は、例えばシリコン酸化膜であり、チャネル２４上に設けられている。ゲート２１Ｇは、ゲート絶縁膜２３上に設けられている。なお、図４は、一般的なＭＯＳＦＥＴの断面形状を示しているにすぎず、ＦＥＴ２１の形状及び構成は、特に限定されない。

図３に示される増幅回路１０ｘのように、送信経路と受信経路との整合回路間でのアイソレーション又はスイッチ回路７０内でのアイソレーションが不十分である場合、入力整合回路３０を介して漏洩信号９０がＦＥＴ２１のゲート２１Ｇに供給される。図４に示されるように、ＦＥＴ２１のゲート２１Ｇに漏洩信号９０が供給された場合、ＦＥＴ２１を構成するゲート絶縁膜２３に電子９１が蓄積される。電子９１が蓄積されることによってゲート２１Ｇの電位が低下するので、ＦＥＴ２１を増幅素子として動作させるためにゲート２１Ｇにバイアス電圧を印加した場合に、所望のバイアス電圧がゲート２１Ｇに印加されるまでの時間が長く必要になる。つまり、ゲート絶縁膜２３に蓄積される電子９１を放出するのに時間が長く必要になる。このため、低雑音増幅器２０の起動時間が長くなり、低雑音増幅器２０の高速動作ができなくなる。

［２－２．スイッチＳＷ５による効果］
上記比較例に対して、本実施の形態に係る増幅回路１０及び１０ａでは、スイッチＳＷ５が設けられている。

スイッチＳＷ５は、図１及び図２に示されるように、入力整合回路３０とＦＥＴ２１のゲートとを結ぶ経路上のノードＮと、グランドとの間に直列に接続されている。図１及び図２に示される例では、スイッチＳＷ５は、ノードＮ及びグランドの各々に直接（他の回路要素を介さずに）接続されている。

アンテナＡＮＴを介して受信信号が受信される場合、すなわち、受信経路を導通させる場合（受信時）には、スイッチＳＷ５を非導通（オフ）にする。アンテナＡＮＴを介して送信信号が送信される場合、すなわち、送信経路を導通させる場合（送信時）には、スイッチＳＷ５を導通（オン）させる。

スイッチＳＷ５は、例えばＦＥＴであるが、バイポーラトランジスタであってもよい。スイッチＳＷ５のオンオフの切り替えは、図１には示されていない制御回路によって行われる。なお、図１には、送信信号が送信される場合のスイッチＳＷ１～ＳＷ５の各々のオンオフ状態を表している。

送信信号が送信される場合にスイッチＳＷ５が導通状態になることにより、低雑音増幅器２０の入力インピーダンスは、スイッチＳＷ５のオン抵抗以下になる。このため、スイッチ回路７０を介して漏洩信号９０が低雑音増幅器２０のＦＥＴ２１のゲート２１Ｇに入ろうとしても、漏洩信号９０は効率良く反射され、ゲート２１Ｇには入りにくい。入力整合回路３０が出力整合回路６０と電磁結合する場合であっても同様である。導通状態のスイッチＳＷ５を介して、ゲート２１Ｇの電位が接地電位に固定されることにより、送信信号に起因する不要の電力が入力整合回路３０を介してゲート２１Ｇに印加されるのを抑制することができる。

このように、ゲート２１Ｇに漏洩信号９０が供給されにくくなるので、ゲート絶縁膜２３に電子９１が蓄積されにくくなる。このため、送信から受信に切り替えて低雑音増幅器２０を起動させた場合の起動時間を短くすることができる。

図５は、比較例に係る増幅回路１０ｘの正規化利得の時間変化を示す図である。図６は、実施例に係る増幅回路１０ａの正規化利得の時間変化を示す図である。図５及び図６において、横軸は低雑音増幅器２０の動作開始からの時間を表し、縦軸は低雑音増幅器２０の正規化利得を表している。

低雑音増幅器２０の動作の開始時点は、ＦＥＴ２１のゲート２１Ｇに対するバイアス電圧の印加の開始時点である。また、正規化利得が９０％に達した時点で、低雑音増幅器２０の増幅器としての動作が可能になった、すなわち、低雑音増幅器２０が起動したと判断している。

図５に示されるように、比較例に係る増幅回路１０ｘでは、低雑音増幅器２０が起動するまでに約３００μｓを必要としている。これに対して、図６に示されるように、実施例に係る増幅回路１０ａでは、起動時間が約０．２μｓにまで短縮されている。

このように、増幅回路１０及び１０ａでは、低雑音増幅器２０の起動時間を短縮することができるので、送信信号の送信と受信信号の受信とを切り替えて行う場合に、送受の切り替え速度を大きくすることができる。したがって、通信速度の高速化も実現することができる。

また、スイッチＳＷ４が設けられていない増幅回路１０ａであっても、十分に送受間のアイソレーションを確保することができている。すなわち、増幅回路１０ａの小型化を実現することができる。制御対象となるスイッチの数を減らすことができるので、回路の簡素化も実現することができる。

図７は、実施例に係る増幅回路１０又は１０ａと比較例に係る増幅回路１０ｘのアイソレーションの周波数特性を示す図である。図７において、横軸は増幅対象の高周波信号の周波数を表し、縦軸はアイソレーション（挿入損失）の大きさを表している。ここでは、一例として、動作帯域が５．１５ＧＨｚ以上５．８５ＧＨｚ以下の周波数帯域である。

図７に示される比較例のグラフは、電力増幅器５０の出力端子とＦＥＴ２１のゲートとのアイソレーションの周波数特性を表している。実施例のグラフは、電力増幅器５０の出力端子とＦＥＴ２１のゲートとのアイソレーションの周波数特性を表している。

図７に示されるように、動作帯域において、実施例に係る増幅回路１０ａにおけるアイソレーションは、比較例に係る増幅回路１０ｘにおけるアイソレーションよりも改善されている。特に、動作帯域の低周波端では、アイソレーションが２０ｄＢ以上大きくなって改善されている。

なお、本実施の形態では、入力整合回路３０とＦＥＴ２１のゲートとを結ぶ経路上にはスイッチが直列に接続されていない。仮に、経路上にシリーズスイッチが接続されている場合、シリーズスイッチのオン抵抗による電力ロスが発生し、増幅器のＮＦ（Ｎｏｉｓｅ Ｆｉｇｕｒｅ）が悪化する。本実施の形態によれば、入力整合回路３０とＦＥＴ２１のゲートとを結ぶ経路上にシリーズスイッチが１つも接続されていないので、経路上での電力ロスを低減し、かつ、ＮＦの悪化を抑制することができる。

［３．実施例］
続いて、本実施の形態に係る増幅回路１０及び１０ａの具体的な実施例について、図８を用いて説明する。

図８は、実施例に係る増幅回路１０ｂを示す回路構成図である。図８に示される増幅回路１０ｂは、図２に示される増幅回路１０ａの具体的な実施例である。低雑音増幅器２０、入力整合回路３０、バイアス回路４０及びスイッチＳＷ５の構成が具体化されている。さらに、増幅回路１０ｂは、キャパシタＣ１と、保護回路８０とを備える。

［３－１．低雑音増幅器の具体的な構成］
低雑音増幅器２０は、ＦＥＴ２１と、トランジスタＴｒ１及びＴｒ２と、キャパシタＣ４及びＣ５と、インダクタＬ２及びＬ３と、抵抗Ｒ２とを備える。低雑音増幅器２０は、ＦＥＴ２１とトランジスタＴｒ１とがカスコード接続された構成を有する。つまり、ＦＥＴ２１とトランジスタＴｒ１とが、低雑音増幅器２０の増幅素子として機能する。ＦＥＴ２１のソースは、インダクタＬ３を介してグランドに接続されている。インダクタＬ３は、増幅特性の線形性を高めるためのインピーダンス調整用の素子である。

トランジスタＴｒ１及びＴｒ２は、ＦＥＴである。トランジスタＴｒ１及びＴｒ２は、ｎチャネルＭＯＳＦＥＴであるが、ｐチャネルＭＯＳＦＥＴであってもよい。ＦＥＴ２１のドレインとトランジスタＴｒ１のソースとが接続されている。トランジスタＴｒ１のゲートには、バイアス電圧生成用の抵抗Ｒ２を介してバイアス入力端子１６が接続されている。バイアス入力端子１６に入力された電圧が抵抗Ｒ２によって所望の値の電圧に変換され、変換後の電圧がトランジスタＴｒ１のゲートには適切なバイアス電圧として印加される。また、抵抗Ｒ２とトランジスタＴｒ１のゲートとを結ぶ経路とグランドとの間には、ＤＣカット用のキャパシタＣ４が直列に接続されている。

トランジスタＴｒ２は、スイッチング素子として機能する。トランジスタＴｒ２は、バイポーラトランジスタであってもよい。トランジスタＴｒ２は、電源電圧ＶｄｄとトランジスタＴｒ１のドレインとの間に直列に接続されている。具体的には、トランジスタＴｒ２のドレインが電源電圧Ｖｄｄに接続され、トランジスタＴｒ２のソースは、インダクタＬ２を介してトランジスタＴｒ１のドレインに接続されている。

トランジスタＴｒ２のゲートは、制御端子１５に接続されている。制御端子１５に印加される電圧によって、トランジスタＴｒ２の導通及び非導通が切り替えられる。低雑音増幅器２０を起動させる場合にはトランジスタＴｒ２を導通させることで、トランジスタＴｒ１及びＦＥＴ２１のカスコード接続に対して電源電圧Ｖｄｄを供給する。つまり、ＦＥＴ２１のゲートへのバイアス電圧の供給だけでなく、トランジスタＴｒ２のオンオフによっても低雑音増幅器２０の起動及び停止を切り替えることができる。

インダクタＬ２及びキャパシタＣ５は、低雑音増幅器２０の利得調整用の素子である。出力端子１３は、トランジスタＴｒ１のソースとインダクタＬ２との接続点に、キャパシタＣ５を介して接続されている。

なお、図８では、カスコード接続された２つのＦＥＴ（具体的には、ＦＥＴ２１及びトランジスタＴｒ１）を低雑音増幅器２０が備える例を示したが、これに限らない。低雑音増幅器２０は、ソース接地された単一のＦＥＴ２１を増幅素子として含んでもよい。

［３－２．入力整合回路の具体的な構成］
入力整合回路３０は、インダクタＬ１と、キャパシタＣ２及びＣ３とを含んでいる。

インダクタＬ１は、受信信号が伝送される経路とグランドとの間に直列に接続されている。キャパシタＣ３は、インダクタＬ１に直列に接続されている。具体的には、インダクタＬ１の一端が、スイッチ回路７０の第３端子７３とＦＥＴ２１のゲートとを結ぶ経路に接続されている。インダクタＬ１の他端は、キャパシタＣ３の一端に接続されている。キャパシタＣ３の他端は、グランドに接続されている。インダクタＬ１及びキャパシタＣ３はそれぞれ、シャントインダクタ及びシャントキャパシタである。

本実施の形態では、バイアス入力端子１４は、インダクタＬ１とキャパシタＣ３との間に接続されている。具体的には、バイアス入力端子１４は、図８に示されるように、インダクタＬ１とキャパシタＣ３との接続点であるノードＮ２に、抵抗Ｒ１を介して接続されている。抵抗Ｒ１、インダクタＬ１及びキャパシタＣ３によって、ＦＥＴ２１のゲートに供給するための適切なバイアス電圧が生成される。つまり、抵抗Ｒ１、インダクタＬ１及びキャパシタＣ３がバイアス回路４０（図８には示されていない）を構成している。

このように、入力整合回路３０とバイアス回路４０とが少なくとも一部の回路要素を共有することにより、回路規模の縮小化、及び、モジュール又はＩＣのサイズの小型化を実現することができる。また、バイアス入力端子１４に入力されたバイアス電圧は、インダクタＬ１を経由してＦＥＴ２１のゲートに供給されるので、インダクタＬ１を経由しない場合と比較して、低周波成分に対する時定数を小さくすることができる。つまり、ＦＥＴ２１のゲートに供給されるバイアス電圧を速やかに所望の値にすることができるので、低雑音増幅器２０の高速化を実現することができる。また、動作帯域の高周波信号（受信信号）に対しては、インダクタＬ１のインピーダンスによって信号電力の損失を抑制することができるため、ＮＦをより低くすることができる。

キャパシタＣ２は、受信信号が伝送される経路上に直列に接続された第２キャパシタの一例である。具体的には、キャパシタＣ２の一端は、スイッチ回路７０の第３端子７３に接続されている。キャパシタＣ２の他端は、ノードＮ１及びインダクタＬ１の一端に接続されている。キャパシタＣ２は、シリーズキャパシタである。

本実施の形態では、キャパシタＣ２の容量値は、キャパシタＣ１の容量値より小さい。例えば、キャパシタＣ２の容量値は、キャパシタＣ１の容量値の半分以下であるが、１／４以下であってもよく、１／１０以下であってもよい。一例として、キャパシタＣ２の容量値が０．３ｐＦであり、キャパシタＣ１の容量値が３ｐＦである。キャパシタＣ２の容量値が小さくなることで、第３端子７３からＦＥＴ２１のゲートを見たときの入力インピーダンスを大きくすることができる。また、キャパシタＣ２の容量値が小さくなることで、低周波のバイアス回路４０の時定数を小さくすることができ、低雑音増幅器２０の起動の高速化を実現することができる。

増幅回路１０ｂでは、アンテナＡＮＴによって受信信号が受信され、低雑音増幅器２０が受信信号を増幅する場合（受信時）には、ＦＥＴ２１のゲートに対して、バイアス入力端子１４及び入力整合回路３０を介して適切なバイアス電圧（例えば、正の電圧）が供給される。送信信号がアンテナＡＮＴから送信される場合（送信時）には、バイアス電圧を０Ｖにすることで、低雑音増幅器２０の動作を停止することができる。

［３－３．キャパシタＣ１及び保護回路の具体的な構成］
キャパシタＣ１は、ノードＮ１とスイッチＳＷ５との間に直列に接続された第１キャパシタの一例である。つまり、キャパシタＣ１は、スイッチＳＷ５に直列に接続されている。なお、ノードＮ１は、図１及び図２に示されるノードＮと同じであり、入力整合回路３０とＦＥＴ２１のゲートとを結ぶ経路上に位置している。

キャパシタＣ１は、低雑音増幅器２０の動作帯域においては十分に低インピーダンスである。このため、キャパシタＣ１がスイッチＳＷ５に直列に接続されていたとしてもスイッチＳＷ５が導通した場合に、低雑音増幅器２０の入力端であるＦＥＴ２１のゲートのインピーダンスを十分に低くすることができる。つまり、送信時においてスイッチＳＷ５を導通させた場合に、キャパシタＣ１が設けられていない場合と同様に、漏洩信号９０がゲートに供給されるのを抑制することができる。

保護回路８０は、スイッチＳＷ５に並列に接続され、かつ、キャパシタＣ１に直列に接続されている。具体的には、保護回路８０は、互いに逆方向に並列に接続された２つのダイオードＤ１及びＤ２（アンチパラレルダイオードペア）を含んでいる。より具体的には、ダイオードＤ１のアノードとダイオードＤ２のカソードとが互いに接続され、かつ、キャパシタＣ１を介してノードＮ１に接続されている。ダイオードＤ１のカソードとダイオードＤ２のアノードとが互いに接続され、かつ、グランドに接続されている。ダイオードＤ１及びＤ２は、互いに同じ順方向電圧Ｖｆを有する。保護回路８０はリミッタとも呼称され、ダイオードＤ１及びＤ２はリミッタダイオードとも呼称される。

保護回路８０は、キャパシタＣ１を介して接続されたノードＮ１の電位を所定範囲内になるように制御する。これにより、保護回路８０は、大電力がＦＥＴ２１のゲートに供給されるのを抑制し、ＦＥＴ２１の破損を抑制することができる。また、保護回路８０は、スイッチＳＷ５に並列に接続されているので、大電力に対してスイッチＳＷ５の破損を抑制することもできる。保護回路８０は、アンテナＡＮＴによって受信された受信信号だけでなく、送信信号の送信時の漏洩信号によるＦＥＴ２１及びスイッチＳＷ５の破損を抑制することができる。

なお、保護回路８０とノードＮ１との間に直列に接続されたキャパシタＣ１は、ＦＥＴ２１のゲートに供給されるバイアス電圧が保護回路８０に供給されるのを抑制することができる。つまり、保護回路８０のダイオードＤ１及びＤ２にバイアス電圧が印加されにくくなるので、リミッタ動作の正負の両波形の対称性を保つことができる。つまり、キャパシタＣ１は、スイッチＳＷ５の動作及び信頼性の向上と、保護回路８０のリミッタ動作の改善との両方の用途に兼用されている。キャパシタＣ１は、入力整合回路３０とＦＥＴ２１のゲートとの間、すなわち、入力整合回路３０の入力側（スイッチ回路７０側）よりも高インピーダンスな部分に配置されているので、キャパシタＣ１の容量値を小さくすることができる。

なお、低雑音増幅器２０を起動させる際（すなわち、受信時）には、スイッチＳＷ５が導通しておらず、かつ、バイアス電圧が、保護回路８０に含まれるダイオードＤ１の順方向電圧Ｖｆよりも低い。このことから、ダイオードＤ１が過渡現象的にも導通状態にならない。このため、仮にキャパシタＣ１の容量値を大きな値に設定したとしても、低周波に対する時定数への影響は十分に小さいので、低雑音増幅器２０の起動の高速化を行うことができる。

図８に示される増幅回路１０ｂでは、スイッチＳＷ５が、オン抵抗Ｒｏｎを有するｎチャネルＭＯＳＦＥＴを含む場合が示されている。スイッチＳＷ５のゲートは、抵抗Ｒ３を介して制御端子１７に接続されている。抵抗Ｒ３は、バイアス電圧生成用のバイアス抵抗である。なお、抵抗Ｒ３は設けられていなくてもよい。

受信時、スイッチＳＷ５のゲートには、制御端子１７及び抵抗Ｒ３を介して負のバイアス電圧を印加することにより、スイッチＳＷ５を十分に非導通状態にすることで、スイッチＳＷ５に起因する損失を十分に小さくすることができる。ここで、キャパシタＣ１が設けられていない場合、スイッチＳＷ５のドレイン（ノードＮ１側の端子）には、正のバイアス電圧が印加される。スイッチＳＷ５のゲートの負のバイアス電圧と、ドレインの正のバイアス電圧との電位差が大きくなりすぎた場合には、スイッチＳＷ５の耐圧を超えて破壊される恐れがある。

これに対して、増幅回路１０ｂでは、キャパシタＣ１がスイッチＳＷ５に直列に接続されていることで、スイッチＳＷ５のドレインに大きな正のバイアス電圧が印加されるのを抑制することができる。したがって、スイッチＳＷ５のゲートには負のバイアス電圧を印加することができるので、損失を十分に小さく抑えながら、スイッチＳＷ５の破壊を抑制することができる。つまり、増幅回路１０ｂの信頼性を高めることができる。

また、送信時には、スイッチＳＷ５のゲートには、制御端子１７及び抵抗Ｒ３を介して正のバイアス電圧を印加することにより、スイッチＳＷ５を十分に導通状態にすることで、漏洩信号９０がＦＥＴ２１のゲートに供給されるのを抑制することができる。ここで、キャパシタＣ１が設けられていることにより、スイッチＳＷ５が導通している場合に、ＦＥＴ２１のゲートに所定の直流電圧を印加しておくことができる。ここでの直流電圧は、ＦＥＴ２１の増幅動作を起動させるためのバイアス電圧よりも低い電圧である。つまり、ＦＥＴ２１を動作させるためのバイアス電圧の一部をキャパシタＣ１に予め蓄積（プリチャージ）させておくことができるので、送信から受信に切り替えたときのＦＥＴ２１の起動時間を短くすることができる。

このように、送信時にＦＥＴ２１のゲートに与えられるバイアス電圧の電圧値は、０Ｖより大きくてもよい。具体的には、送信時のバイアス電圧の電圧値は、０Ｖより大きく、かつ、動作時のバイアス電圧より低い値であり、ＦＥＴ２１を増幅素子として動作させない程度の電圧値であってもよい。

なお、スイッチＳＷ５のドレインに大きな正のバイアス電圧が印加されるのが抑制されることで、スイッチＳＷ５のオン抵抗Ｒｏｎを低減することができる場合がある。ただし、スイッチＳＷ５のゲートに印加される正のバイアス電圧が十分に高い場合には、オン抵抗Ｒｏｎの低減効果は僅かである。

図９は、漏洩信号９０の大きさと増幅素子であるＦＥＴ２１のゲートに供給される電圧との関係を示す図である。具体的には、図９には、スイッチＳＷ５及び保護回路８０の各々の有無に応じた関係を示している。図９において、横軸は漏洩信号９０の電力を表しており、縦軸はＦＥＴ２１のゲートに供給される電圧を表している。

図９に示されるように、スイッチＳＷ５及び保護回路８０の両方が設けられていない場合には、漏洩信号９０が大きくなる程、ＦＥＴ２１のゲートに印加される電圧が大きくなる。このため、図４を用いて説明したように、漏洩信号９０に基づくゲート絶縁膜２３への電子９１の蓄積量も多くなり、低雑音増幅器２０の起動時間が遅くなる。

保護回路８０のみが設けられ、スイッチＳＷ５が設けられていない場合、保護回路８０によるゲート電位のリミッタ効果によって、ＦＥＴ２１のゲートに印加される電圧は、所定値以上の大きさにはならない。しかしながら、漏洩信号９０の電力量が少ない場合においても、ＦＥＴ２１のゲートに印加される電圧が大きく上昇するので、低雑音増幅器２０の起動時間の遅れが避けられない。

これらに対して、スイッチＳＷ５のみが設けられ、保護回路８０が設けられていない場合、スイッチＳＷ５が導通状態になることによって、漏洩信号９０の電力量に対するＦＥＴ２１のゲートの電圧の上昇の割合を小さくすることができる。つまり、漏洩信号９０の電力が大きくなったとしても、ＦＥＴ２１のゲートの電圧の上昇を抑制し、ゲート絶縁膜２３への電子９１の蓄積量を減らすことができるので、低雑音増幅器２０の起動時間を短縮することができる。

スイッチＳＷ５と保護回路８０との並列回路（図８に示される例）が設けられた場合には、ＦＥＴ２１のゲートに印加される電圧が所定値以上の大きさにならなくなるので、ゲート絶縁膜２３への電子９１の蓄積量を減らすことができる。これにより、低雑音増幅器２０の起動時間を短縮することができる。

［４．効果など］
以上のように、本実施の形態に係る増幅回路１０、１０ａ又は１０ｂは、ＦＥＴ２１を増幅素子として含み、ＦＥＴ２１のゲートに入力される高周波信号を増幅する低雑音増幅器２０と、低雑音増幅器２０の入力インピーダンスを整合させる入力整合回路３０と、入力整合回路３０とＦＥＴ２１のゲートとを結ぶ経路上のノードＮと、グランドとの間に直列に接続されたスイッチＳＷ５とを備える。

このように、ノードＮ又はＮ１とグランドとの間にスイッチＳＷ５が直列に接続されているので、入力整合回路３０が他の電気回路と結合し、信号の漏洩が起こりうる場合に、スイッチＳＷ５をオンする（導通状態にする）ことにより、ノードＮ又はＮ１をグランド電位にすることができる。これにより、漏洩信号９０がＦＥＴ２１のゲートに供給されにくくなるので、ゲート絶縁膜２３に電子９１が蓄積されるのを抑制することができる。したがって、ゲート絶縁膜２３に蓄積される電子９１に起因する、低雑音増幅器２０の立ち上がりの遅れが起こりにくくなるので、低雑音増幅器２０の立ち上がりの高速化を実現することができる。よって、高速に動作可能な増幅回路１０、１０ａ又は１０ｂを実現することができる。

また、例えば、入力整合回路３０とＦＥＴ２１のゲートとを結ぶ経路上にはスイッチが直列に接続されていない。

仮に、入力整合回路３０とＦＥＴ２１のゲートとを結ぶ経路上にシリーズスイッチが接続されている場合、シリーズスイッチのオン抵抗による電力ロスが発生し、低雑音増幅器２０のＮＦが悪化する。本実施の形態によれば、入力整合回路３０とＦＥＴ２１のゲートとを結ぶ経路上にシリーズスイッチが接続されていないので、経路上での電力ロスを低減し、かつ、ＮＦの悪化を抑制することができる。

また、例えば、増幅回路１０、１０ａ又は１０ｂは、さらに、第１端子７１、第２端子７２及び第３端子７３を含み、第１端子７１と第２端子７２及び第３端子７３の各々との導通及び非導通を切り替えるスイッチ回路７０又は７０ａと、電力増幅器５０と、電力増幅器５０の出力インピーダンスを整合させる出力整合回路６０とを備える。第２端子７２は、出力整合回路６０を介して電力増幅器５０の出力端子に接続されている。第３端子７３は、入力整合回路３０を介してＦＥＴ２１のゲートに接続されている。入力整合回路３０の入力インピーダンスは、入力整合回路３０の出力インピーダンスより高い。

このように、増幅回路１０、１０ａ又は１０ｂが出力整合回路６０と入力整合回路３０とを備えることで、入力整合回路３０が出力整合回路６０と結合し、出力整合回路６０からの送信信号の漏洩が起こりやすくなる。電力増幅器５０によって増幅された送信信号は、低雑音増幅器２０が増幅する受信信号よりも大電力の信号である。このため、漏洩信号が低雑音増幅器２０のＦＥＴ２１に供給された場合には、ＦＥＴ２１が故障する、あるいは、ＦＥＴ２１の閾値電圧の上昇に基づき、低雑音増幅器２０の起動速度が低下する。本実施の形態に係る増幅回路１０又は１０ａによれば、送信信号が送信される場合にスイッチＳＷ５を導通させることにより、漏洩信号９０がＦＥＴ２１のゲート２１Ｇに供給されるのを抑制することができる。よって、高速に動作可能な増幅回路１０、１０ａ又は１０ｂを実現することができる。

また、例えば、第１端子７１と入力整合回路３０とを結ぶ経路とグランドとの間にはスイッチが直列に接続されていなくてもよい。

これにより、スイッチの個数を減らすことができるので、増幅回路１０ａの小型化を実現することができる。

また、例えば、増幅回路１０ｂは、さらに、ノードＮ１とスイッチＳＷ５との間に直列に接続されたキャパシタＣ１を備える。

これにより、キャパシタＣ１によってバイアス電圧の一部をプリチャージさせることができるので、低雑音増幅器２０の起動を更に高速に行うことができる。

また、例えば、入力整合回路３０は、高周波信号（受信信号）が伝送される経路上に直列に接続されたキャパシタＣ２を含む。キャパシタＣ２の容量値は、キャパシタＣ１の容量値より小さい。

これにより、キャパシタＣ２の容量値が小さくなることで、低周波信号に対する時定数を小さくすることができる。したがって、ＦＥＴ２１のゲートに供給されるバイアス電圧を速やかに大きくすることができるので、低雑音増幅器２０の起動の高速化を実現することができる。

また、例えば、増幅回路１０ｂは、さらに、スイッチＳＷ５に並列に接続され、かつ、キャパシタＣ１に直列に接続された保護回路８０を備える。このとき、保護回路８０は、例えば、互いに逆方向に並列に接続された２つのダイオードＤ１及びＤ２を含む。

これにより、ＦＥＴ２１のゲートに供給されるバイアス電圧が所定値以上に大きくなることが抑制されるので、低雑音増幅器２０の保護効果を高めることができる。

また、例えば、スイッチＳＷ５は、ＦＥＴを含む。

また、例えば、増幅回路１０、１０ａ又は１０ｂは、さらに、ノードＮ又はＮ１とグランドとの間に直列に接続された保護回路８０を備えてもよい。このとき、保護回路８０は、例えば、互いに逆方向に並列に接続された２つのダイオードＤ１及びＤ２を含む。

これにより、ＦＥＴ２１のゲートに供給されるバイアス電圧が所定値以上に大きくなることが抑制されるので、低雑音増幅器２０の保護効果を高めることができる。

また、例えば、入力整合回路３０は、高周波信号（受信信号）が伝送される経路とグランドとの間に直列に接続されたインダクタＬ１と、インダクタＬ１に直列に接続されたキャパシタＣ３とを含む。

これにより、動作帯域の高周波信号（受信信号）に対して、インダクタＬ１のインピーダンスによって信号電力の損失を抑制することができるため、ＮＦをより低くすることができる。

また、例えば、増幅回路１０ｂは、さらに、増幅素子のバイアス電圧が入力されるバイアス入力端子１４を備える。バイアス入力端子１４は、インダクタＬ１とキャパシタＣ３との間に接続されている。

これにより、バイアス電圧がインダクタＬ１を経由して供給されるので、インダクタＬ１を経由しない場合と比較して、低周波成分に対する時定数を小さくすることができ、低雑音増幅器２０の高速化を実現することができる。また、入力整合回路３０の回路要素の少なくとも一部をバイアス回路４０と兼用させることができるので、回路規模の縮小化、及び、モジュール又はＩＣのサイズの小型化を実現することができる。

（実施の形態２）
続いて、実施の形態２について説明する。

図１０は、本実施の形態に係る通信装置１００を示す回路構成図である。図１０に示されるように、通信装置１００は、増幅回路１０と、ＲＦＩＣ１０１とを備える。

増幅回路１０は、実施の形態１に係る増幅回路１０と同じである。なお、通信装置１００は、増幅回路１０の代わりに、増幅回路１０ａ又は１０ｂを備えてもよい。

ＲＦＩＣ１０１は、アンテナＡＮＴで送受信される高周波信号を処理するＲＦ信号処理回路の一例である。具体的には、ＲＦＩＣ１０１は、増幅回路１０の低雑音増幅器２０によって増幅された高周波信号（受信信号）を処理する。例えば、ＲＦＩＣ１０１は、低雑音増幅器２０によって増幅された受信信号に対して、ダウンコンバートなどの信号処理を行い、当該信号処理によって得られた信号をベースバンド信号処理回路（図示せず）へ出力する。また、ＲＦＩＣ１０１は、ベースバンド信号処理回路から入力された信号に対して、アップコンバートなどの信号処理を行い、当該信号処理によって得られた送信信号を増幅回路１０の電力増幅器５０に出力する。ＲＦＩＣ１０１は、増幅回路１０の入力端子１２及び出力端子１３の各々に接続されている。

また、ＲＦＩＣ１０１は、増幅回路１０が備える各スイッチの導通及び非導通を制御する制御部（図示せず）を含んでいる。具体的には、ＲＦＩＣ１０１は、スイッチＳＷ１～ＳＷ５及びトランジスタＴｒ２の各々の導通及び非導通を切り替えるための制御信号を各ゲート（又はベース）に供給する。また、ＲＦＩＣ１０１は、バイアス入力端子１４及び１６に対するバイアス電圧の供給及び停止を制御する。

以上のように、本実施の形態に係る通信装置１００は、増幅回路１０、１０ａ又は１０ｂと、低雑音増幅器２０で増幅された高周波信号を処理するＲＦＩＣ１０１とを備える。

これにより、高速に動作可能な通信装置１００を実現することができる。

（その他）
以上、本発明に係る増幅回路及び通信装置について、上記の実施の形態などに基づいて説明したが、本発明は、上記の実施の形態に限定されるものではない。

例えば、入力整合回路３０が電磁結合し得る回路は、出力整合回路６０でなくてもよい。具体的には、増幅回路１０、１０ａ又は１０ｂは、送信信号を増幅する電力増幅器５０、出力整合回路６０及びスイッチ回路７０を備えていなくてもよい。この場合、入力整合回路３０は、出力整合回路６０以外の電子回路と電磁結合する恐れがある。例えば、入力整合回路３０の近傍に局部発振器が配置されている場合、入力整合回路３０は、局部発振器と電磁結合することによって、ＦＥＴ２１のゲートには漏洩信号９０が供給されうる。この場合であっても、スイッチＳＷ５を導通させておくことにより、漏洩信号９０がＦＥＴ２１に供給されるのを抑制することができる。

また、例えば、入力整合回路３０とＦＥＴ２１のゲートとを結ぶ経路上に１つ以上のスイッチが直列に接続されていてもよい。

また、例えば、保護回路８０は、入力整合回路３０とＦＥＴ２１のゲートとを結ぶ経路に直接接続されていてもよい。具体的には、保護回路８０は、キャパシタＣ１とスイッチＳＷ５との直列接続回路に対して、並列に接続されていてもよい。なお、増幅回路１０ｂは、キャパシタＣ１及び保護回路８０の少なくとも一方を備えなくてもよい。

また、例えば、入力整合回路３０は、さらに、スイッチ回路７０の第３端子７３とＦＥＴ２１のゲートとを結ぶ経路上に直列に接続されたインダクタを含んでもよい。具体的には、図８に示される増幅回路１０ｂにおいて、キャパシタＣ２とインダクタＬ１との接続点と、ノードＮ１とを結ぶ経路上にインダクタが直列に接続されていてもよい。

また、例えば、キャパシタＣ２は、入力インピーダンスの整合目的ではなく、ＤＣカット用のキャパシタであってもよい。ＤＣカット用のキャパシタとしては、入力整合用のキャパシタよりも容量値が高いキャパシタが求められる。例えば、ＤＣカット用のキャパシタの容量値は、５ｐＦ以上が求められる。このため、一例として、ＤＣカット用のキャパシタＣ２の容量値は、例えば１０ｐＦである。入力整合用のキャパシタＣ２の容量値は、例えば０．３ｐＦである。入力整合回路３０の回路構成及び各回路要素として、低雑音増幅器２０に要求される周波数帯域に応じて適切な回路構成、及び、適切な容量値、インダクタンス値又は抵抗値を有する回路要素が用いられる。

増幅回路１０、１０ａ又は１０ｂは、通信装置以外の、高周波信号を処理する装置に利用されてもよい。第１増幅器は、受信信号を増幅する低雑音増幅器でなくてもよく、第２増幅器は、送信信号を増幅する電力増幅器でなくてもよい。第１増幅器及び第２増幅器は、例えば、所定の信号処理装置の内部で処理する高周波信号の増幅を行ってもよい。

その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。

本発明は、高周波信号を増幅する増幅回路及び通信装置などとして、携帯電話などの通信機器に広く利用することができる。

１０、１０ａ、１０ｂ、１０ｘ 増幅回路
１１ アンテナ接続端子
１２ 入力端子
１３ 出力端子
１４、１６ バイアス入力端子
１５、１７ 制御端子
２０ 低雑音増幅器
２１ ＦＥＴ
２１Ｄ ドレイン
２１Ｇ ゲート
２１Ｓ ソース
２２ 半導体基板
２３ ゲート絶縁膜
２４ チャネル
３０ 入力整合回路
４０ バイアス回路
５０ 電力増幅器
６０ 出力整合回路
７０、７０ａ スイッチ回路
７１ 第１端子
７２ 第２端子
７３ 第３端子
８０ 保護回路
９０ 漏洩信号
９１ 電子
１００ 通信装置
１０１ ＲＦＩＣ
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５ キャパシタ
Ｄ１、Ｄ２ ダイオード
Ｎ ノード
Ｌ１、Ｌ２、Ｌ３ インダクタ
Ｒ１、Ｒ２、Ｒ３ 抵抗
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５ スイッチ
Ｔｒ１、Ｔｒ２ トランジスタ

Claims (6)

1. ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を増幅素子として含み、前記ＦＥＴのゲートに入力される高周波信号を増幅する第１増幅器と、
   入力インピーダンスを出力インピーダンスに変換し、当該出力インピーダンスと前記第１増幅器の入力インピーダンスとを整合させる入力整合回路と、
   前記入力整合回路と前記ゲートとを結ぶ経路上のノード及びグランドの各々に直接接続されたスイッチと、
   前記ノードとグランドとの間に直列に接続された保護回路と、
   前記増幅素子のバイアス電圧が入力されるバイアス入力端子とを備え、
   前記入力整合回路は、
   前記高周波信号が伝送される経路とグランドとの間に直列に接続されたインダクタと、
   前記インダクタに直列に接続された第３キャパシタとを含み、
   前記バイアス入力端子は、前記インダクタと前記第３キャパシタとの間に接続されており、
   前記保護回路は、第１ダイオード及び第２ダイオードを含み、
   前記第１ダイオードのアノードは、前記第２ダイオードのカソードと前記ノードとに接続され、
   前記第１ダイオードのカソードは、前記第２ダイオードのアノードに接続され、
   前記バイアス電圧は、前記第１ダイオードの順方向電圧よりも低い
   増幅回路。
2. 前記経路上にはスイッチが直列に接続されていない
   請求項１に記載の増幅回路。
3. さらに、
   第１端子、第２端子及び第３端子を含み、前記第１端子と前記第２端子及び前記第３端子の各々との導通及び非導通を切り替えるスイッチ回路と、
   第２増幅器と、
   前記スイッチ回路の前記第２端子における入力インピーダンスと前記第２増幅器の出力インピーダンスとを整合させる出力整合回路とを備え、
   前記第２端子は、前記出力整合回路を介して前記第２増幅器の出力端子に接続され、
   前記第３端子は、前記入力整合回路を介して前記ゲートに接続され、
   前記入力整合回路の入力インピーダンスは、前記入力整合回路の出力インピーダンスより高い
   請求項１又は２に記載の増幅回路。
4. 前記第１端子と前記入力整合回路とを結ぶ経路とグランドとの間にはスイッチが直列に接続されていない
   請求項３に記載の増幅回路。
5. 前記スイッチは、ＦＥＴを含む
   請求項１～４のいずれか１項に記載の増幅回路。
6. 請求項１～５のいずれか１項に記載の増幅回路と、
   前記第１増幅器で増幅された高周波信号を処理するＲＦ信号処理回路とを備える
   通信装置。

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