JP6311528B2

JP6311528B2 - 増幅器

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Publication number: JP6311528B2
Application number: JP2014166717A
Authority: JP
Inventors: 川野　陽一; 陽一川野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2014-08-19
Filing date: 2014-08-19
Publication date: 2018-04-18
Anticipated expiration: 2034-08-19
Also published as: JP2016046539A; US20160056768A1; US9431358B2

Description

本発明は、増幅器に関する。

特性が互いに同じである２個以上の増幅器を伝送線路で縦続に接続して成るマイクロ波多段増幅器において、伝送線路の線路長を調整する手段を備えているマイクロ波多段増幅器が知られている（特許文献１参照）。

また、低域側及び高域側に各々形成された通過域の間に減衰域を設けるためのノッチフィルタが知られている（特許文献２参照）。複数の位相反転用のインダクタは、入力ポートと出力ポートとの間に直列腕として互いに直列に接続される。第１及び第２の電極部は、絶縁板の一面側及び他面側に夫々形成される。導電路は、第１の電極部及び第２の電極部を互いに接続するために絶縁板の内部に形成される。複数の素子部は、互いに隣接する直列腕の間に各々の一端側が接続されると共に第１の電極部に各々の他端側が接続された、減衰域に対応する周波数で直列共振を起こす並列腕である。容量成分は、素子部と第２の電極部との間に介在して設けられ、減衰域に対応する周波数において導電路のインダクタ成分と直列共振が起こるように容量値が設定される。

特開昭６３−４６００７号公報特開２０１２−１７５４３８号公報

ゲート接地増幅器は、還流電流の正帰還により、所定の周波数で発振しまう課題がある。ソース接地増幅器でも同様である。ノッチフィルタを用いることにより、増幅器の発振を防止することができる。しかし、ノッチフィルタは、所定周波数帯域の信号を減衰させるため、電力の損失が生じてしまい、所定周波数帯域の利得が低下してしまう課題がある。

本発明の目的は、発振を防止し、利得の低下を防止することができる増幅器を提供することである。

増幅器は、第１の主電極、第２の主電極及び第１の制御電極を含み、前記第１の主電極が第１の入力信号を入力し、第２の主電極から出力信号を出力する第１のトランジスタと、前記第１のトランジスタの前記第２の主電極に接続される信号線に対して絶縁体を介して設けられる基準電位線と、前記第１のトランジスタの前記第１の制御電極及び前記基準電位線間に設けられる第１の容量と、前記第１のトランジスタの前記第２の主電極から前記基準電位線及び前記第１の容量を介して前記第１のトランジスタの前記第１の制御電極に流れる第１の還流電流の位相が前記第１の入力信号の位相に対して９０度より大きくかつ２７０度より小さい位相差を有するように、前記第１の還流電流の位相をシフトする第１の位相シフタとを有する。

第１の還流電流の負帰還により、発振を防止することができる。また、フィルタを用いないので、利得の低下を防止することができる。

図１（Ａ）〜（Ｃ）は、第１の実施形態による増幅器を説明するための図である。図２は、第２の実施形態による第１の増幅ユニットの構成例を示す図である。図３は、図２のＡ−Ａ線に沿った断面図である。図４は、図２のＢ−Ｂ線に沿った断面図である。図５は、図２のＣ−Ｃ線に沿った断面図である。図６は、周波数に対する増幅器の利得のシミュレーション結果を示す図である。図７は、周波数に対する利得の例を示す図である。図８は、第３の実施形態による第１の増幅ユニットの構成例を示す図である。図９は、第４の実施形態による第１の増幅ユニットの構成例を示す図である。図１０は、周波数に対する利得の例を示す図である。図１１は、第５の実施形態による第１の増幅ユニットの構成例を示す図である。図１２は、図１１のＤ−Ｄ線に沿った断面図である。

（第１の実施形態）
図１（Ａ）は、第１の実施形態による増幅器の構成例を示す図である。増幅器は、入力端子ＩＮ、出力端子ＯＵＴ、基準電位線（グランド電位線）１０６、第１の増幅ユニット１０１Ａ、第２の増幅ユニット１０１Ｂ及び第３の増幅ユニット１０１Ｃを有する。第１の増幅ユニット１０１Ａ、第２の増幅ユニット１０１Ｂ及び第３の増幅ユニット１０１Ｃは、入力端子ＩＮ及び出力端子ＯＵＴ間において、直列に接続される。

第１の増幅ユニット１０１Ａは、第１のインダクタ１０２Ａ、第１のトランジスタ１０３Ａ、第１の抵抗１０４Ａ、第１の容量１０５Ａ、第１の位相シフタ１０７Ａ及び信号線１０８Ａを有する。第１のトランジスタ１０３Ａは、例えば、ｎチャネル電界効果トランジスタであり、ソース電極（第１の主電極）とドレイン電極（第２の主電極）とゲート電極（第１の制御電極）を有する。入力端子ＩＮは、信号線１０８を介して、第１のトランジスタ１０３Ａのソース電極に接続される。信号線１０８は、寄生インダクタ成分を有し、第１のトランジスタ１０３Ａの入力整合回路として機能する。なお、信号線１０８として、インダクタを用いてもよい。

第１のインダクタ１０２Ａは、第１のトランジスタ１０３Ａのソース電極及びグランド電位ノード（第１のバイアス電位ノード）間に接続される。第１のトランジスタ１０３Ａのソース電極は、第１のインダクタ１０２Ａを介してグランド電位ノードからグランド電位（第１のバイアス電位）の供給を受ける。

第１の抵抗１０４Ａは、第１のトランジスタ１０３Ａのゲート電極及び第２のバイアス電位ノードＶｇ間に接続される。第１のトランジスタ１０３Ａのゲート電極は、第１の抵抗１０４Ａを介して第２のバイアス電位ノードＶｇから第２のバイアス電位（正電位）の供給を受ける。

第１の容量１０５Ａは、第１のトランジスタ１０３Ａのゲート電極及び基準電位線１０６間に設けられる。基準電位線１０６は、例えばグランド電位線である。第１のトランジスタ１０３Ａのドレイン電極は、信号線１０８Ａに接続される。信号線１０８Ａは、寄生インダクタ成分を有し、第１のトランジスタ１０３Ａの出力整合回路として機能する。なお、信号線１０８Ａとして、インダクタを用いてもよい。

第１のトランジスタ１０３Ａは、ソース電極が入力端子ＩＮから第１の入力信号Ｓ１を入力し、第１の入力信号Ｓ１を増幅し、ドレイン電極から信号線１０８Ａに第１の出力信号を出力する。第１の入力信号Ｓ１は、例えば、高周波数交流信号である。

まず、第１の位相シフタ１０７Ａがない場合を説明する。その場合、第２の容量１０５Ｂは、基準電位線１０６を介して、第１の容量１０５Ａに接続される。信号線１０８Ａは、絶縁体を介して、基準電位線１０６に接続される。信号線１０８Ａの第１の出力信号は、絶縁体、基準電位線１０６及び第１の容量１０５Ａを介して、第１のトランジスタ１０３Ａのゲート電極に第１の還流電流Ｓ２として帰還する。図７の周波数ｆ１付近の所定周波数帯域において、第１の還流電流Ｓ２の位相は、第１の入力信号Ｓ１の位相に対して、絶対値が９０度より小さい位相差を有し、第１の還流電流Ｓ２は正帰還となり、発振状態の利得７０１が得られる。増幅器は、発振すると、不安定状態となる。

本実施形態では、増幅器の発振を防止するために、第１の位相シフタ１０７Ａを設ける。図４に示すように、信号線１０８Ａは、絶縁膜（絶縁体）３０２を介して、第１の位相シフタ１０７Ａの入力ノードに接続される基準電位線１０６に接続される。信号線１０８Ａの第１の出力信号は、絶縁膜３０２、基準電位線１０６を介して、第１の位相シフタ１０７Ａの入力ノードに入力される。第１の位相シフタ１０７Ａは、図１（Ｂ）及び（Ｃ）に示すように、第１のトランジスタ１０３Ａのドレイン電極から基準電位線１０６及び第１の容量１０５Ａを介して第１のトランジスタ１０３Ａのゲート電極に流れる第１の還流電流Ｓ２の位相が第１の入力信号Ｓ１の位相に対して９０度より大きくかつ２７０度より小さい位相差を有するように、第１の還流電流Ｓ２の位相をシフトする。

第１の還流電流Ｓ２の位相は、第１の入力信号Ｓ１の位相に対して、９０度より大きくかつ２７０度より小さい位相差を有するので、第１の還流電流Ｓ２は負帰還となり、図７の発振状態の利得７０１がなくなり、発振を防止し、図７の実線で示す安定利得が得られる。第１の位相シフタ１０７Ａを設けることにより、第１の還流電流Ｓ２が負帰還となり、不要な発振信号の種を相殺し、増幅器の発振を防止し、安定動作させることができる。

第１の還流電流Ｓ２の位相は、第１の入力信号Ｓ１の位相に対して、位相差が１８０度に近いほど、発振を防止する効果が大きくなるが、利得が小さくなってしまう。そこで、発振防止の効果と利得の大きさのバランスを考え、第１の位相シフタ１０７Ａの位相シフト量を決めるのが好ましい。

なお、図７の発振状態の利得７０１を防止するために、フィルタを用いる方法が考えられる。しかし、フィルタは、所定周波数帯域の信号を減衰させるため、電力の損失が生じてしまい、所定周波数帯域の利得が低下してしまう課題がある。本実施形態は、フィルタを用いないで、第１の位相シフタ１０７Ａにより発振を防止するので、利得の低下を防止することができる。

第２の増幅ユニット１０１Ｂは、第２のインダクタ１０２Ｂ、第２のトランジスタ１０３Ｂ、第２の抵抗１０４Ｂ、第２の容量１０５Ｂ、第２の位相シフタ１０７Ｂ及び信号線１０８Ｂを有する。第２のトランジスタ１０３Ｂは、例えば、ｎチャネル電界効果トランジスタであり、ソース電極（第３の主電極）とドレイン電極（第４の主電極）とゲート電極（第２の制御電極）を有する。第２のトランジスタ１０３Ｂのソース電極は、信号線１０８Ａを介して、第１のトランジスタ１０３Ａのドレイン電極に接続される。信号線１０８Ａは、寄生インダクタ成分を有し、第２のトランジスタ１０３Ｂの入力整合回路として機能する。

第２のインダクタ１０２Ｂは、第２のトランジスタ１０３Ｂのソース電極及びグランド電位ノード間に接続される。第２のトランジスタ１０３Ｂのソース電極は、第２のインダクタ１０２Ｂを介してグランド電位ノードからグランド電位の供給を受ける。

第２の抵抗１０４Ｂは、第２のトランジスタ１０３Ｂのゲート電極及び第２のバイアス電位ノードＶｇ間に接続される。第２のトランジスタ１０３Ｂのゲート電極は、第２の抵抗１０４Ｂを介して第２のバイアス電位ノードＶｇから第２のバイアス電位（正電位）の供給を受ける。

第２の容量１０５Ｂは、第２のトランジスタ１０３Ｂのゲート電極及び基準電位線１０６間に設けられる。第２のトランジスタ１０３Ｂのドレイン電極は、信号線１０８Ｂに接続される。信号線１０８Ｂは、寄生インダクタ成分を有し、第２のトランジスタ１０３Ｂの出力整合回路として機能する。なお、信号線１０８Ｂとして、インダクタを用いてもよい。

第２のトランジスタ１０３Ｂは、ソース電極が第１のトランジスタ１０３Ａのドレイン電極から第２の入力信号Ｓ３を入力し、第２の入力信号Ｓ３を増幅し、ドレイン電極から信号線１０８Ｂに第２の出力信号を出力する。

信号線１０８Ｂは、絶縁膜（絶縁体）３０２を介して、第２の位相シフタ１０７Ｂの入力ノードに接続される基準電位線１０６に接続される。信号線１０８Ｂの第２の出力信号は、絶縁膜３０２、基準電位線１０６を介して、第２の位相シフタ１０７Ｂの入力ノードに入力される。第２の位相シフタ１０７Ｂは、第１の位相シフタ１０７Ａと同様に、第２のトランジスタ１０３Ｂのドレイン電極から基準電位線１０６及び第２の容量１０５Ｂを介して第２のトランジスタ１０３Ｂのゲート電極に流れる第２の還流電流Ｓ４の位相が第２の入力信号Ｓ３の位相に対して９０度より大きくかつ２７０度より小さい位相差を有するように、第２の還流電流Ｓ４の位相をシフトする。

第２の還流電流Ｓ４の位相は、第２の入力信号Ｓ３の位相に対して、９０度より大きくかつ２７０度より小さい位相差を有するので、第２の還流電流Ｓ４は負帰還となり、発振を防止し、安定利得が得られる。第２の位相シフタ１０７Ｂを設けることにより、増幅器の発振を防止し、安定動作させることができる。

第３の増幅ユニット１０１Ｃは、第３のインダクタ１０２Ｃ、第３のトランジスタ１０３Ｃ、第３の抵抗１０４Ｃ、第３の容量１０５Ｃ、第３の位相シフタ１０７Ｃ及び信号線１０８Ｃを有する。第３のトランジスタ１０３Ｃは、例えば、ｎチャネル電界効果トランジスタであり、ソース電極（第５の主電極）とドレイン電極（第６の主電極）とゲート電極（第３の制御電極）を有する。第３のトランジスタ１０３Ｃのソース電極は、信号線１０８Ｂを介して、第２のトランジスタ１０３Ｂのドレイン電極に接続される。信号線１０８Ｂは、寄生インダクタ成分を有し、第３のトランジスタ１０３Ｃの入力整合回路として機能する。

第３のインダクタ１０２Ｃは、第３のトランジスタ１０３Ｃのソース電極及びグランド電位ノード間に接続される。第３のトランジスタ１０３Ｃのソース電極は、第３のインダクタ１０２Ｃを介してグランド電位ノードからグランド電位の供給を受ける。

第３の抵抗１０４Ｃは、第３のトランジスタ１０３Ｃのゲート電極及び第２のバイアス電位ノードＶｇ間に接続される。第３のトランジスタ１０３Ｃのゲート電極は、第３の抵抗１０４Ｃを介して第２のバイアス電位ノードＶｇから第２のバイアス電位（正電位）の供給を受ける。

第３の容量１０５Ｃは、第３のトランジスタ１０３Ｃのゲート電極及び基準電位線１０６間に設けられる。第３のトランジスタ１０３Ｃのドレイン電極は、信号線１０８Ｃに接続される。信号線１０８Ｃは、寄生インダクタ成分を有し、第３のトランジスタ１０３Ｃの出力整合回路として機能する。なお、信号線１０８Ｃとして、インダクタを用いてもよい。

第３のトランジスタ１０３Ｃは、ソース電極が第２のトランジスタ１０３Ｂのドレイン電極から第３の入力信号Ｓ５を入力し、第３の入力信号Ｓ５を増幅し、ドレイン電極から信号線１０８Ｃに第３の出力信号を出力する。

信号線１０８Ｃは、絶縁膜（絶縁体）３０２を介して、第３の位相シフタ１０７Ｃの入力ノードに接続される基準電位線１０６に接続される。信号線１０８Ｃの第３の出力信号は、絶縁膜３０２、基準電位線１０６を介して、第３の位相シフタ１０７Ｃの入力ノードに入力される。第３の位相シフタ１０７Ｃは、第１の位相シフタ１０７Ａと同様に、第３のトランジスタ１０３Ｃのドレイン電極から基準電位線１０６及び第３の容量１０５Ｃを介して第３のトランジスタ１０３Ｃのゲート電極に流れる第３の還流電流Ｓ６の位相が第３の入力信号Ｓ５の位相に対して９０度より大きくかつ２７０度より小さい位相差を有するように、第３の還流電流Ｓ６の位相をシフトする。

第３の還流電流Ｓ６の位相は、第３の入力信号Ｓ５の位相に対して、９０度より大きくかつ２７０度より小さい位相差を有するので、第３の還流電流Ｓ５は負帰還となり、発振を防止し、安定利得が得られる。第３の位相シフタ１０７Ｃを設けることにより、増幅器の発振を防止し、安定動作させることができる。

なお、第１の増幅ユニット１０１Ａ、第２の増幅ユニット１０１Ｂ及び第３の増幅ユニット１０１Ｃを例に説明したが、４個以上の増幅ユニットを直列に接続してもよい。増幅ユニットの数が多いほど、利得が大きくなるが、図７の発振状態の利得７０１が生じやすくなる。その場合、第１の位相シフタ１０７Ａ、第２の位相シフタ１０７Ｂ及び第３の位相シフタ１０７Ｃを設けることにより、発振を防止できる。

近年、ワイヤレス機器の伝送速度は増加の一途をたどっている。その一因として、音声通話から、スマートフォンに代表される端末でウェブ閲覧や音楽のダウンロードなどデータ通信が主流となっていることがあげられる。将来的には、映画などの大容量動画を一瞬でダウンロードするようなアプリケーションの実現が期待されている。その目的において、サブミリ波（３００ＧＨｚ〜３ＴＨｚ）は、既存の低周波帯域（１０ＧＨｚ以下）と比べて非常に広い周波数帯域が使用でき、その分、伝送速度を向上させることが可能である。現在、サブミリ波帯を使用した無線通信機の実現が期待されている。この場合、３００ＧＨｚの超高周波信号を検出するめの高利得な増幅器が必要となる。図１（Ａ）の増幅器は、そのような増幅器として用いることができる。

（第２の実施形態）
図２は、第２の実施形態による第１の増幅ユニット１０１Ａの構成例を示す図であり、半導体チップのレイアウトパターンを示す。図３は図２のＡ−Ａ線に沿った断面図であり、図４は図２のＢ−Ｂ線に沿った断面図であり、図５は図２のＣ−Ｃ線に沿った断面図である。以下、第１の増幅ユニット１０１Ａを例に説明するが、第２の増幅ユニット１０１Ｂ及び第３の増幅ユニット１０１Ｃも同様である。

半導体基板３０１の上には、スリット１０７を含む基準電位線１０６のパターンを有する第１の配線層が形成される。基準電位線１０６は導電体で形成され、スリット１０７では導電体が除去されている。したがって、還流電流は、基準電位線１０６の領域を流れることができるが、スリット１０７の領域を流れることができない。

基準電位線１０６を有する第１の配線層の上には、絶縁膜３０２が形成される。絶縁膜３０２の上には、信号線１０８，１０８Ａ，１０８Ｂ，１０８Ｃを有する第２の配線層が形成される。すなわち、マイクロストリップ線路が形成される。信号線１０８，１０８Ａ，１０８Ｂ，１０８Ｃ及び基準電位線１０６は、相互に異なる配線層に設けられる。

図３に示すように、第１のトランジスタ１０３Ａは、ソース電極１０３ｓ、ドレイン電極１０３、ゲート電極１０３ｇ及びトランジスタ領域１０３ａを有する。トランジスタ領域１０３ａは、半導体基板３０１の表面に形成される。

図２に示すように、信号線１０８及び１０８Ａを軸として線対称になるように、２個のスリット１０７、２個の第１の容量１０５Ａ、及び２個の第１の抵抗１０４Ａが設けられる。

ソース電極１０３ｓは、信号線１０８に接続される。第１の入力信号Ｓ１は、信号線１０８を介してソース電極１０３ｓに入力される。第１のトランジスタ１０３Ａは、第１の入力信号Ｓ１を増幅し、増幅した信号をドレイン電極１０３ｄから第１の出力信号として出力する。第１の出力信号は、第２の入力信号Ｓ３及び第１の還流電流Ｓ２に分かれる。第２の入力信号Ｓ３は、信号線１０８Ａを介して第２のトランジスタ１０３Ｂのソース電極に入力される。

第１の還流電流Ｓ２は、ドレイン電極１０３ｄから経路２０１を通ってゲート電極１０３ｇに流れる。すなわち、第１の還流電流Ｓ２は、ドレイン電極１０３ｄから、信号線１０８Ａ、絶縁膜３０２、基準電位線１０６、第１の容量１０５Ａを通って、ゲート電極１０３ｇに流れるリーク電流である。この際、第１の還流電流Ｓ２は、スリット１０７の領域を流れることができないので、スリット１０７の周囲の基準電位線１０６の領域の最短の経路２０１を通る。経路２０１の長さは、第１の還流電流Ｓ２の遅延時間に対応する。経路２０１が長ければ第１の還流電流Ｓ２の遅延時間が長くなり、経路２０１が短ければ第１の還流電流Ｓ２の遅延時間が短くなる。経路２０１の長さは、約、スリット１０７の長さＬの２倍である。

ここで、図７の周波数ｆ１における発振を防止する例を説明する。スリット１０７がない場合に、周波数ｆ１で発振状態の利得７０１が発生する場合を説明する。スリット１０７の長さＬは、スリット１０７がない場合に発振する周波数ｆ１の波長に対して１／４倍の長さにする。これにより、経路２０１の長さは、周波数ｆ１の波長に対して１／２倍の長さになる。この場合、第１の還流電流Ｓ２の位相は、第１の入力信号Ｓ１の位相に対して１８０度の位相差を有する。第１の還流電流Ｓ２は負帰還となるので、図７の実線に示すように、周波数ｆ１では安定した利得が得られる。

第１の位相シフタ１０７Ａは、基準電位線１０６のパターンに設けられるスリット１０７を有し、スリット１０７の長さＬに応じて、第１の還流電流Ｓ２の位相をシフトすることができる。

増幅器は、ゲート接地増幅器である。ゲート電極１０３ｇは、第１の容量１０５Ａを介して基準電位線１０６に接続され、交流接地されている。第１のトランジスタ１０３Ａの近傍の基準電位線１０６のパターンにスリット１０７を開口しておく。第１の還流電流Ｓ２は、スリット１０７を迂回して、経路２０１を介して、ゲート電極１０３ｇへ戻される。このとき、スリット１０７の長さＬを発振の懸念される周波数ｆ１の波長の１／４倍の長さに設定しておけば、第１の還流電流Ｓ２と第１の入力信号Ｓ１の位相は、逆相（１／２波長ズレ）となり、上述の不要波相殺効果を実現できる。

なお、スリット１０７は、予め増幅器の設計時に作り込んでおくことが望ましいが、増幅器が不要発振する周波数は設計段階では予想困難な場合がある。その場合、増幅器の評価段階で発振が見られた際に、基準電位線１０６のパターンをアルゴンイオンビーム等によりトリミング加工してスリット１０７を作製すればよい。この観点から、基準電位線１０６のパターンは、半導体チップ表面を観察した場合に目視できることが好ましい。図２に示すように、スリット１０７を形成する基準電位線１０６の領域には、観察の障害となる回路パターンを配置しないことが好ましい。

図６は、周波数に対する増幅器の利得のシミュレーション結果を示す図である。増幅器が第１の増幅ユニット１０１Ａのみを有する１段増幅器の例を示す。特性線６０１は、スリット１０７がない場合の特性を示し、特定周波数での利得の低下が生じず、例えば図７の発振状態の利得７０１が生じる。

特性線６０２は、スリット１０７の長さＬが２４０μｍの場合の特性を示し、約１４８ＧＨｚにおける利得を低下させることができる。すなわち、１４８ＧＨｚ付近の周波数ｆ１における発振を防止することができる。

特性線６０３は、スリット１０７の長さＬが１８０μｍの場合の特性を示し、約１７２ＧＨｚにおける利得を低下させることができる。すなわち、１７２ＧＨｚ付近の周波数ｆ１における発振を防止することができる。

以上のように、スリット１０７を設けることにより、ある周波数で増幅器の利得を低下させ、発振を防止することができる。また、スリット１０７の長さＬを変えることにより、利得を低下させる周波数を変えることができる。すなわち、スリット１０７の長さＬに応じて、発振を防止したい周波数を制御することができる。

（第３の実施形態）
図８は、第３の実施形態による第１の増幅ユニット１０１Ａの構成例を示す図であり、半導体チップのレイアウトパターンを示す。以下、第１の増幅ユニット１０１Ａを例に説明するが、第２の増幅ユニット１０１Ｂ及び第３の増幅ユニット１０１Ｃも同様である。

本実施形態（図８）は、第２の実施形態（図２）に対して、ソース電極８０１ｓとドレイン電極８０１ｄとゲート電極８０１ｇとトランジスタ領域８０１ａを有する複数のトランジスタを追加したものである。以下、本実施形態が第２の実施形態と異なる点を説明する。

各スリット１０７の中には、ソース電極８０１ｓとドレイン電極８０１ｄとゲート電極８０１ｇとトランジスタ領域８０１ａを有するｎ個のトランジスタが設けられる。ｎ個のトランジスタの各ゲート電極８０１ｇには、それぞれ、ゲート電圧Ｖｇ＿１〜Ｖｇ＿ｎが供給される。ゲート電圧Ｖｇ＿１〜Ｖｇ＿ｎがハイレベルになったトランジスタは、オンし、スリット１０７を跨ぐように基準電位線１０６を接続する経路を形成する。ゲート電圧Ｖｇ＿１〜Ｖｇ＿ｎがローレベルになったトランジスタは、オフし、スリット１０７を跨ぐ基準電位線１０６を切断状態にする。スリット１０７の長さＬを制御するには、スリット１０７の長さＬの中にあるトランジスタをオフし、スリット１０７の長さＬの外にあるトランジスタをオンにする。例えば、図８の場合、ゲート電圧Ｖｇ＿１及びＶｇ＿２のトランジスタをオンにし、ゲート電圧Ｖｇ＿３〜Ｖｇ＿ｎのトランジスタをオフにすることにより、スリット１０７の長さＬを設定することができる。このように、ゲート電圧Ｖｇ＿１〜Ｖｇ＿ｎにより、スリット１０７の長さＬを変えることができる。本実施形態では、第１の位相シフタ１０７Ａは、スリット１０７の長さＬを変えるためのトランジスタを有する。

本実施形態では、増幅器が発振した後、トリミング加工などの物理的加工を施すのではなく、ゲート電圧Ｖｇ＿１〜Ｖｇ＿ｎの制御によってスリット１０７の長さＬを調整することができる。基準電位線１０６のパターン上において、スリット１０７を橋渡しするように複数のゲート電圧Ｖｇ＿１〜Ｖｇ＿ｎのトランジスタを設ける。ゲート電圧Ｖｇ＿１〜Ｖｇ＿ｎのトランジスタは、ソース電極８０１ｓ及びドレイン電極８０１ｄ間をゲート電圧Ｖｇ＿１〜Ｖｇ＿ｎによってオン／オフする。トランジスタをオンすれば、トランジスタ直下にあるスリット１０７の領域はショートされ、スリット１０７の長さＬが短くなる。つまり、トランジスタのオン／オフ切り替えによって、スリット１０７の長さＬを調整することができる。また、上下の２個のスリット１０７の長さＬが同じになるよう各トランジスタを制御することが好ましいが、後述の第４の実施形態の場合には、上下の２個のスリット１０７の長さＬが異なるように各トランジスタ１０７を制御することができる。

（第４の実施形態）
図９は、第４の実施形態による第１の増幅ユニット１０１Ａの構成例を示す図であり、半導体チップのレイアウトパターンを示す。以下、第１の増幅ユニット１０１Ａを例に説明するが、第２の増幅ユニット１０１Ｂ及び第３の増幅ユニット１０１Ｃも同様である。

本実施形態（図９）は、第２の実施形態（図２）に対して、２個のスリット１０７ａ及び１０７ｂの長さを異ならせたものである。以下、本実施形態が第２の実施形態と異なる点を説明する。図９において、スリット１０７ａは、トランジスタ領域１０３ａの上側に設けられたスリット１０７であり、スリット１０７ｂは、トランジスタ領域１０３ａの下側に設けられたスリット１０７である。スリット１０７ａの長さＬ１は、スリット１０７ｂの長さＬ２と異なる。

第１の位相シフタ１０７Ａは、基準電位線１０６のパターンに設けられ、長さが異なる複数のスリット１０７ａ及び１０７ｂを有し、複数のスリット１０７ａ及び１０７ｂの長さＬ１及びＬ２に応じて、第１の還流電流Ｓ２の位相をシフトすることにより、位相が異なる複数の第１の還流電流Ｓ２を第１のトランジスタ１０３Ａのゲート電極１０３ｇに出力する。

例えば、図６に示すように、スリット１０７ａの長さＬ１が２４０μｍである場合には、特性線６０２に示す特性が得られ、スリット１０７ｂの長さＬ２が１８０μｍである場合には、特性線６０３に示す特性が得られる。この場合、周波数１４８ＧＨｚ付近の発振及び周波数１７２ＧＨｚ付近の発振の両方を防止することができる。

図１０は、周波数に対する利得の例を示す図である。スリット１０７ａ及び１０７ｂがない場合、周波数ｆ１で発振状態の利得１００１が発生し、周波数ｆ２で発振状態の利得１００２が発生する。

本実施形態では、スリット１０７ａ及び１０７ｂを設け、スリット１０７ａの長さＬ１を周波数ｆ１の発振を防止するための長さに設定し、スリット１０７ｂの長さＬ２を周波数ｆ２の発振を防止するための長さに設定する。これにより、図１０の実線に示すように、発振状態の利得１００１及び１００２がなくなり、周波数ｆ１での発振及び周波数ｆ２での発振を防止することができる。

以上のように、スリット１０７ａの長さＬ１とスリット１０７ｂの長さＬ２とを異なる長さにすることにより、異なる２つの周波数ｆ１及びｆ２での発振を防止することができる。この場合、上下非対称なスリット１０７ａ及び１０７ｂの構成を設計段階で設定してもよいし、図８に示すように、ゲート電圧Ｖｇ＿１〜Ｖｇ＿ｎのトランジスタのオンする数を上下の２個のスリット１０７で変えることでも実現できる。

（第５の実施形態）
図１１は、第５の実施形態による第１の増幅ユニット１０１Ａの構成例を示す図であり、半導体チップのレイアウトパターンを示す。図１２は、図１１のＤ−Ｄ線に沿った断面図である。以下、第１の増幅ユニット１０１Ａを例に説明するが、第２の増幅ユニット１０１Ｂ及び第３の増幅ユニット１０１Ｃも同様である。

第２の実施形態（図２及び図４）では、信号線１０８及び１０８Ａがマイクロストリップ線路として形成される。本実施形態（図１１及び図１２）では、信号線１０８及び１０８Ａがコプレーナ線路として形成される。以下、本実施形態が第２の実施形態と異なる点を説明する。

半導体基板３０１の上には、絶縁膜３０２が形成される。絶縁膜３０２の上の配線層には、信号線１０８Ａ及び基準電位線１０６のパターンが形成される。信号線１０８，１０８Ｂ，１０８Ｃも信号線１０８Ａと同様に形成される。信号線１０８，１０８Ａ，１０８Ｂ，１０８Ｃ及び基準電位線１０６は、相互に同じ配線層に設けられる。信号線１０８Ａと基準電位線１０６とは、ギャップ（絶縁体）１１０１を介して、電気的に絶縁されている。ギャップ１１０１の長さ１１０２により、信号線１０８及び１０８Ａのインピーダンスが決まる。第１の還流電流Ｓ２は、ドレイン電極１０３ｄから、信号線１０８Ａ、ギャップ１１０１、基準電位線１０６、及び第１の容量１０５Ａを介して、ゲート電極１０３ｇに流れる。

なお、第１〜第５の実施形態において、第１のトランジスタ１０３Ａ、第２のトランジスタ１０３Ｂ及び第３のトランジスタ１０３Ｃは、ｎチャネル電界効果トランジスタに限定されず、ｐチャネル電界効果トランジスタでもよいし、バイポーラトランジスタでもよい。

第１のトランジスタ１０３Ａがバイポーラトランジスタの場合、第１のトランジスタ１０３Ａは、エミッタが第１の主電極であり、コレクタが第２の主電極であり、ベースが第１の制御電極である。同様に、第２のトランジスタ１０３Ｂがバイポーラトランジスタの場合、第２のトランジスタ１０３Ｂは、エミッタが第３の主電極であり、コレクタが第４の主電極であり、ベースが第２の制御電極である。同様に、第３のトランジスタ１０３Ｃがバイポーラトランジスタの場合、第３のトランジスタ１０３Ｃは、エミッタが第５の主電極であり、コレクタが第６の主電極であり、ベースが第３の制御電極である。

第１〜第５の実施形態によれば、第１の位相シフタ１０７Ａ、第２の位相シフタ１０７Ｂ及び第３の位相シフタ１０７Ｃを設けることにより、第１の還流電流Ｓ２、第２の還流電流Ｓ４及び第３の還流電流Ｓ６の負帰還を実現することができる。第１の還流電流Ｓ２、第２の還流電流Ｓ４及び第３の還流電流Ｓ６の負帰還により、発振を防止することができる。また、フィルタを用いないので、利得の低下を防止することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１Ａ，１０１Ｂ，１０１Ｃ増幅ユニット
１０２Ａ，１０２Ｂ，１０２Ｃインダクタ
１０３Ａ，１０３Ｂ，１０３Ｃトランジスタ
１０４Ａ，１０４Ｂ，１０４Ｃ抵抗
１０５Ａ，１０５Ｂ，１０５Ｃ容量
１０６基準電位線
１０７スリット
１０７Ａ，１０７Ｂ，１０７Ｃ位相シフタ
１０８，１０８Ａ，１０８Ｂ，１０８Ｃ信号線

Claims

第１の主電極、第２の主電極及び第１の制御電極を含み、前記第１の主電極が第１の入力信号を入力し、第２の主電極から第１の出力信号を出力する第１のトランジスタと、
前記第１のトランジスタの前記第２の主電極に接続される信号線に対して絶縁体を介して設けられる基準電位線と、
前記第１のトランジスタの前記第１の制御電極及び前記基準電位線間に設けられる第１の容量と、
前記第１のトランジスタの前記第２の主電極から前記基準電位線及び前記第１の容量を介して前記第１のトランジスタの前記第１の制御電極に流れる第１の還流電流の位相が前記第１の入力信号の位相に対して９０度より大きくかつ２７０度より小さい位相差を有するように、前記第１の還流電流の位相をシフトする第１の位相シフタと
を有することを特徴とする増幅器。
前記第１の位相シフタは、前記基準電位線のパターンに設けられるスリットを有し、前記スリットの長さに応じて、前記第１の還流電流の位相をシフトすることを特徴とする請求項１記載の増幅器。
前記スリットの長さは、前記スリットがない場合に発振する周波数の波長に対して１／４倍の長さであることを特徴とする請求項２記載の増幅器。
前記第１の位相シフタは、前記スリットの長さを変えるためのトランジスタを有することを特徴とする請求項２又は３記載の増幅器。
前記第１の位相シフタは、前記基準電位線のパターンに設けられ、長さが異なる複数のスリットを有し、前記複数のスリットの長さに応じて、前記第１の還流電流の位相をシフトすることにより、位相が異なる複数の第１の還流電流を前記第１のトランジスタの前記第１の制御電極に出力することを特徴とする請求項１〜４のいずれか１項に記載の増幅器。
前記信号線及び前記基準電位線は、相互に異なる配線層に設けられることを特徴とする請求項１〜５のいずれか１項に記載の増幅器。
前記信号線及び前記基準電位線は、相互に同じ配線層に設けられることを特徴とする請求項１〜５のいずれか１項に記載の増幅器。
前記第１のトランジスタの前記第１の主電極に接続される信号線及び前記第１のトランジスタの前記第２の主電極に接続される信号線は、インダクタ成分を有することを特徴とする請求項１〜７のいずれか１項に記載の増幅器。
さらに、前記第１のトランジスタの前記第１の主電極及び第１のバイアス電位ノード間に設けられる第１のインダクタと、
前記第１のトランジスタの前記第１の制御電極及び第２のバイアスノード間に設けられる第１の抵抗とを有することを特徴とする請求項１〜８のいずれか１項に記載の増幅器。
さらに、第３の主電極、第４の主電極及び第２の制御電極を含み、前記第３の主電極が前記第１のトランジスタの前記第２の主電極から第２の入力信号を入力し、第４の主電極から第２の出力信号を出力する第２のトランジスタと、
前記第２のトランジスタの前記第２の制御電極及び前記基準電位線間に設けられる第２の容量と、
前記第２のトランジスタの前記第４の主電極から前記基準電位線及び前記第２の容量を介して前記第２のトランジスタの前記第２の制御電極に流れる第２の還流電流の位相が前記第２の入力信号の位相に対して９０度より大きくかつ２７０度より小さい位相差を有するように、前記第２の還流電流の位相をシフトする第２の位相シフタとを有することを特徴とする請求項１〜９のいずれか１項に記載の増幅器。