JP5300035B2 - 発振回路 - Google Patents

Description

本発明は、一般に、プッシュ−プッシュ型発振器を含む発振回路に関する。

自動車のレーダトランシーバにおける電圧制御式の発振器には、所望の温度レンジを通じて位相雑音が低く、性能が良好であることが必要である。一般に、発振器の位相雑音は、用いられるトランジスタにおける電流密度と、発振器に見られる負荷とに依存しており、それによって品質は低下する。プッシュ−プッシュ型トポロジーは、発振器コアが出力発振周波数の２分の１または４分の１で動作しているときに高い動作出力発振周波数を取得するために、広範に用いられている。この技術の欠点は、パワーアンプが完全な差動設計である場合に非常に高い出力発振周波数でパワーアンプを駆動するには差動信号が必要であるのに、出力信号がシングルエンドであることである。

本発明の第１の実施形態による差動プッシュ−プッシュ型発振器の概略的な回路図。 一例の実施形態における、発振器の基本の信号の抑制の測定結果を示す図。 一例の実施形態における、８１．２９ＧＨｚ，２５℃での発振器のコアの出力における位相雑音に対するシミュレーション結果を示す図。 一例の実施形態における、８０．２３ＧＨｚ，１２５℃での発振器のコアの出力における位相雑音に対するシミュレーション結果を示す図。 一例の実施形態における、８１．２９ＧＨｚ，２５℃での出力ＯＵＴ−ＯＵＴＸにおける差動出力信号のシミュレーション結果を示す図。 一例の実施形態における、８１．２９ＧＨｚ，１２５℃での出力ＯＵＴ−ＯＵＴＸにおける差動出力信号のシミュレーション結果を示す図。 一例の実施形態における、２５℃での出力発振周波数対抵抗負荷の依存性のシミュレーション結果を示す図。 一例の実施形態における、２５℃での出力発振周波数対容量負荷の依存性のシミュレーション結果を示す図（Ｒ_ＬＯＡＤの抵抗負荷＝５０Ω）。 一例の実施形態における、２５℃での出力発振周波数対容量負荷の依存性のシミュレーション結果を示す図（Ｒ_ＬＯＡＤの抵抗負荷＝５００Ω）。 一例の実施形態における、トランジスタ段Ｔ１のエミッタでのパワースペクトルのシミュレーション結果を示す図。 一例の実施形態におけるトランジスタ段Ｔ１と点Ａとの間のパワースペクトルのシミュレーション結果を示す図（Ｔ１のエミッタに近い方）。 一例の実施形態におけるトランジスタ段Ｔ１と点Ａとの間のパワースペクトルのシミュレーション結果を示す図（点Ａに近い方）。 一例の実施形態における、点Ａでのパワースペクトルのシミュレーション結果を示す図。 一例の実施形態における発振器の同調範囲の測定結果を示す図。 一例の実施形態における発振器の同調範囲の温度ドリフトの測定結果を示す図。 一例の実施形態における発振器の単側波帯位相雑音対オフセット周波数の測定結果を示す図。 一例の実施形態における単側波帯位相雑音対同調範囲の測定結果を示す図。

本発明は、添付の特許請求の範囲に記載されるような発振回路を提供する。本発明の特定の実施形態は、従属請求項に記載する。
本発明のそれらのおよび他の態様は、以下に記載の実施形態を参照することにより明らかとなる。

本発明のさらなる詳細、態様、および実施形態について、単なる例として、図面を参照して記載する。図における要素は簡潔明瞭に示されており、必ずしも縮尺に応じてはいない。

図１の発振回路１０は、プッシュ−プッシュ型発振器１２と、差動出力部１４，１５と、第１の出力回路１６および第２の出力回路１８とを備える。プッシュ−プッシュ型発振器１２は、第１の分岐回路２０と第２の分岐回路２２とを有する。第１の分岐回路２０および第２の分岐回路２２の各々は、共通のブリッジ回路２８に、それぞれの分圧分岐回路２４，２６を備える。第１の分圧分岐回路２４および第２の分圧分岐回路２６の各々は、直列に接続された一対のマイクロストリップライン３０，３２と３４，３６とをそれぞれ備える。第１の分圧分岐回路２４および第２の分圧分岐回路２６の各々は、それぞれのタップＣ，Ｄを有する。両方のタップＣ，Ｄは、第１の容量性部材（ｃａｐａｃｉｔｙ）４２および／またはマイクロストリップラインによって互いに接続されている。差動出力部１４，１５は、第１の出力信号ＯＵＴＸおよび第２の出力信号ＯＵＴを提供するように設計されている（図５，６を参照）。第１の出力端子１４は、第１の出力回路１６を介して第１のノードＡに接続されている。第２の出力端子１５は、第２の出力回路１８を介して第２のノードＢに接続されている。プッシュ−プッシュ型発振器１２の第１のノードＡおよび第２のノードＢの各々は、第１の分岐回路２０および第２の分岐回路２２の両方の共通のノードである。

共通のブリッジ回路２８は、２ω_ＲＦの出力発振周波数に共振を有する。この出力発振周波数は所望の出力周波数であり、プッシュ−プッシュ型発振器１２の基本発振周波数ω_ＲＦの整数倍である。共通のブリッジ回路２８は、出力発振周波数２ω_ＲＦにて最大効率を達成するとともに、入力インピーダンスを変換するために用いられる。この例の実施形態では、出力発振周波数２ω_ＲＦは基本発振周波数ω_ＲＦの２倍の大きさである。プッシュ−プッシュ型発振器１２の第１の分岐回路２０内において、マイクロストリップライン４３は、プッシュ−プッシュ型発振器コア６０の共振回路５９と第１のノードＡとの間に配置されている。プッシュ−プッシュ型発振器１２の第２の分岐回路２２内において、マイクロストリップライン４５は、プッシュ−プッシュ型発振器コア６０の共振回路５９と第１のノードＡとの間に配置されている。マイクロストリップライン４３，４５の各々は、プッシュ−プッシュ型発振器コア６０の基本発振周波数ω_ＲＦの４分の１波長の非偶数倍の長さを有する。プッシュ−プッシュ型発振器１２の第１の分岐回路２０および第２の分岐回路２２の各々は、ちょうど１つのトランジスタ段Ｔ１，Ｔ２をそれぞれ備える。両方のトランジスタ段Ｔ１，Ｔ２は、同一の構造を有する。プッシュ−プッシュ型発振器１２は、電圧制御式のプッシュ−プッシュ型発振器１２である。プッシュ−プッシュ型発振器１２は、１つ以上の可変容量ダイオード４４，４６を有する。同調のため、同調端子６１およびマイクロストリップライン６３を介して可変容量ダイオード４４，４６に対し、調節可能なバイアスが印加される（図１４，１５，１７を参照）。マイクロストリップライン６３は、プッシュ−プッシュ型発振器コア６０の基本発振周波数ω_ＲＦの４分の１波長の非偶数倍の長さを有する。マイクロストリップライン７２，７４は相互接続線であり、短くてもよい。

両方のトランジスタ段Ｔ１，Ｔ２のベース端子４８，４９（それぞれのゲート端子４８，４９）は、第３の分岐回路５０によって接続されており、それによって、プッシュ−プッシュ型発振器コア６０の共鳴器回路５９の一部を形成する。第３の分岐回路５０は、２つのマイクロストリップライン５２，５４を直列に備える。したがって、２つのマイクロストリップライン５２，５４は共鳴器５９の一部である。さらなるマイクロストリップライン５６が、第３の分岐回路５０のタップ５８に接続されている。マイクロストリップライン５６は、発振器コア６０の基本発振周波数ω_ＲＦの４分の１波長の非偶数倍の長さを有する。マイクロストリップライン５６の終端は第２の容量性部材５８であり、第２の容量性部材５８を介して第１の制御信号Ｖ_ＣＴＲＬによって、プッシュ−プッシュ型発振器１２の作動および作動停止が可能である。発振回路１０は、電圧源Ｖｃｃによって（詳細にはＤＣ電圧源によって）供給されるように設計されている。

発振器コア６０は、基本発振周波数ω_ＲＦのみならず、その高調波も生成する（図１０を参照）。その、第２高調波２ω_ＲＦは、共通のブリッジ回路２８によりフィルタリングされる。出力１４，１５における基本発振周波数ω_ＲＦの抑制は、マイクロストリップライン４３，４５のため、大きい（図１３を参照）。基本発振周波数ω_ＲＦの抑制は、ミスマッチの場合においても依然として良好である。

実用に際して、ノードＡ，Ｂにおける信号は正確に１８０°位相が異なる訳ではない。マイクロストリップライン６２，６４は、出力発振周波数２ω_ＲＦにおける差動バランス信号を運ぶように最適化されている（図５，６を参照）。差動信号の位相バランスは、マイクロストリップライン６２，６４の長さ（位相シフト）を調節することによって改良可能である。

要約すると、求められる出力発振周波数２ω_ＲＦの半分で動作する発振器コア６０が設計されている（図２を参照）。バッファまたは二倍段は、プッシュ−プッシュ型発振器１２の出力端子１４，１５に接続されてもよい。発振器コア６０から、所望の出力発振周波数２ω_ＲＦの半分の差動プッシュ−プッシュ型信号が取得される（図１０を参照）。発振器コア６０の基本発振の第２高調波２ω_ＲＦは、出力発振周波数２ω_ＲＦの差動信号を供給する。この差動信号は、追加の二倍段なしで、また発振器コア６０にほぼ負荷を加えることなく、プッシュ−プッシュ型発振器１２の共通モードのノードＡ，Ｂにて提供される（図１３を参照）。この周波数二倍化の方法は、共通のノード（本発明のノードＡ，Ｂと同様）にて２つの分岐回路から供給されたより低い周波数の信号の曲線を加算することによって周波数二倍化が実行される、米国特許出願公開第２００７／０１８２５０２号明細書に記載されるような従来の回路のものとは異なる。本発明では、しかしながら、基本発振周波数ω_ＲＦを有する信号は、第２高調波２ω_ＲＦを取得するための共鳴器として動作する共通のブリッジ２８へ送られる。それにもかかわらず、基本発振周波数ω_ＲＦの差動信号の小部分は、先に言及した従来の回路の挙動に従っている。したがって、約７７ＧＨｚ（図１３を参照）での出力発振周波数２ω_ＲＦを有する点Ａにおけるスペクトル線の強度は、トランジスタＴ１のエミッタにおける対応するスペクトル線と比べ（図１０を参照）、わずかにしか増大しない。本発明では、約３８ＧＨｚでのω_ＲＦの基本信号の抑制は、マイクロストリップライン４３，４５のために改良される（図１３と図１２との比較）。本発明による回路では、基本周波数信号の曲線の加算によって基本周波数ω_ＲＦを有する信号の出力端子１４，１５に対して大きなフィードスルーが効率的に生じることはないので、この利益は、特にミスマッチの場合にも該当する。

典型的には、発振器１２は電圧制御式の発振器（ＶＣＯ）である。プッシュ−プッシュ型出力ＯＵＴＸ，ＯＵＴを生成するために、ｎｐｎデバイスＴ１，Ｔ２のみが用いられる。米国特許出願公開第２００７／０１８２５０２号明細書とは対照的に、プッシュ−プッシュ型出力ＯＵＴＸ，ＯＵＴを生成するために補足デバイスは用いられない。出力信号ＯＵＴＸ，ＯＵＴの位相は、伝送線６２，６４によって調節される。発振器コア６０の位相雑音は、適切に同調された伝送線によって減少される。位相雑音は、従来の発振器に対し、少なくとも約５ｄＢ小さい（図３，４を参照）。直角位相発振器も分離した独立型の周波数二倍器も必要でないので、本発明による発振回路１０は、小さなチップサイズ、コスト効率的な設計、単純なレイアウト、および低ドレイン電流が可能であるという利益を有する。

Ｖ_ＣＴＲＬは入力／出力ピンであり、試験版においてデバイスＴ１，Ｔ２のバイアス点を監視するために用いられる。通常、バイアス点は最良の位相雑音を見出すために変化させられ、また、発振器１２のスイッチをオフとするためにも用いられることが可能である。抵抗器６６は回路１０をバイアスするために用いられる。マイクロストリップライン６８，７０は、ＤＣパスからＲＦパスを分断する。マイクロストリップライン６８，７０の各々は、所望の出力発振周波数２ω_ＲＦの４分の１波長の非偶数倍の長さを有する。トランジスタＴ１，Ｔ２は、発振器１２の能動素子として働いている。出力周波数２ω_ＲＦの半分で動作するデバイスＴ１，Ｔ２に必要な電流密度は、出力発振周波数２ω_ＲＦで直接的に動作する発振器においてそれらのデバイスが用いられる場合に必要であるよりも相当小さい。電流密度が小さいことはデバイスＴ１，Ｔ２における１／ｆ雑音が小さいことを意味するので、これによって位相雑音が小さくなる。同じ技術を用いて設計した従来の発振回路と比べ、位相雑音が４〜７デシベル小さくなるという改良が測定により認められている（図１６を参照）。図１７には、一例の実施形態における、１００ｋＨｚのオフセット（上側の曲線）および１ＭＨｚのオフセット（下側の曲線）での単側波帯位相雑音対同調範囲の測定結果を示す。

本発明による発振回路は、米国特許出願公開第２００７／０１８２５０２号明細書に記載されているような従来技術の回路には適用されない種々の半導体技術により実装可能である。とりわけ、本発明は、ＣＭＯＳ，ＮＭＯＳ，ＰＭＯＳ，ＮＰＮバイポーラ技術により実装可能である。

上述においては、本発明について本発明の実施形態の特定の例に関連して記載した。しかしながら、添付の特許請求の範囲において述べられているように本発明の精神および範囲から逸脱することなく本発明において様々な修正および変更がなされ得ることは明らかである。

本明細書において説明されるような接続は、例えば、中間デバイスを介して、それぞれのノード、ユニット、またはデバイスとの間で信号の転送を行うのに適切な任意の種類の接続であってよい。したがって、他に示唆または言及のない限り、接続が、例えば、直接的な接続であってもよく、間接的な接続であってもよい。接続は、単一の接続、複数の接続、一方向の接続、または双方向の接続であるように図示または説明され得る。しかしながら、様々な実施形態では接続の実装が異なってもよい。例えば、双方向接続ではなく別個の一方向の接続が用いられてもよく、反対に、別個の一方向の接続ではなく双方向接続が用いられてもよい。また、複数の接続によって、複数の信号を連続的に転送する（または時分割多重化して転送する）単一の接続が置換されてもよい。同様に、複数の信号を搬送する単一の接続が、それらの信号のサブセットを搬送する様々な別個の接続へと分離されてもよい。したがって、信号の転送については多くのオプションが存在する。

実施例において特定の導電型または電位の極性について説明したが、導電型および電位の極性が逆であってもよいことが認められる。
論理ブロック間の境界は単なる図示であること、代替の実施形態では論理ブロックまたは回路部品が合同されても、様々な論理ブロックまたは回路部品に交代に機能が分解して割り当てられてもよいことが、当業者には認識されるしたがって、本明細書に示したアーキテクチャは単なる例であり、実際、同じ機能を達成する他の多くのアーキテクチャが実装され得ることが理解される。上述において記載した動作の機能間の境界が単なる例示であることが当業者には認められる。複数の動作からなる機能が単一の動作へと結合されてもよく、単一の動作からなる機能が追加の動作に分散されてもよく、その両方であってもよい。さらに、代替の実施形態には特定の動作の複数のインスタンスが含まれてよく、様々な他の実施形態において動作の順序が変更されてもよい。

しかしながら、他の修正、変形、および代替の形態も可能である。明細書および図面は、したがって、限定的な意味ではなく、例示的な意味に捉えられるものである。

Claims (7)

1. 発振回路（１０）において、
   プッシュ−プッシュ型発振器（１２）であって、該プッシュ−プッシュ型発振器（１２）は第１の分岐回路（２０）および第２の分岐回路（２２）を有し、第１の分岐回路（２０）および第２の分岐回路（２２）の各々は共通のブリッジ回路（２８）にそれぞれの分圧分岐回路（２４，２６）を備え、第１の分圧分岐回路（２４）および第２の分圧分岐回路（２６）の各々は、直列に接続された一対の第１のマイクロストリップライン（３０，３２；３４，３６）をそれぞれ備え、第１の分圧分岐回路（２４）および第２の分圧分岐回路（２６）の各々は、対応する一対の第１のマイクロストリップラインの間に配置されたそれぞれのタップ（Ｃ，Ｄ）を有し、両方のタップ（Ｃ，Ｄ）は、第１の容量性部材（４２）および第２のマイクロストリップラインのうちの少なくとも一方によって互いに接続されている、プッシュ−プッシュ型発振器（１２）と、
   差動出力部（１４，１５）であって、第１の出力端子（１４）および第２の出力端子（１５）を備え、第１の出力端子（１４）は第１のノード（Ａ）に接続され、第２の出力端子（１５）は第２のノード（Ｂ）に接続されており、プッシュ−プッシュ型発振器（１２）の第１のノード（Ａ）および第２のノード（Ｂ）の各々は、第１の分岐回路（２０）および第２の分岐回路（２２）の両方の共通のノード（Ａ，Ｂ）である、差動出力部（１４，１５）と、
   第１の出力端子（１４）のための第１の出力回路（１６）、および第２の出力端子（１５）のための第２の出力回路（１８）と、を備える発振回路（１０）。
2. 前記共通のブリッジ回路（２８）は、前記発振器（１２）の基本発振周波数（ω_ＲＦ）の整数倍である出力発振周波数（２ω_ＲＦ）にて共振する、請求項１に記載の発振回路（１０）。
3. 出力発振周波数（２ω_ＲＦ）は基本発振周波数（ω_ＲＦ）の２倍の大きさである、請求項２に記載の発振回路（１０）。
4. 第３のマイクロストリップライン（４３，４５）は、それぞれプッシュ−プッシュ型発振器（１２）の第１の分岐回路（２０）および第２の（２２）分岐回路内において、プッシュ−プッシュ型発振器（１２）の共振回路（５９）と、第１の分岐回路（２０）および第２の分岐回路（２２）の両方に共通な第１のノード（Ａ）との間に配置されており、第３のマイクロストリップライン（４３，４５）は、プッシュ−プッシュ型発振器（１２）の基本発振周波数（ω_ＲＦ）の４分の１波長の奇数倍の長さを有する、請求項１乃至３のいずれか一項に記載の発振回路（１０）。
5. プッシュ−プッシュ型発振器（１２）は電圧制御式プッシュ−プッシュ型発振器（１２）である、請求項１乃至４のいずれか一項に記載の発振回路（１０）。
6. プッシュ−プッシュ型発振器（１２）は１つ以上の可変容量ダイオード（４４，４６）を有する、請求項１乃至５のいずれか一項に記載の発振回路（１０）。
7. 両方のトランジスタ段（Ｔ１，Ｔ２）のそれぞれのベース端子同士又はゲート端子同士（４８，４９）は、第３の分岐回路（５０）によって接続されており、第３の分岐回路（５０）は２つの第４のマイクロストリップライン（５２，５４）を備える、請求項１乃至６のいずれか一項に記載の発振回路（１０）。

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