KR101721866B1

KR101721866B1 - 위상 천이기 및 그 제어방법

Info

Publication number: KR101721866B1
Application number: KR1020160001726A
Authority: KR
Inventors: 박철순; 김현승
Original assignee: 한국과학기술원
Priority date: 2016-01-06
Filing date: 2016-01-06
Publication date: 2017-04-03

Abstract

본 발명은 위상 천이기 및 그 제어방법에 관한 것으로, 입력단과 제1 노드 사이에 연결되는 제1 트랜지스터, 제1 노드와 접지 사이에 연결되는 제2 트랜지스터, 제1 노드와 접시 사이에 연결되며 제2 트랜지스터와 병렬로 연결되는 제1 캐패시터, 제1 노드와 출력단 사이에 연결되는 제1 인덕터, 입력단과 제2 노드 사이에 연결되는 제3 트랜지스터, 제2 노드와 접지 사이에 연결되는 제4 트랜지스터, 제2 노드와 접지 사이에 연결되며 제3 트랜지스터와 병렬로 연결되는 제2 인덕터, 및 제2 노드와 출력단 사이에 연결되는 제2 캐패시터를 포함하는 위상 천이기를 제공하여, 회로에 필요한 소자의 개수를 감소시켜 비용을 절감하고 회로의 복잡성을 개선한다.

Description

위상 천이기 및 그 제어방법{Phase shift circuit and controlling method thereof}

본 발명은 위상 천이기 및 그 제어방법에 관한 것으로, 구체적으로는 180° 위상 천이가 가능한 위상 천이기에 관한 것이다.

무선 통신에서 빔 형성 기술이 가지는 장점으로 인해, 이를 이용한 통신 방법이 차세대 통신 방법 중 하나로 주목받고 있다. 빔을 이용한 통신의 경우, 일단 전파가 안테나에서 방사된 후 공기 중에서 합성되므로 전력 증폭기(power amplifier)의 선형성을 높여야 하는 부담을 완화할 수 있다. 또한 최단거리 경로에 장애물이 있는 비가시환경(Non-line of sight enviroment)에서는 빔 형태의 전파를 다른 경로를 통해 반사시켜서 송수신할 수 있다. 그리고 수신단(receiver)에서 빔 방향 이외의 방향에서 오는 방해 전파는 제거할 수 있어 방해간섭에 강하다.

빔을 형성하기 위해서는 채널 간에 위상 차를 부여하여 하는데, 이를 위하여 위상 천이기가 사용된다. 이때 사용되는 위상 천이기들 중에는 -90°/90° 위상 천이기가 있다. 이 위상 천이기는 두 경로 간의 위상차를 180°(λ/2)로 만들어주는 방법 중 하나이다. 종래에 이처럼 위상차를 180°로 만들어주는 위상 천이기로는 도 1a 및 도 1b와 같은 것들이 사용되고 있었다.

도 1a의 위상 천이기(두 번째 스테이지 회로)는 두 개의 경로의 길이가 180°만큼 차이가 나도록 한쪽 경로만 선로의 길이를 더 늘린 구조를 사용한 방식이다. 이와 같은 구조는 180°의 위상차를 만드는 다른 위상 천이기에 비하여 더 긴 선로의 길이를 확보해야 하므로 칩에서 차지하는 면적이 늘어난다는 문제가 있었다.

이에 반하여, 도 1b의 위상 천이기(첫 번째 스테이지 회로)에서는 한쪽 경로는 -90°만큼, 다른 한쪽 경로는 90°만큼의 위상 변화가 일어나게 하여 경로간에 180°의 위상차가 나도록 만든 구조를 사용하고 있다. 위와 같이 SPDT(Single Pole Double Throw) 방식을 이용하여 180°의 위상차를 만드는 위상 천이기는 도 1a의 위상 천이기에 비하여 칩에서 차지하는 면적이 비교적 작아지는 장점이 있어서 이용 빈도가 상당하다.

그러나 이러한 도 1b와 같은 위상 천이기에도 다음과 같은 문제가 존재하였다. 도 1b의 위상 천이기를 좀 더 구체적으로 도시한 도 2를 참조하면, 스위치 역할을 위해 이용하는 MOSFET 트랜지스터 4개, 스위치의 차단특성을 개선하기 위한 인덕터 4개, 그리고 필터 역할을 하도록 하는 캐패시터 4개와 인덕터 2개라는 많은 소자가 필요하였다. 즉, 도 1b의 경우 소자의 수가 많아 비용이 증가하고, 회로가 복잡해진다는 문제가 존재하였다.

본 발명은 상기를 감안하여 이루어진 것으로, 회로에 필요한 소자의 개수를 감소시켜 비용을 절감하고 회로의 복잡성을 개선할 수 있는 위상 천이기 및 그 제어방법을 제공하는 것을 목적으로 한다.

상기 기술적 과제를 해결하기 위하여, 본 발명에 따른 실시예들의 일 측면에 의하면, 입력단과 제1 노드 사이에 연결되는 제1 트랜지스터, 제1 노드와 접지 사이에 연결되는 제2 트랜지스터, 제1 노드와 접시 사이에 연결되며 제2 트랜지스터와 병렬로 연결되는 제1 캐패시터, 제1 노드와 출력단 사이에 연결되는 제1 인덕터, 입력단과 제2 노드 사이에 연결되는 제3 트랜지스터, 제2 노드와 접지 사이에 연결되는 제4 트랜지스터, 제2 노드와 접지 사이에 연결되며 제3 트랜지스터와 병렬로 연결되는 제2 인덕터, 및 제2 노드와 출력단 사이에 연결되는 제2 캐패시터를 포함하는 위상 천이기를 제공한다.

이러한 본 실시예의 다른 특징에 의하면, 제2 트랜지스터의 기생 캐패시턴스와 제 1 캐패시터의 캐패시턴스의 합성 캐패시턴스가 제2 캐패시터의 캐패시턴스와 같아지도록 제1 및 제2 캐패시턴스의 값이 결정될 수 있다. 그리고 제1 및 제2 캐패시터의 캐패시턴스, 및 제1 인덕터의 인덕턴스는, 제1 및 제4 트랜지스터가 턴 온 되고, 제2 및 제3 트랜지스터가 턴 오프 되어 형성되는 로우패스 파이(low-pass pi) 필터에서 입력에 대한 출력의 위상이 -90°가 되도록 결정될 수 있다.

본 실시예의 다른 특징에 의하면, 제4 트랜지스터의 기생 인덕턴스와 제2 인덕터의 인덕턴스의 합성 인덕턴스가 제1 인덕터의 인덕턴스와 같아지도록 제1 및 제2 인덕턴스의 값이 결정될 수 있다. 그리고 제1 및 제2 인덕터의 인덕턴스, 및 제2 캐패시터의 캐패시턴스는, 제1 및 제4 트랜지스터가 턴 오프 되고, 제2 및 제3 트랜지스터가 턴온 되어 형성되는 하이패스 파이(high-pass pi) 필터에서 입력에 대한 출력의 위상이 90°가 되도록 결정될 수 있다.

상기 기술적 과제를 해결하기 위하여, 본 발명에 따른 실시예들의 다른 측면에 의하면, 입력단과 제1 노드 사이에 연결되는 제1 트랜지스터, 제1 노드와 접지 사이에 연결되는 제2 트랜지스터, 제1 노드와 접시 사이에 연결되며 제2 트랜지스터와 병렬로 연결되는 제1 캐패시터, 제1 노드와 출력단 사이에 연결되는 제1 인덕터, 입력단과 제2 노드 사이에 연결되는 제3 트랜지스터, 제2 노드와 접지 사이에 연결되는 제4 트랜지스터, 제2 노드와 접지 사이에 연결되며 제3 트랜지스터와 병렬로 연결되는 제2 인덕터, 및 제2 노드와 출력단 사이에 연결되는 제2 캐패시터를 포함하는 위상 천이기에서, 제1 및 제4 트랜지스터를 턴 오프 시키고, 제2 및 제3 트랜지스터를 턴 온 시켜서 입력단으로 입력되는 신호의 위상을 90° 천이시키는 위상 천이기의 제어방법 및 제1 및 제4 트랜지스터를 턴 온 시키고, 제2 및 제3 트랜지스터를 턴 오프 시켜서 입력단으로 입력되는 신호의 위상을 -90° 천이시키는 위상 천이기의 제어방법을 제공한다.

상기 기술적 과제를 해결하기 위하여, 본 발명에 따른 실시예들의 또 다른 측면에 의하면, 신호가 입력되는 입력단, 신호가 출력되는 출력단, 입력단과 출력단 사이에 직렬로 연결되는 제1 트랜지스터 및 제1 인덕터를 구비하는 제1 경로, 입력단과 출력단 사이에, 제1 경로와 병렬로 연결되며, 직렬로 연결되는 제2 트랜지스터 및 제1 캐패시터를 구비하는 제2 경로, 제1 트랜지스터와 제1 인덕터 사이의 제1 노드와 접지 사이에 연결되는 가변 캐패시터, 및 제2 트랜지스터와 제1 캐패시터 사이의 제2 노드와 접지 사이에 연결되는 가변 인덕터를 포함하는 위상 천이기를 제공한다.

이러한 본 실시예의 다른 특징에 의하면, 가변 캐패시터의 캐패시턴스 조절 및 가변 인덕터의 인덕턴스 조절에 의하여 입력단과 출력단에서의 신호의 위상차가 90° 또는 -90°가 될 수 있다.

상기 기술적 과제를 해결하기 위하여, 본 발명에 따른 실시예들의 또 다른 측면에 의하면, 2개의 션트 인덕터와 하나의 직렬 캐패시터로 이루어진 하이패스 파이 필터, 2개의 션트 캐패시터와 하나의 직렬 인덕터로 이루어진 로우패스 파이 필터, 및 하이패스 파이 필터 또는 로우패스 파이 필터 중 어느 하나를 선택적으로 동작시도록 제어하는 제어회로를 포함하며, 하이패스 파이 필터의 직렬 캐패시터와 2개의 션트 인덕터 중 출력단 측의 션트 인덕터는 로우패스 파이 필터의 직렬 인덕터와 2개의 션트 캐패시터 중 출력단 측의 션트 패캐시터와 공용으로 사용되며, 제어회로에 의하여 하이패스 파이 필터가 동작하는 동안 입력과 출력 사이의 신호의 위상차가 90°가 되고, 제어회로에 의하여 로우패스 파이 필터가 동작하는 동안 입력과 출력 사이의 신호의 위상차가 -90°가 되는 것을 특징으로 하는 위상 천이기를 제공한다.

상기와 같은 구성에 의하여, 본 발명의 실시예들은 회로에 필요한 소자의 개수를 감소시켜 비용을 절감하고 회로의 복잡성을 개선할 수 있는 위상 천이기 및 그 제어방법을 제공할 수 있게 된다.

도 1a 및 도 1b는 종래의 위상 천이기를 나타내는 회로도이다.
도 2는 종래의 SPDT 위상 천이기를 나타내는 회로도이다.
도 3은 위상 천이기에서 위상 천이 각도마다의 소자의 캐패시턴스 및 인덕턴스의 값을 나타내는 표이다.
도 4은 본 발명의 일 실시예에 따른 위상 천이기를 나타내는 회로도이다.
도 5a는 도 3의 위상 천이기를 사용하여 90° 위상 천이를 수행하는 경우를 나타내는 도면이고, 도 5b는 도 5a의 등가 회로도이다.
도 6a는 도 3의 위상 천이기를 사용하여 -90° 위상 천이를 수행하는 경우를 나타내는 도면이고, 도 6b는 도 6a의 등가 회로도이다.
도 7은 도 4의 위상 천이기를 이용하여 시뮬레이션한 회로도이다.
도 8은 도 7의 회로도를 이용하여 수행한 시뮬레이션 결과를 나타내는 그래프이다.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 본 발명에 따른 실시 예들을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

앞서, 도 2의 위상 천이기에 대한 설명으로, 스위치 역할을 위해 이용하는 MOSFET 트랜지스터 4개, 스위치의 차단특성을 개선하기 위한 인덕터 4개, 그리고 필터 역할을 하도록 하는 캐패시터 4개와 인덕터 2개라는 많은 소자가 필요하다는 점을 설명한 바 있다.

그러나, SPDT 구조의 위상 천이기에서 필요한 위상이 90°와 -90° 두 가지인 경우에는 회로를 좀 더 단순화할 수 있다. 왜냐하면 이런 경우에는 하이패스(high-pass) 경로와 로우패스(low-pass) 경로에 필요한 리액턴스 소자의 값이 서로 같아지기 때문이다.

90°의 위상 천이를 위한 하이패스 경로에는 하나의 직렬 캐패시터와 두 개의 션트 인덕터로 이루어진 하이패스 파이(high-pass pi) 필터 회로가 사용되며, -90°의 위상 천이를 위한 로우패스 경로에는 하나의 직렬 인덕터와 두 개의 션트 캐패시터로 이루어진 로우패스 파이(low-pass pi) 필터회로가 사용된다.

이러한 하이패스 파이 필터 회로와 로우패스 파이 필터 회로는 천이시키고자 하는 위상의 크기에 따라서 인덕터의 인덕턴스 값과 캐패시터의 캐패시턴스 값이 결정되며, 위상 천이의 크기가 90° 혹은 -90°가 아닌 경우에는 두 필터 회로에서 사용되는 인덕터 및 캐패시터들의 인덕턴스 및 캐패시턴스가 서로 다르게 된다.

그러나, 위상 천이의 크기가 90° 혹은 -90°인 경우에는 두 필터 회로에서 사용되는 인덕터 및 캐패시터들의 인덕턴스 및 캐패시턴스가 서로 같게 된다. 예를 들어, 신호의 주파수가 60GHz인 경우에는 소자의 직렬/병렬 위치에 상관없이 캐패시터의 캐패시턴스는 약 53fF이 되고, 인덕터의 인덕턴스는 약 132pH가 된다(임피던스는 50Ω).

도 3을 참조하면, 하이패스 파이 필터 회로와 로우패스 파이 필터 회로에서 특정 각도의 위상 천이에 필요한 인덕턴스와 캐패시턴스를 나타내고 있다.

하이패스 파이 필터에서의 인덕턴스 및 캐패시턴스는 다음과 같은 식으로 산출될 수 있다.

그리고 로우패스 파이 필터에서의 인덕턴스 및 캐패시턴스는 다음과 같은 식으로 산출될 수 있다.

도 3의 표에서 알 수 있듯이, 위상 천이가 90°일 때에는 인덕턴스와 캐패시턴스의 값이 같아지는 것을 확인할 수 있다. 따라서 하이패스 파이 필터 회로와 로우패스 파이 필터 회로는 서로 소자를 공유할 수 있으며, 이러한 개념에 의하여 형성된 회로가 도 4에 도시된다.

도 4는 본 발명의 일 실시예에 따른 위상 천이기를 나타내는 회로도이다.

도 4를 참조하면, 본 실시예에 따른 위상 천이기는 제1 내지 제4 트랜지스터(Tr1~Tr4), 제1 트랜지스터(Tr1) 및 제3 트랜지스터(Tr3)에 각각 연결된 제1 및 제2 병렬 인덕터(Lp1, Lp2), 제1 및 제2 캐패시터(C1, C2), 제1 및 제2 인덕터(L1, L2)를 포함한다.

제1 트랜지스터(Tr1)는 신호가 입력되는 입력단과 제1 노드(N1) 사이에 연결된다. 제1 트랜지스터(Tr1)는 소스가 입력단에 접속되고, 드레인이 제1 노드(N1)에 접속된다. 제1 트랜지스터(Tr1)의 게이트는 도시하지 않은 제어회로에 접속되어, 제어회로로부터의 제어신호가 인가된다.

제1 트랜지스터(Tr1)에는 그 소스와 드레인 사이에 병렬로 연결되는 제1 병렬 인덕터(Lp1)가 형성된다. 제1 병렬 인덕터(Lp1)는 제1 트랜지스터(tr1)의 신호 차단 특성을 개선시킨다.

제2 트랜지스터(Tr2)는 제1 노드(N1)와 그라운드 사이에 연결된다. 제2 트랜지스터(Tr2)는 소스가 제1 노드(N1)에 접속되고, 드레인이 그라운드에 접지된다. 제2 트랜지스터(Tr2)의 게이트는 도시하지 않은 제어회로에 접속되어, 제어회로로부터의 제어신호가 인가된다.

제1 캐패시터(C1)는 양단이 제1 노드(N1)와 그라운드 사이에 연결된다.

즉, 제2 트랜지스터(Tr2)와 제1 캐패시터(C1)는 제1 노드(N1)와 그라운드 사이에 서로 병렬로 연결되며, 제2 트랜지스터(Tr2)의 온/오프 동작 상태에 따라서 캐패시턴스가 변할 수 있다. 다시 말해 제2 트랜지스터(Tr2)와 제1 캐패시터(C1)는 가변 캐패시터로서 동작할 수 있다.

제1 인덕터(L1)는 양단이 제1 노드(N1)와 신호가 출력되는 출력단 사이에 연결된다.

이와 같이 하여 입력단과 출력단 사이에는 제1 트랜지스터(Tr1)와 제1 인덕터(L1)가 직렬로 연결되는 제1 경로가 형성된다.

한편, 제3 트랜지스터(Tr3)는 입력단과 제2 노드(N2) 사이에 연결된다. 제3 트랜지스터(Tr3)는 소스가 입력단에 접속되고, 드레인이 제2 노드(N2)에 접속된다. 제3 트랜지스터(Tr3)의 게이트는 도시하지 않은 제어회로에 접속되어, 제어회로로부터의 제어신호가 인가된다.

제3 트랜지스터(Tr3)에는 그 소스와 드레인 사이에 병렬로 연결되는 제2 병렬 인덕터(Lp2)가 형성된다. 제2 병렬 인덕터(Lp2)는 제3 트랜지스터(tr3)의 신호 차단 특성을 개선시킨다.

제4 트랜지스터(Tr4)는 제2 노드(N2)와 그라운드 사이에 연결된다. 제4 트랜지스터(Tr4)는 소스가 제2 노드(N2)에 접속되고, 드레인이 그라운드에 접지된다. 제4 트랜지스터(Tr4)의 게이트는 도시하지 않은 제어회로에 접속되어, 제어회로로부터의 제어신호가 인가된다.

제2 인덕터(L2)는 양단이 제2 노드(N2)와 그라운드 사이에 연결된다.

즉, 제4 트랜지스터(Tr4)와 제2 인덕터(L2)는 제2 노드(N2)와 그라운드 사이에 서로 병렬로 연결되며, 제4 트랜지스터(Tr4)의 온/오프 동작 상태에 따라서 인덕턴스가 변할 수 있다. 다시 말해 제4 트랜지스터(Tr4)와 제2 리액터(L2)는 가변 인덕터로서 동작할 수 있다.

제2 캐패시터(C2)는 양단이 제2 노드(N2)와 출력단 사이에 연결된다.

이와 같이 하여 입력단과 출력단 사이에는 제3 트랜지스터(Tr3)와 제2 캐패시터(C2)가 직렬로 연결되는 제2 경로가 형성된다. 제2 경로는 입력단과 출력단 사이에서 제1 경로와 서로 병렬로 연결된다.

이와 같은 방식으로, 본 실시예에 따른 위상 천이기는 도 2의 위상 천이기에 비하여 구조가 훨씬 단순화 되었다. 이하에서는, 도 4의 위상 천이기를 이용하여 위상 천이 동작을 수행하는 방법에 대해서 설명한다.

먼저, 90°의 위상 천이를 위한 동작을 살펴본다.

도 5a는 도 4의 위상 천이기를 사용하여 90° 위상 천이를 수행하는 경우를 나타내는 도면이다.

위상 천이기는 제1 트랜지스터(Tr1) 및 제4 트랜지스터(Tr4)의 게이트에 각각 로우 신호가 인가되어 오프 상태가 된다. 그리고 제2 트랜지스터(Tr2) 및 제3 트랜지스터(Tr3)의 게이트에 각각 하이 신호가 인가되어 온 상태 된다.

제1 트랜지스터 내지 제4 트랜지스터(Tr1~Tr4)의 상태가 상기와 같이 되면, 도 5b와 같은 회로가 형성된다. 즉, 하이패스 파이 필터 회로와 등가의 상태가 된다.

여기서, 도 5b의 L2'는 제4 트랜지스터(Tr4)의 기생 리액턴스 성분과 제2 인덕터(L2)의 합성 인덕터를 나타낸다. 즉, 본 발명에 따른 위상 천이기에서는 제2 인덕터(L2)의 인덕턴스를 제1 인덕터(L1)의 인덕턴스와 같게 하는 것이 아니라, 제4 트랜지스터(Tr4)에 있는 기생 리액턴스 성분을 고려하여 제1 인덕터(L1) 및 제2 인덕터(L2)의 인덕턴스를 결정하게 된다. 즉, 제4 트랜지스터(Tr4)의 기생 리액턴스 성분과 제2 인덕터(L2)의 합성 인덕터의 합성 인덕턴스가 제1 인덕터(L1)의 인덕턴스와 같도록 설정한다.

예를 들어, TSMC 65nm 공정을 기준으로 NMOS 트랜지스터의 width가 60㎛이고, 신호의 주파수가 60GHz인 경우, 제4 트랜지스터(Tr4)에 약 33.3fF의 기생 캐패시턴스 성분이 나타난다. 따라서, 이를 고려하면 제1 인덕터(L1)의 인덕턴스는 약 132.62pH, 제2 인덕터(L2)의 인덕턴스는 약 81.35pH가 된다. 그리고 이 경우, 제4 트랜지스터(Tr4)에서 종래에 기생성분의 소거를 위하여 필요하였던 병렬 인덕터를 제거할 수 있게 된다.

상기와 같이 제4 트랜지스터(Tr4)의 기생 리액턴스 성분을 고려하고, 입력 신호의 주파수를 고려하여 제1 인덕터(L1) 및 제2 인덕터(L2)의 인덕턴스를 결정함으로써 입력 신호의 90° 위상 천이가 행해진다.

다음으로, -90°의 위상 천이를 위한 동작을 살펴본다.

도 6a는 도 4의 위상 천이기를 사용하여 -90° 위상 천이를 수행하는 경우를 나타내는 도면이다.

위상 천이기는 제1 트랜지스터(Tr1) 및 제4 트랜지스터(Tr4)의 게이트에 각각 하이 신호가 인가되어 온 상태가 된다. 그리고 제2 트랜지스터(Tr2) 및 제3 트랜지스터(Tr3)의 게이트에 각각 로우 신호가 인가되어 오프 상태 된다.

제1 트랜지스터 내지 제4 트랜지스터(Tr1~Tr4)의 상태가 상기와 같이 되면, 도 6b와 같은 회로가 형성된다. 즉, 로우패스 파이 필터 회로와 등가의 상태가 된다.

여기서, 도 6b의 C1'는 제2 트랜지스터(Tr2)의 기생 리액턴스 성분과 제1 캐패시터의 합성 캐패시터를 나타낸다. 즉, 본 발명에 따른 위상 천이기에서는 제1 캐패시터(C1)의 캐패시턴스를 제2 캐패시터(C2)의 캐패시턴스와 같게 하는 것이 아니라, 제2 트랜지스터(Tr2)에 있는 기생 리액턴스 성분을 고려하여 제1 캐패시터(C1) 및 제2 캐패시터(C2)의 캐패시턴스 값을 결정하게 된다. 즉, 제2 트랜지스터(Tr2)의 기생 리액턴스 성분과 제1 캐패시터의 합성 캐패시터의 합성 캐패시턴스가 제2 캐패시터(C2)의 캐패시턴스와 같도록 설정한다.

예를 들어, 앞에서와 마찬가지로 TSMC 65nm 공정을 기준으로 NMOS 트랜지스터의 width가 60㎛이고, 신호의 주파수가 60GHz인 경우, 제2 트랜지스터(Tr2)에 약 33.3fF의 기생 캐패시턴스 성분이 나타나며, 따라서 제1 캐패시터(C1)의 캐패시턴스는 약 19.615fF, 제2 캐패시터(C2)의 캐패시턴스는 53.05fF이 된다. 그리고 이 경우, 제2 트랜지스터(Tr2)에서 종래에 기생성분의 소거를 위하여 필요하였던 병렬 인덕터를 제거할 수 있게 된다.

상기와 같이 제2 트랜지스터(Tr2)의 기생 리액턴스 성분을 고려하고, 입력 신호의 주파수를 고려하여 제1 캐패시터(C1) 및 제2 캐패시터(C2)의 캐패시턴스를 결정함으로써 입력 신호의 -90° 위상 천이가 행해진다.

다만, 도 4, 도 5a 및 도 6a에 도시한 것처럼 직렬로 연결된 제1 트랜지스터(Tr1) 및 제3 트랜지스터(Tr3)에도 오프 상태일 때 기생 리액턴스 성분이 나타나므로, 차단 특성을 좋게 하기 위해서 종래와 마찬가지로 제1 트랜지스터(Tr1) 및 제3 트랜지스터(Tr3)와 각각 병렬 공진하도록 제1 및 제2 병렬 인덕터(Lp1, Lp2)를 추가해주고 있다. 예를 들어, 제1 및 제2 병렬 인덕터(Lp1, Lp2)의 인덕턴스는 60GHz의 경우 210.45pH일 수 있다.

도 5a 내지 도 6b에서 설명한 위상 천이기의 동작은 도시하지 않은 제어회로로부터의 제어신호에 의하여 제1 내지 제4 트랜지스터(Tr1~Tr4)가 제어되어, 하이패스 파이 필터 또는 로우패스 파이 필터가 선택적으로 동작함으로써 수행될 수 있다.

그리고, 하이패스 파이 필터의 직렬 캐패시터 및 출력단의 션트 인덕터는 각각 제1 캐패시터(C1)와 제2 인덕터(L2)에 대응된다. 로우패스 파이 필터의 직렬 인덕터 및 출력단의 션트 캐패시터는 각각 제2 인덕터(L2)와 제1 캐패시터(C1)에 대응된다. 즉, 하이패스 파이 필터의 직렬 캐패시터 및 출력단의 션트 인덕터는 로우패스 파이 필터의 직렬 인덕터 및 출력단의 션트 캐패시터와 공용으로 사용될 수 있게 된다.

이처럼 SPDT 구조의 90°/-90° 위상 천이가 가능한 위상 천이기와 도 2의 위상 천이기의 소자 개수를 비교하면 다음과 같다.

	종래 회로	본 발명
MOS 스위치	4	4
캐패시터	4	2
인덕터	6	4

즉, 회로에서 캐패시터의 개수가 2개, 인덕터의 개수가 2개 감소되었다. 이는, 위상 천이기를 패시브 형태로 구현할 때, 핵심적인 요소가 될 수 있는 180° 스테이지의 요구 면적을 줄일 수 있음을 의미한다. 앞서 언급한 바와 같이 기존의 SPDT 180° 위상 천이 스테이지는 다수의 소자나 긴 선로가 이용되기 때문에 상당히 넓은 면적을 차지한다는 문제가 있었으나, 본 발명에 따른 회로를 적용함으로써 위 문제를 해결할 수 있게 되는 것이다.

뿐만 아니라, 주파수가 낮을수록 리액턴스 소자나 선로가 차지하는 면적은 커지게 되므로, 저주파 대역에서 더욱 큰 효과를 발휘할 수 있게 된다. 또한 본 발명의 실시예에 따른 회로는 위상 천이기의 용도뿐만 아니라, 고역통과와 저역통과를 전환해야하는 회로에서도 적용될 수 있다.

이하에서는, 상기와 같은 회로의 시뮬레이션 결과에 대해서 살펴본다.

도 7은 도 4의 위상 천이기를 이용하여 시뮬레이션한 회로도이다.

도 7을 살펴보면, 그 회로 구성은 도 4와 동일하다. 도 7의 시뮬레이션 회로에서는 신호의 주파수가 60GHz, 임피던스의 크기가 50Ω인 경우에 각 소자의 값을 결정하였다(도 3 참조).

제1 병렬 인덕터(Lp1) 및 제2 병렬 인덕터(Lp2)의 인덕턴스는 210.45pH로 설정하였다. 제1 캐패시터(C1) 및 제2 캐패시터(C2)의 캐패시턴스는 각각 19.615fF과 53.05fF으로 설정하였다. 제1 인덕터(L1) 및 제2 인덕터(L2)의 인덕턴스는 각각 132.62pH와 81.35pH로 설정하였다.

도 8은 도 7의 회로도를 이용하여 수행한 시뮬레이션 결과를 나타내는 그래프이다. 붉은색 선은 하이패스 파이 필터로 동작시킨 경우, 파란색 선은 로우패스 파이 필터로 동작시킨 경우를 나타내며, 점선은 위상 천이값, 실선은 신호의 감쇠량을 나타낸다.

60GHz일 때, 하이패스 파이 필터로 동작한 회로에서 약 90°의 위상 천이가 발생하였으며, 로우패스 파일 필터로 동작한 회로에서 약 -90°의 위상 천이가 발생한 것을 확인할 수 있었다.

이상 설명한 바와 같이, 본 발명의 실시예에 따른 위상 천이기를 사용함으로써 회로에 필요한 소자의 개수를 감소시켜 비용을 절감하고 회로의 복잡성을 개선할 수 있게 된다.

본 실시예들에서 제1 내지 제4 트랜지스터(Tr1~Tr4)는 NMOS 트랜지스터로 구성하였으나 이에 한정되는 것은 아니다. 예를 들어, 제1 내지 제4 트랜지스터(Tr1~Tr4)는 PMOS 트랜지스터를 이용할 수 있음을 알 수 있다.

또한, 본 실시예들에서 신호의 주파수가 60GHz인 경우를 기준으로 캐패시턴스, 인덕턴스 결정하였으나, 주파수는 사용하는 신호에 따라서 다를 수 있으므로, 사용되는 신호를 고려하여, 그에 따라서 캐패시턴드, 리액터스도 결정 가능할 것이다.

본 발명에서 설명하는 특정 실행들은 일 실시 예들로서, 어떠한 방법으로도 본 발명의 범위를 한정하는 것은 아니다. 명세서의 간결함을 위하여, 종래 전자적인 구성들, 제어 시스템들, 소프트웨어, 상기 시스템들의 다른 기능적인 측면들의 기재는 생략될 수 있다. 또한, 도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다. 또한, “필수적인”, “중요하게” 등과 같이 구체적인 언급이 없다면 본 발명의 적용을 위하여 반드시 필요한 구성 요소가 아닐 수 있다.

본 발명의 명세서(특히 특허청구범위에서)에서 “상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 또한, 본 발명에서 범위(range)를 기재한 경우 상기 범위에 속하는 개별적인 값을 적용한 발명을 포함하는 것으로서(이에 반하는 기재가 없다면), 발명의 상세한 설명에 상기 범위를 구성하는 각 개별적인 값을 기재한 것과 같다. 마지막으로, 본 발명에 따른 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 상기 단계들은 적당한 순서로 행해질 수 있다. 반드시 상기 단계들의 기재 순서에 따라 본 발명이 한정되는 것은 아니다. 본 발명에서 모든 예들 또는 예시적인 용어(예들 들어, 등등)의 사용은 단순히 본 발명을 상세히 설명하기 위한 것으로서 특허청구범위에 의해 한정되지 않는 이상 상기 예들 또는 예시적인 용어로 인해 본 발명의 범위가 한정되는 것은 아니다. 또한, 당업자는 다양한 수정, 조합 및 변경이 부가된 특허청구범위 또는 그 균등물의 범주 내에서 설계 조건 및 팩터에 따라 구성될 수 있음을 알 수 있다.

Claims

입력단과 제1 노드 사이에 연결되는 제1 트랜지스터;
상기 제1 노드와 접지 사이에 연결되는 제2 트랜지스터;
상기 제1 노드와 접시 사이에 연결되며 상기 제2 트랜지스터와 병렬로 연결되는 제1 캐패시터;
상기 제1 노드와 출력단 사이에 연결되는 제1 인덕터;
상기 입력단과 제2 노드 사이에 연결되는 제3 트랜지스터;
상기 제2 노드와 접지 사이에 연결되는 제4 트랜지스터;
상기 제2 노드와 접지 사이에 연결되며 상기 제4 트랜지스터와 병렬로 연결되는 제2 인덕터; 및
상기 제2 노드와 상기 출력단 사이에 연결되는 제2 캐패시터;를 포함하고,
상기 제1 캐패시터, 제1 인덕터 및 제2 캐패시터에 의하여 로우패스 파이 필터를 구성하고,
상기 제1 인덕터, 제2 인덕터 및 제2 캐패시터에 의하여 하이패스 파이 필터를 구성하는 위상 천이기.
청구항 1에 있어서,
상기 제2 트랜지스터의 기생 캐패시턴스와 상기 제1 캐패시터의 캐패시턴스의 합성 캐패시턴스가 상기 제2 캐패시터의 캐패시턴스와 같도록 상기 제1 및 제2 캐패시턴스의 값이 결정되는 것을 특징으로 하는 위상 천이기.
청구항 2에 있어서,
상기 제1 및 제2 캐패시터의 캐패시턴스, 및 상기 제1 인덕터의 인덕턴스는, 상기 제1 및 제4 트랜지스터가 턴 온 되고, 상기 제2 및 제3 트랜지스터가 턴 오프 되어 형성되는 로우패스 파이(low-pass pi) 필터에서 입력에 대한 출력의 위상이 -90°가 되도록 결정되는 것을 특징으로 하는 위상 천이기.
청구항 1에 있어서,
상기 제4 트랜지스터의 기생 인덕턴스와 상기 제2 인덕터의 인덕턴스의 합성 인덕턴스가 상기 제1 인덕터의 인덕턴스와 같도록 상기 제1 및 상기 제2 인덕턴스의 값이 결정되는 것을 특징으로 하는 위상 천이기.
청구항 4에 있어서,
상기 제1 및 제2 인덕터의 인덕턴스, 및 상기 제2 캐패시터의 캐패시턴스는, 상기 제1 및 제4 트랜지스터가 턴 오프 되고, 상기 제2 및 제3 트랜지스터가 턴온 되어 형성되는 하이패스 파이(high-pass pi) 필터에서 입력에 대한 출력의 위상이 90°가 되도록 결정되는 것을 특징으로 하는 위상 천이기.
청구항 1에 따른 위상 천이기의 제어방법으로서,
상기 제1 및 제4 트랜지스터를 턴 오프 시키고, 상기 제2 및 제3 트랜지스터를 턴 온 시켜서 상기 입력단으로 입력되는 신호의 위상을 90° 천이시키는 위상 천이기의 제어방법.
청구항 1에 따른 위상 천이기의 제어방법으로서,
상기 제1 및 제4 트랜지스터를 턴 온 시키고, 상기 제2 및 제3 트랜지스터를 턴 오프 시켜서 상기 입력단으로 입력되는 신호의 위상을 -90° 천이시키는 위상 천이기의 제어방법.
신호가 입력되는 입력단;
상기 신호가 출력되는 출력단;
상기 입력단과 출력단 사이에 직렬로 연결되는 제1 트랜지스터 및 제1 인덕터를 구비하는 제1 경로;
상기 입력단과 출력단 사이에, 상기 제1 경로와 병렬로 연결되며, 직렬로 연결되는 제2 트랜지스터 및 제1 캐패시터를 구비하는 제2 경로;
상기 제1 트랜지스터와 상기 제1 인덕터 사이의 제1 노드와 접지 사이에 연결되는 가변 캐패시터; 및
상기 제2 트랜지스터와 상기 제1 캐패시터 사이의 제2 노드와 접지 사이에 연결되는 가변 인덕터;를 포함하고,
상기 가변 캐패시터는 제1 캐패시턴스와 제2 캐패시턴스 사이에서 전환되어 로우패스 필터 및 하이패스 필터로 사용되고,
상기 가변 인덕터는 제1 인덕턴스와 제2 인덕턴스 사이에서 전환되어 로우패스 필터 및 하이패스 필터로 사용되는 위상 천이기.
청구항 8에 있어서,
상기 가변 캐패시터의 캐패시턴스 조절 및 상기 가변 인덕터의 인덕턴스 조절에 의하여 상기 입력단과 상기 출력단에서의 신호의 위상차가 90° 또는 -90°가 되는 위상 천이기.
2개의 션트 인덕터와 하나의 직렬 캐패시터로 이루어진 하이패스 파이 필터;
2개의 션트 캐패시터와 하나의 직렬 인덕터로 이루어진 로우패스 파이 필터; 및
상기 하이패스 파이 필터 또는 상기 로우패스 파이 필터 중 어느 하나를 선택적으로 동작시도록 제어하는 제어회로를 포함하며,
상기 하이패스 파이 필터의 직렬 캐패시터와 상기 2개의 션트 인덕터 중 출력단 측의 션트 인덕터는 상기 로우패스 파이 필터의 직렬 인덕터와 상기 2개의 션트 캐패시터 중 출력단 측의 션트 패캐시터와 공용으로 사용되며,
상기 제어회로에 의하여 상기 하이패스 파이 필터가 동작하는 동안 입력과 출력 사이의 신호의 위상차가 90°가 되고,
상기 제어회로에 의하여 상기 로우패스 파이 필터가 동작하는 동안 입력과 출력 사이의 신호의 위상차가 -90°가 되는 것을 특징으로 하는 위상 천이기.