KR101234957B1 - 출력 네트워크를 사용한 전력 제어 장치 - Google Patents

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데이비드 이. 보켈만
비쉬누 스리니바산
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자벨린 세미컨덕터, 인크.
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Abstract

일 실시예에서, 본 발명은 복수의 이득(gain) 스테이지 및 상기 이득 스테이지들에 결합된 출력 네트워크를 포함한다. 상기 이득 스테이지들 각각은 이동 무선 장치로부터의 송신을 위해 무선 주파수(RF) 신호를 출력 전력 레벨로 증폭하도록 독립적으로 제어될 수 있다. 비활성이도록 제어되는 경우, 상이 이득 스테이지들 중 적어도 하나는 저 임피던스 상태에 놓일 수 있다.

Description

출력 네트워크를 사용한 전력 제어 장치{APPARATUS FOR CONTROLLING POWER WITH AN OUTPUT NETWORK}
많은 무선 통신 시스템에서, 셀룰러(cellular) 전화, 이동 인터넷 장치(Mobile Internet Device; MID), PDA(Personal Digital Assistant), 랩톱 및 개인용 컴퓨터 등과 같은 이동 무선 장치는 무선 주파수(Radio Frequency; RF)에서 무선으로 통신한다. 주어진 무선 통신 시스템에서의 통신을 가능하게 하기 위해, 이러한 장치들은 주어진 출력 레벨을 갖는 RF 신호를 출력할 필요가 있다. 상이한 무선 시스템들은 전력 레벨들에 대한 상이한 요건들을 가지며, 또한 주어진 통신 시스템에서 전력 레벨들은 통신 모드에 따라 달라질 수 있다. 정보를 송신하는 데 필요한 출력 전력을 생성하기 위해, 전형적인 이동 장치들은 전력 증폭기(Power Amplifier; PA), 또는 장치의 처리 회로(예컨대 기저 대역 프로세서 및 송수신기 등)로부터 RF 신호들을 수신하고 이러한 RF 신호를 필요한 전력 레벨로 증폭하는 다른 이와 같은 증폭기를 포함한다.
많은 송신기 시스템에서의 전력 제어 요건들로 인해, 평균 출력 전력은 넓은 범위, 예컨대 수십 데시벨(dB)에 걸쳐 달라질 수 있다. 이는 전력 증폭기의 효율이 전력 범위에 걸쳐 극적으로 변화하게 만든다. 대부분의 PA들은 최대 출력 전력에서 최대 효율을 가지며, 효율은 전력이 감소함에 따라 빠르게 떨어진다.
본 발명은 복수의 이득(gain) 스테이지 및 상기 이득 스테이지들에 결합된 출력 네트워크를 갖는 장치를 포함한다. 상기 이득 스테이지들 각각은 셀룰러 핸드셋(handset) 등과 같은 이동 무선 장치로부터의 송신을 위해 무선 주파수(RF) 신호를 출력 전력 레벨로 증폭하도록 독립적으로 제어될 수 있다. 비활성이도록 제어되는 경우, 상이 이득 스테이지들 중 적어도 하나는 저 임피던스 상태에 놓일 수 있다. 상기 이득 스테이지들은 각각 이들이 활성인 경우 상이한 출력 전력 레벨들을 수용하도록 실질적으로 상이한 구동점(drive point) 임피던스들을 가질 수 있다. 일 실시예에서, 상기 출력 네트워크는 변압기(transformer)를 포함할 수 있다.
본 발명의 다른 일 태양은 증폭기 쌍들을 각각 포함하는 복수의 스테이지 및 상기 스테이지의 출력들 각각에 결합된 변압기를 갖는 전력 증폭기와 관련되는데, 상기 변압기들은 상이한 권선비들을 갖는다. 상기 스테이지들은 주어진 스테이지가 비활성인 경우에 이것이 저 임피던스 상태에 놓일 수 있고 순 인덕턴스(net inductance)가 스위칭되어 대향 변압기의 출력 코일에 병렬로 결합되도록 제어될 수 있다.
본 발명의 또 다른 일 태양은 적어도 세 개의 이득 스테이지 및 상기 이득 스테이지들 중 대응하는 것에 각각 결합되는 적어도 세 개의 변압기를 포함하는 집적 회로와 관련된다. 상기 변압기들 중 적어도 두 개는 상기 변압기들 중 다른 하나의 권선비보다 큰 실질적으로 같은 권선비를 가질 수 있다. 상기 이득 스테이지들은 개별적으로 인에이블(enable)될 수 있고, 상기 이득 스테이지들 중 적어도 두 개는 고전력 이득 경로에 대응할 수 있으며, 한편으로 다른 이득 스테이지는 저전력 이득 경로에 대응할 수 있다.
본 발명의 추가적인 일 태양은 복수의 차동 상보형(differential complementary) 증폭기 스테이지 및 출력 변압기를 갖는 전력 증폭기와 관련된다. 상기 출력 변압기는 상기 증폭기 스테이지들 중 어느 것이 인에이블되는지에 따라 상기 증폭기 스테이지들 중 임의의 것으로부터의 증폭된 출력 신호를 수신하도록 결합될 수 있다. 상기 출력 변압기의 권선비는 또한 상기 증폭기 스테이지들 중 어느 것이 인에이블되는지에 의존할 수 있다. 일부 구현예들에서, 인에이블되지 않는 증폭기 스테이지(들)은 고 임피던스 상태에 놓일 수 있다.
또한, 본 발명의 일 태양은 복수의 이득 스테이지에 추가하여 복수의 변압기를 포함하는 집적 회로와 관련된다. 상기 변압기들은 각각 실질적으로 같은 권선비를 가질 수 있고, 상기 이득 스테이지들과 함께 공통 CMOS(Complementary Metal-Oxide-Semiconductor) 다이 상에 집적되는 인덕터들로 형성되는 코일들을 포함할 수 있다. 보다 구체적으로, 상기 인덕터들은 CMOS 공정의 인덕턴스 변동을 관리하기 위한 크기를 가질 수 있고, 상기 변압기들은 상기 이득 스테이지들을 인에이블시켜 상기 회로가 결합된 부하의 부하 임피던스보다 실질적으로 적은 구동점 임피던스를 보게 할 수 있다.
도 1은 본 발명에 따른 전력 증폭기 출력 스테이지 및 출력 네트워크의 개념적인 개략도.
도 2는 본 발명의 일 실시예에 따른 출력 네트워크의 개념적인 개략도
도 3a는 본 발명의 일 실시예에 따른 다중 탭(tap) 변압기 구현예의 개념적인 개략도.
도 3b는 본 발명의 실시예에 따른 다른 다중 탭 변압기 구현예의 개념적인 개략도
도 3c는 고전력 동작 모드에 있는 도 3b의 회로의 등가 개략도.
도 3d는 저전력 동작 모드에 있는 도 3b의 회로의 등가 개략도.
도 3e는 다중 탭 변압기와 관련하여 사용될 수 있는 동조 회로의 구현예.
도 4a는 본 발명의 실시예에 따른 병렬 이득 스테이지들 및 출력 네트워크의 개념적인 개략도.
도 4b는 본 발명의 실시예에 따른 병렬 이득 스테이지들 및 출력 네트워크의 다른 개념적인 개략도.
도 4c는 본 발명의 일 실시예에 따른 이득 스테이지에 대한 대안적인 입력 결합의 개념적인 개략도.
도 5a는 본 발명의 다른 실시예에 따른 재구성 가능한 출력 네트워크의 개념적인 개략도.
도 5b는 고전력 동작 모드에서의 도 5a의 회로의 등가 개략도.
도 5c는 저전력 동작 모드에서의 도 5a의 회로의 등가 개략도.
도 6a는 본 발명의 다른 실시예에 따른 재구성 가능한 출력 네트워크의 개념적인 개략도.
도 6b는 고전력 동작 모드에서의 도 6a의 회로의 등가 개략도.
도 6c는 저전력 동작 모드에서의 도 6a의 회로의 등가 개략도.
도 6d는 본 발명의 일 실시예에 따른 재구성 가능한 출력 네트워크의 단일 종단형(single-ended) 구현예를 도시하는 개념적인 개략도.
도 7은 본 발명의 다른 실시예에 따른 재구성 가능한 출력 네트워크의 개념적인 개략도.
도 8a는 본 발명의 또 다른 실시예에 따른 재구성 가능한 출력 네트워크의 개념적인 개략도.
도 8b는 도 8a의 재구성 가능한 출력 네트워크의 대안적인 구현예의 개념적인 개략도.
도 9a는 본 발명의 일 실시예에 따른 전력 증폭기의 개념적인 개략도.
도 9b는 본 발명의 또 다른 실시예에 따른 전력 증폭기의 일부의 개념적인 개략도.
도 10은 본 발명의 실시예에 따른 무선 장치의 블록도.
실시예들은 제어 가능한 부하 임피던스를 제공할 수 있는 출력 네트워크를 제공할 수 있다. 이러한 방식으로, 출력 전력/효율 저하 문제가 극복될 수 있다. 원하는 출력 전력이 감소함에 따라 부하 임피던스를 증가시킴으로써, 효율이 거의 최대값으로 유지될 수 있다.
다양한 실시예에서, 전력 증폭기 또는 다른 이와 같은 증폭기 장치의 출력 스테이지에 결합된 출력 네트워크의 상이한 구현예들이 제공될 수 있다. 이러한 출력 네트워크들은 고효율 모드에서의 동작을 가능하게 하면서 출력 전력을 제어하는 것을 도울 수 있다. 즉, 증폭기의 출력 전력(Pout)은 아래의 등식에 따라 부하 저항 및 출력 전압과 관련된다.
[수학식 1]
Pout = VRMS 2 ÷ RL
여기서 VRMS는 RMS 출력 전압 레벨에 대응하고 RL은 부하 저항이다. 최대 출력 전력 및 최대 효율은 VRMS가 최대화되는 경우에 발생한다. VRMS의 최대값은 공급 전압에 비례하는데, 실제 최대값은 선형성 또는 고조파(harmonic) 레벨과 같은 다양한 성능 요건에 의해 부분적으로 결정된다. 상이한 구현예들에서, 부하 저항을 제어함으로써 전력을 제어하는 다양한 방식이 본 발명의 실시예에 따른 출력 네트워크를 사용하여 실현될 수 있다. 예컨대, 출력 네트워크는 둘 이상의 전력 레벨에서 고효율을 제공할 수 있다. 이러한 경우, 출력 네트워크는 이득 스테이지 증폭기들에 대한 최적의(또는 대략적으로 최적의) 부하들을 제공할 수 있고, 이에 의해 둘 이상의 전력 레벨에서 고효율 동작을 가능하게 할 수 있다. 또한, 네트워크들은 상이한 전력 레벨들이 전자적으로 선택될 수 있게 하는 수단을 제공한다. 따라서, 네트워크는 재구성 가능한 출력 네트워크라고 불릴 수 있다. 다양한 실시예에서, 디스에이블(disable)된 이득 스테이지들에 의해 제공되는 임피던스는 재구성 가능한 출력 네트워크의 상태를 제어 또는 부분적으로 제어하는 데 사용될 수 있다.
본 발명의 실시예에 따른 부하 변동을 가능하게 하기 위해, 출력 네트워크의 변압기를 전기적으로 재구성하여 이것의 권선비를 바꾸기 위해 변압기 기반 기법이 사용될 수 있다. 이러한 재구성은 부하 임피던스를 바꾸는 효과를 갖고, 변압기의 RF 성능이 유지되도록 이루어진다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 재구성 가능 부하를 갖는 전력 증폭기의 최종 스테이지들의 개념적인 개략도가 도시된다. 최종 이득 스테이지(100)는 출력 네트워크(101)에 접속되는 둘 이상의 병렬 이득 스테이지{포괄적으로 A(x)}를 포함할 수 있다. 이득 스테이지들은 차동 또는 단일 종단형 토폴로지(topology)를 가질 수 있다. 이득 스테이지들 중 하나 이상이 신호들, C2(x)에 의해 제어될 수 있다. 유사하게, 출력 네트워크는 출력 네트워크의 응답을 수정하는 다양한 제어 신호들, C1(x)를 가질 수 있다. 제어 신호들 C2(x)는 이득 스테이지들에 의해 제시되는 출력 임피던스 Ro(x)(C2)를 또한 제어할 수 있다. 예컨대, 신호 C2(1)은 이득 스테이지 A1이 디스에이블되는 경우 출력 임피던스 Ro(1)이 높은 임피던스 레벨에 있도록 할 수 있다. 다양한 신호 경로가 네트워크(101)에 접속되므로, 각 이득 스테이지의 구동점 임피던스는 모든 제어 신호들의 함수이고, 따라서 그 명칭은 Ri(x)(C1,C2)이다. 제어 신호 C1 및 C2를 변경함으로써, 다양한 인에이블된 이득 스테이지(들)에 제시되는 유효 부하 임피던스가 변경될 수 있어서 다양한 출력 전력 레벨에서 고효율의 동작이 가능해진다. 출력 네트워크(101)는 또한 외부 부하(102)에 대한 임피던스 정합을 제공할 수 있다.
이제 도 2를 참조하면, 본 발명의 일 실시예에 따른 출력 네트워크의 개념적인 개략도가 도시된다. 도 2에 도시된 바처럼, PA의 일부일 수 있는 출력 네트워크(10)는 복수의 상이한 경로 또는 슬라이스(slice)를 포함한다. 특히, 복수의 증폭기(20a 내지 20n)가 존재할 수 있는데, 이들은 각각 하나 이상의 트랜스컨덕턴스(transconductance) 증폭기로 형성되는 이득 스테이지일 수 있다. 일 실시예에서, 이득 스테이지들(20a 내지 20n)은 한 쌍의 상보적인 MOSFET(Metal Oxide Semiconductor Field Effect Transistor), 즉 p채널 MOSFET(PMOS) 및 n채널 MOSFET(NMOS)를 각각 포함하는 CMOS 스테이지들이다. 이득 스테이지들은 대응하는 변압기 30a 내지 30n{포괄적으로 변압기(30)}의 1차 코일에 결합되는 차동 출력들을 가질 수 있다. 다음으로, 변압기(30)의 2차 코일은 부하 저항(RL)에 결합된다. 아래에서 더 기술되는 바처럼, 예컨대 고전력 모드 또는 저전력 모드와 같은 동작 모드에 따라 증폭기들(20a 내지 20n) 중 하나 이상이 비활성일 수 있다. 개별적인 변압기들은 상이하거나 모두 동일한 권선비들을 가질 수 있음에 주목한다. 미사용 증폭기들은 고 임피던스(Hi-Z) 또는 저 임피던스(Lo-Z) 모드에 있도록 강제될 수 있다. 상이한 구현예들에 있어서, 1차 코일들은 서로에 대해 강하게 결합되거나 그렇지 않을 수 있다. 1차 코일들이 강하게 결합되는 경우, 미사용 증폭기들은 Hi-Z 상태에 놓이거나 큰 손실이 뒤따를 수 있다. 상이한 권선비들이 존재하는 경우, 일부 미사용 증폭기들(이들의 출력에서 낮은 권선비의 변압기들을 가짐)은 Hi-Z 상태에 있는 경우에 큰 전압들을 볼 것이다. 다른 실시예들에서, 변압기는 약하게 자기적으로 결합되거나 전혀 결합되지 않을 수 있다. 본 명세서에서 사용되는 바처럼, 이러한 약하게 결합된 1차 코일들로 인해 미사용 증폭기는 Lo-Z 상태에 놓일 수 있다. 이러한 Lo-Z 상태의 경우, 높은 신호 손실을 야기하지 않으면서 높은 전압들이 제거될 수 있다. 1차 코일들은 중앙 탭으로 각각 만들어질 수 있어서, 하나 이상의 증폭기를 끔으로써 대기 전류(quiescent current)를 감소시킬 수 있도록 각 증폭기에 대한 바이어스(bias) 전압들의 독립적인 제어를 가능하게 한다.
이제 도 3a를 참조하면, 본 발명의 다른 일 실시예에 따른 출력 네트워크의 개념적인 개략도가 도시된다. 특히, 도 3a에 도시된 바처럼, 출력 네트워크(100)는 복수의 차동 증폭기 110a 내지 110c{포괄적으로 다중 증폭기(110)}의 출력들에 결합된 1차 코일을 갖는 다중 탭 변압기(120)를 포함한다. 각 이득 스테이지는 상보적인 한 쌍의 트랜스컨덕턴스 증폭기로 형성되는 CMOS 이득 스테이지일 수 있다. 도 3a의 실시예에는 3개의 증폭기 경로 또는 슬라이스만이 도시되지만, 다른 구현예들에서는 더 많거나 적은 이러한 경로들이 가능함을 이해할 것이다. 도 3a에 도시된 바처럼, 각 증폭기(110)는 1차 코일(120)의 상이한 탭 위치에 결합되는 출력들을 갖는다. 이러한 방식으로, 증폭기들(110) 중 어느 것이 활성인지를 선택함으로써 변압기(120)의 1차 및 2차 코일들 사이의 권선비가 조절될 수 있다. 특히, 저전력 경로의 증폭기에 대응할 수 있는 증폭기 110a는 변압기(120)의 1차 코일의 맨 위와 맨 아래에 있는 탭 접속부들에 의해 표현되고 간격의 폭(130)에 의해 예시되는 변압기(120)의 1차 코일의 전체 범위에 결합된다. 유사하게, 증폭기 110b는 중간 전력 증폭기일 수 있고, 폭(132)에 의해 표현되는 중간 탭 접속부들에 결합된다. 다음으로, 고전력 경로의 증폭기에 대응할 수 있는 증폭기 110c는 가장 작은 권선수를 제공하여 변압기(120)에 대한 가장 큰 권선비(2차 코일과 1차 코일간)를 제공하는 탭 위치들에 결합될 수 있다. 증폭기(110c)가 결합되는 1차 코일의 폭은 폭(134)에 의해 예시된다.
증폭기들 중 하나 이상을 활성화를 위해 선택함으로써, 권선비가 조절될 수 있고 그에 따라 출력 임피던스 역시 조절될 수 있으며, 따라서 선택된 하나 이상의 증폭기(110)를 스위칭함으로써 출력 전력을 제어할 수 있다. 도 3a의 실시예에서 모든 증폭기들이 단일 중앙 탭을 공유함에 주목한다. 1차 탭들이 고도로 결합(즉 1에 가까운 결합 계수 k를 가짐)되는 구현예들에서, 임의의 탭들을 접지 전위 또는 다른 탭에 "단락(shorting)"시키는 것은 모든 다른 탭들에 걸쳐 낮은 임피던스를 반사하는데, 이는 "활성" 증폭기들이 보게 되는 임피던스의 변화 및 네트워크에서의 높은 손실을 가져온다. 이러한 이유로 인해, 미사용 증폭기들은 Hi-Z 모드에 놓일 수 있다. 다른 탭들(Hi-Z에 있음)은 안쪽 탭들의 구동 경로로부터 "상향 이득"을 갖게 된 전압을 볼 것이고, 이득은 탭들 간의 권선비에 (대략적으로) 대응할 것이다. 도면들에 도시되지 않았으나, 변압기들은 원하는 동작 주파수에서 임피던스 정합을 제공하기 위한 권선들과 병렬로 배치되는 커패시터들을 가질 수 있음에 주목한다.
다양한 구현예에서, 증폭기 110b의 크기(즉 트랜지스터 면적)는 다음과 같이 증폭기 110a의 면적과 관련된다.
[수학식 2]
A110b = (Nlow/Nmed)2 x A110a
여기서 Nlow는 저전력 경로에 대응하는 1차 코일의 권선수이고, 마찬가지로 Nmed는 중간 전력 경로에 대응하는 1차 코일의 권선수이다. 물론, 변압기 및 이득 스테이지들의 다른 크기들 및 구성들이 다른 실시예들에서 구현될 수 있다.
도 3b를 참조하면, 본 발명의 실시예에 따른 다른 다중 탭 변압기의 개념적인 개략도가 도시된다. 이 실시예에서, 차동 증폭기들은 두 개의 대략적으로 동일한 단일 종단형 증폭기들로 형성된다. 도 3b에 도시된 바처럼, 출력 네트워크(100')는 복수의 증폭기 110a 내지 110d에 결합되는 다중 탭 변압기를 포함하며, 상기 증폭기들의 쌍들은 차동 이득 스테이지들을 형성한다. 따라서, 한 쌍의 단일 종단형 증폭기(110a 및 110d)는 하나의 차동 증폭기를 형성한다. 이러한 증폭기들(110) 중 상이한 것들을 변압기(120)의 1차 코일에 결합시킴으로써, 상이한 출력 임피던스들을 초래하도록 상이한 권선비들이 확립될 수 있다. 각 증폭기(110)는 상보적인 한 쌍의 트랜스컨덕턴스 증폭기로 형성되는 CMOS 증폭기일 수 있다. 도 3b에 도시된 바처럼, 증폭기 110a 내지 110d는 대응하는 면적 A1 내지 A4를 갖는다. 다양한 구현예에서, 증폭기 110a 및 110d의 크기는 실질적으로 같을 수 있다. 유사하게, 증폭기 110b 및 110c는 또한 실질적으로 같을 수 있다. 변압기(120)의 1차 코일을 형성하는 L11, L12 및 L13에 대응하는 도 3b에 도시된 권선들은 손실을 가질 수 있고, 결합 계수 k에 의해 결합된다. 설명의 목적을 위해 변압기(120)가 두 개의 상태, 즉 고 권선비 상태 및 저 권선비 상태를 가질 수 있다고 가정한다. 고 권선비 상태의 경우, 증폭기 110a 및 110d는 이들의 출력 임피던스가 높도록 바이어스 "오프(off)"된다. 도 3c에 도시된 바처럼, 증폭기 110a 및 110d는 바이어스 오프되고, 이들의 출력 임피던스들이 높도록(즉 Hi-Z) 제어된다. 이득 스테이지 110b 및 110c는 바이어스 온(bias on)되고 차동적으로 구동된다. 따라서, 변압기(120)의 1차 인덕턴스는 L12이다. 따라서, 변압기의 임피던스비(이는 대략 권선비의 제곱임)는 L2/L12이다. 다양한 실시예에서, 고전력 상태에 대응할 수 있는 이러한 상태에서의 권선비 Nhigh가 클 수 있도록(예컨대 4 이상) L12가 상대적으로 작을 수 있다. L2와 L12 사이의 이러한 배열에서의 상호 인덕턴스가 최대화됨에 주목한다. 증폭기 110b 및 110c는 "온"이고 차동적으로 구동된다.
반면, 저 권선비 상태의 경우, 도 3d에 도시된 바처럼, 증폭기 110b 및 110c는 바이어스 "오프"된다(즉 Hi-Z 출력 임피던스들을 가짐). 증폭기 110a 및 110d는 "온"이고 차동적으로 구동된다. 따라서, 1차 인덕턴스 L1는 도 3d에 도시된 변압기(120)의 1차 코일의 전체 인덕턴스, 즉 L11+L12+L13+M에 대응하는데, 여기서 M은 다양한 1차 코일이 보는 복합 상호 인덕턴스이다. 다양한 구현예에서, 권선비가 1 또는 실질적으로 1과 같도록 이러한 전체 인덕턴스 L1은 실질적으로 L2와 같을 수 있다. 다른 실시예들에서, 권선비는 1 미만일 수 있다. 이러한 구현예에서 L1과 L2 사이의 상호 인덕턴스가 최대화됨에 주목한다.
미사용 증폭기가 Hi-Z 상태에 놓이는 경우, 출력 커패시턴스는 현저하게 변하지 않고 따라서 미사용 탭이 여전히 동조됨에 주목한다. 일부 구현예들에서, 스위칭 가능한 커패시터들이 다른 탭들 상에서 사용되어 미사용 중에 동조(tuning)를 전위(shift)시킬 수 있다.
이제 도 3e를 참조하면, 다중 탭 변압기와 관련하여 사용될 수 있는 동조 회로의 구현예가 도시된다. 특히, 도 3e에 도시된 바처럼, 변압기(120)는 이것의 1차측과 2차측 상에 병렬로 결합된 커패시턴스들을 가질 수 있다. 특히, 병렬 커패시턴스 C1, C2 및 C3는 각각 1차 코일의 중간 탭 포인트들에 결합되는 한 쌍의 노드 사이에 결합될 수 있다. 일부 구현예들에서, 커패시터 C1 내지 C3는 조절 가능한 커패시터들을 사용하여 구현될 수 있다. 또한, 이러한 커패시터들은 대응하는 증폭기의 출력 커패시턴스로 부분적으로 구성될 수 있다(도 3e에 도시되지 않음).
이제 도 4a를 참조하면, 본 발명의 실시예에 따른 병렬 이득 스테이지들 및 출력 네트워크의 개념적인 개략도가 도시된다. 도 4a에 도시된 바처럼, 회로(700)는 복수의 이득 스테이지(720a 내지 720d){포괄적으로 이득 스테이지(720)}에 구동 신호들을 제공하는 드라이버 스테이지들(710a 및 710b)을 포함한다. 도 4a에 도시된 바처럼, 드라이버 스테이지들 710a 및 710b의 드라이버 출력들은 이득 스테이지들(720)에 대한 병렬 입력 라인들에 직렬로 결합되는 AC 결합 커패시턴스 CACL 및 CACH를 통해 이득 스테이지들(720)에 결합된다. 또한, 공통 모드 전압 VCM으로 중앙 태핑(tap)되는 병렬 인덕턴스 LD는 정합 커패시턴스 CMI와 함께 스테이지 710a 및 710b의 출력 라인들에 결합됨에 주목한다. 더 도시되는 바처럼, 이득 스테이지들(720)은 각각의 저전력 이득 스테이지들과 고전력 이득 스테이지들에 대한 바이어스 전압 VQPL 및 VQNL 및 VQPH 및 VQNH에 의해 각각 바이어스될 수 있다. 각 이득 스테이지의 각 입력에 개별적인 바이어스 전압들을 제공함으로써, 각 이득 스테이지는 개별적으로 디스에이블될 수 있다(즉 이러한 바이어스 전압들을 사용하여 Hi-Z 상태에 놓일 수 있음). 다양한 실시예에서, CACL과 CACH는 이득 스테이지들(720)에 대한 모든 입력들 상의 RF 신호 진폭들이 같도록 조절될 수 있다. 바이어스 전압들은 일 실시예에서 대략적으로 10 ㏀일 수 있는 큰 값의 저항기들로 공급될 수 있다.
도 4a를 더 참조하면, 이득 스테이지들(720)의 증폭된 출력들은 재구성 가능한 변압기(730)를 통해 결합되고 출력 부하 RL에 제공될 수 있다. 위에서 설명된 바처럼, 저전력 동작 모드에서는 이득 스테이지 720a 및 720d가 활성화되고 이득 스테이지 720b 및 720c가 Hi-Z 상태에 놓여 변압기(730)의 권선비가 LH+LL+MHL:L2(이는 약 1:1임)이 되도록 한다. (전과 마찬가지로, MHL은 1차 코일의 전체 L을 개선시키는 1차 코일들의 상호 인덕턴스임). 그 대신, 고전력 모드에서는 이득 스테이지 720a 및 720d가 디스에이블되고(즉 Hi-Z 상태에 있음) 이득 스테이지 720b 및 720c가 활성화되어 LH:L2의 임피던스비를 제공한다. 정합 병렬 커패시턴스 CML와 CMH가 이득 스테이지들(720)의 출력에 존재하고, 변압기(730)의 2차 코일에 병렬로 결합되는 대응하는 정합 커패시턴스 CL이 존재함에 주목한다. 도 7a의 실시예에서 이러한 특정한 구현예로 도시되었으나, 본 발명의 범위는 이러한 면으로 한정되지 않는다.
예컨대, 다른 구현예들에서는 유사한 출력 네트워크에 입력 변압기가 제공되어 구동 신호들을 이득 스테이지들에 제공할 수 있다. 특히, 도 4b에 도시된 바처럼, 회로(700')는 도 4a의 회로 유사하게 적응될 수 있다. 그러나, 드라이버 스테이지 710a 및 710b로부터의 신호들을 이득 스테이지들(720)에 결합시키는 제1 변압기(715)가 제공될 수 있음에 주목한다. 이 실시예에서, 변압기(715)의 1차 코일은 공통 모드 전압 VCM으로 중앙 태핑되고 변압기(715)의 복수의 2차 코일은 바이어스 전압 VQP 및 VQN으로 각각 중앙 태핑됨에 주목한다.
도 4b의 실시예에서, 입력 라인들 상의 커패시턴스들을 이득 스테이지들(720)에 결합시킬 필요가 방지될 수 있어 이득 스테이지들에서 더 높은 이득을 제공할 수 있다. 또한, 입력 변압기(715)의 권선비를 제어함으로써, 전압 이득이 실현될 수 있다. 또한, 앞서 설명된 바처럼, 모든 NMOS 및 PMOS 장치들에 대해 단일 바이어스 전압을 제공함으로써 바이어스 구현이 쉬워질 수 있다. 스위치 S1 내지 S4가 제공되어 전력 모드들 사이에서 스위칭하는 경우에 고전력 이득 스테이지 720b 및 720c를 온 또는 오프로 스위칭함에 주목한다. 유사하게, 스위치 S5 내지 S8이 저전력 스테이지 720a 및 720d가 온 또는 오프로 스위칭할 수 있다.
이러한 스위치들로 인한 스위치 손실을 방지하기 위해, 다른 구현예에서는 캐스코딩(cascode)된 출력 스테이지들이 제공될 수 있다. 이제 도 4c를 참조하면, 입력 변압기(715)의 두 2차 코일의 출력들에 의해 구동되는 캐스코드 장치들이 제공되는 고전력 이득 스테이지 720b 및 720c의 개념적인 개략도가 도시된다. 따라서, 도 4c에 도시된 바처럼, 회로(700'')는 두 개의 고전력 이득 스테이지 720b 및 720c만을 도시한다. 그러나, 유사한 캐스코딩이 저전력 이득 스테이지들 상에서 실현될 수 있다. 특히, 도 4c에 도시된 바처럼, 이득 스테이지 720b는 상보형 트랜스컨턱턴스 증폭기로서 결합되는 NMOS 장치 M1 및 PMOS 장치 M2를 포함한다. 더 도시되는 바처럼, 이러한 장치들 각각은 이에 결합되는 대응하는 캐스코드 장치 M3 및 M4를 갖는데, 이들 각각은 대응하는 구동 전압 VBN 및 VBP로 각각 구동된다. 유사한 캐스코드 장치 M7 및 M8이 NMOS 및 PMOS 장치 M5 및 M6으로 형성되는 이득 스테이지 720c의 상보형 증폭기에 캐스코딩된다. 바이어스 전압 VBP 및 VBN을 제어함으로써, 공유된 출력 중앙 탭 전압 VQP 및 VQN이 다른 경로들(즉 도 4c에 도시되지 않은 저전력 경로)에 대해 온으로 남아 있는 동안에 대응하는 캐스코드 장치들이 디스에이블될 수 있다(즉 Hi-Z 상태에 있음). 이러한 방식으로, 이득 스테이지들(720)은 더 높은 스윙(swing)들을 견딜 수 있고, 전압 조정기(voltage regulator)에 대한 필요가 방지될 수 있다. 또한, 얇은 산화물 장치들과 같은 다른 트랜스컨덕턴스 장치들이 사용될 수 있다. 또한, 도 4c에 도시되지 않았으나, 입력 변압기(715)의 2차 코일들 상의 중앙 탭들은 다른 이득 스테이지 경로들에 의해 공유될 수 있음을 이해할 것이다.
이제 도 5a를 참조하면, 본 발명의 다른 일 실시예에 따른 재구성 가능한 출력 네트워크의 개념적인 개략도가 도시된다. 도 5a에 도시된 바처럼, 출력 네트워크(200)는 증폭기 210a 및 210b를 갖는 제1 경로 및 차동 증폭기 220a 및 220b를 갖는 제2 경로를 포함하는 복수의 경로를 포함한다. 일반적으로, 증폭기 210a 및 210b를 갖는 경로(210)는 저전력 경로에 대응할 수 있고, 증폭기 220a 및 220b를 포함하는 경로(220)는 고전력 경로에 대응할 수 있다. 도 5a에 도시된 바처럼, 이러한 병렬 경로들은 출력 부하 RL에 결합되는 2차 코일을 갖는 변압기(230)의 1차 코일에 결합될 수 있다. 도 5a에 도시된 실시예에서, 변압기(230)의 권선비는 1:N일 수 있다. 변압기(230)의 1차 코일은 중앙 태핑될 수 있다.
도 5a를 더 참조하면, 저전력 경로(210)는 증폭기 210a 및 210b의 출력들을 가로질러 병렬로 결합되는 인덕턴스 LL을 가질 수 있다. 또한, 직렬 커패시턴스들 CX가 저전력 경로(210)를 변압기(230)의 1차 코일에 결합시킬 수 있다. 다음으로, 고전력 경로(220)는 증폭기들(220) 각각의 출력들에 결합되는 스위칭 가능한 커패시턴스들 CH를 가질 수 있다. 또한, 입력 정합 커패시턴스 C1이 변압기(230)의 1차 코일에 병렬로 결합될 수 있다. 다음으로, 출력 정합 커패시턴스 C2가 출력 부하 RL과 병렬로 변압기(230)의 2차 코일에 결합될 수 있다.
이제 5b를 참조하면, 고전력 경로(220)가 활성이고 저전력 경로(210)가 비활성인 고전력 동작 모드에서의 등가 개략도가 도시된다. 도 5b에 도시된 바처럼, 고전력 모드에서는 스위칭 가능한 커패시턴스들이 열릴 수 있고, 저전력 경로(210)가 Lo-Z 전력 상태에 놓일 수 있어 유효 커패시턴스들 CX가 증폭기 220a 및 220b의 출력들에 대해 분로(shunt)되어 결합되도록 한다. 이러한 방식으로, 변압기의 권선비에 따라 효과적으로 저전력 경로(210)를 Lo-Z 상태에 놓음으로써 상대적으로 낮은 임피던스가 실현될 수 있다.
이제 도 5c를 참조하면, 저전력 동작 모드에서의 등가 개략도가 도시된다. 도 5c에 도시된 바처럼, 저전력 동작 모드에서는 저전력 경로(210)가 활성화되고 고전력 경로(220)가 Hi-Z 상태에 놓일 수 있다. 또한, 스위칭 가능한 커패시턴스들 CH는 스위치들을 닫음으로써 변압기(230)의 1차 코일에 분로되어 추가될 수 있다. 저전력 경로(210)가 활성화되면, 인덕터 LL이 또한 직렬 접속된 커패시턴스들 CX와 함께 병렬로 스위칭되고, 따라서 추가적인 임피던스 변환을 제공한다. 이 실시예에서, 변압기(230)는 고전력 모드에서와 동일한 권선비를 저전력 모드에서 제공한다. 그러나, 커패시터들 CX와 인덕터 LL의 존재는, 다른 임피던스 변환을 제공하여 증폭기 210a 및 210b의 출력에서 보이는 부하 임피던스를 설정하는 제2 임피던스 변환기로서 작용한다. 일부 실시예들에서, 이러한 부하는 약 50 Ω일 수 있고, 따라서 저전력 모드에서의 최대 출력 전력을 설정한다. 따라서, 저전력 모드에는 공칭 50 Ω로부터 더 낮은 중간 임피던스로, 그리고 중간 임피던스로부터 더 높은 최종 부하 임피던스로의 두 가지의 임피던스 변환이 존재한다. 이는 저전력 모드에서 더 높은 손실을 야기할 수 있다. 저전력 모드에서, 인덕터 LL는 전형적으로 제2 변환에서의 손실을 지배한다. 도 5a 내지 5c의 실시예에서 이러한 특정한 구현예로 도시되었으나, 본 발명은 이러한 면으로 한정되지 않음을 이해할 것이다. 예컨대, 추가적인 풀다운(pull down) NMOS들이 저전력 증폭기 210a 및 210b의 출력들에 접속되어 임피던스를 낮출 수 있다. 또한, 다른 실시예들에서, 고전력 모드가 인에이블되는 경우 스위칭 가능한 커패시턴스들 CH는 안팎으로 스위칭되도록 제어될 수 있다. 또한, 스위칭 가능한 커패시터는 고정된 값을 갖는 커패시터와 조합되어 제어되는 범위의 커패시턴스를 제공할 수 있다. 도 5a에 도시된 개념을 일반화하면, 다른 변환 네트워크를 통해 변압기(230)에 접속되는 보다 더 낮은 전력 출력에 대해 또 다른 병렬 경로가 제공될 수 있다.
이제 도 6a를 참조하면, 본 발명의 다른 실시예에 따른 재구성 가능한 출력 네트워크의 개념적인 개략도가 도시된다. 도 6a에 도시된 바처럼, 출력 네트워크(300)는 병렬 저전력 및 고전력 경로들을 포함한다. 특히, 저전력 경로는 증폭기 310a 및 310b를 포함하는데, 이는 1:M의 권선비를 갖는 제1 변압기(330)의 1차 코일에 결합되는 차동 증폭기들일 수 있다. 정합 커패시턴스 C1 및 C3이 1차 및 2차 코일에 각각 결합됨에 주목한다. 도 6a에 더 도시되는 바처럼, 변압기(330)의 2차 코일이 또한 직렬 커패시턴스들 CX를 통해 부하 RL에 결합된다. 다음으로, 고전력 경로가 이 부하에 결합된다. 특히, 도 6a에 도시된 바처럼, 고전력 증폭기 320a 및 320b는 1:N의 권선비를 갖는 2차 변압기(340)의 1차 코일에 결합된다. 정합 커패시턴스 C2 및 C4가 1차 코일 및 2차 코일 상에 각각 존재함에 주목한다. 어느 신호 경로가 활성인지를 제어함으로써, 상이한 임피던스들이 증폭기들(310 및 320)의 출력에서 보일 수 있고, 따라서 상이한 전력 모드들에서의 동작을 가능하게 한다. 예시된 실시예에서, 변압기(330)는 1:1의 권선비를 가질 수 있고, 변압기(340)는 1:4의 권선비를 가질 수 있다.
특히, 고전력 모드에 있는 경우 저전력 경로는 Lo-Z 상태에 놓인다. 이제 도 6b를 참조하면, 고전력 모드에서의 출력 네트워크(300)의 등가 회로를 나타내는 개념적인 개략도가 도시된다. 도 6b에 도시된 바처럼, 고전력 모드에서는 고전력 경로가 변압기(340)를 통해 접속된다. 또한, 도 6a에 도시된 직렬 커패시턴스를 나타내는 병렬 커패시턴스 CX가 인덕턴스 LL'과 직렬로 존재하는데, 인덕턴스 LL'는 저전력 경로가 Lo-Z 상태에 있는 경우 변압기(330)의 2차측 상의 순 인덕턴스에 대응한다. 따라서, 이 모드에서는 증폭기 320a 및 320b의 출력에서 보이는 임피던스가 예컨대 약 4 Ω으로 낮을 수 있다.
이제 도 6c를 참조하면, 저전력 동작 모드에서의 회로(300)를 나타내는 개념적인 개략도가 도시된다. 도 6c에 도시된 바처럼, 저전력 모드에서는 고전력 경로가 Lo-Z 상태 또는 Hi-Z 상태에 놓일 수 있다. 어느 경우이든, 임피던스 ZH'는 부하 저항과 병렬일 수 있는데, 이는 고전력 경로가 오프인 경우에 변압기(340)의 2차 코일 상의 임피던스에 대응한다. 또한, 직렬 커패시턴스들 CX는 변압기(330)의 2차 코일과 부하 사이에 결합됨에 주목한다. 따라서, 저전력 모드에서는 위에서 논의된 도 5c보다 덜 제약되는, 변압기(330)의 2차 권선이 보는 중간 임피던스가 제공될 수 있다. 예컨대, 일부 구현예들에서 이러한 저전력 모드 중간 임피던스는 부하 저항, 예컨대 25 Ω에 더 가까울 수 있다. 도 6a 내지 6c의 실시예에 도시되지 않았으나, 일부 구현예들에서는 스위칭 가능한 커패시턴스들이 변압기들의 1차측 또는 2차측 상에 제공될 수 있는데, 이는 도 5a와 관련하여 위에서 설명된 회로(200)의 고전력 경로에 도시된 것과 유사하다.
도 6d는 단일 종단형 구현예를 도시한다. 특히, 도 6b에 도시된 회로(350)는 동일한 변압기들과 병렬 정합 커패시턴스들을 포함한다. 그러나, 단일 직렬 정합 커패시턴스 CX만이 변압기(330)의 2차 코일을 출력 부하 RL에 결합시킴에 주목한다. 도 6d에는 예시의 편의상 도시되지 않았으나, 예컨대 도 6a에서와 같이 복수의 증폭기가 두 변압기들의 1차 코일들에 결합될 수 있음을 이해할 것이다.
도 6a에 도시된 개념을 일반화하면, 보다 더 낮은 전력 출력을 위한 또 다른 병렬 경로가 또 다른 변환 네트워크를 통해 변압기(340)에 접속될 수 있다.
이제 도 7을 참조하면, 도 6a의 출력 네트워크(300)와 유사하게 구성되는, 저전력 경로(410) 및 고전력 경로(420)를 포함하는 출력 네트워크(400)의 다른 개념적인 개략도가 도시된다. 그러나, 도 7의 실시예에서는 직렬 정합 네트워크(도 6a에서 직렬 커패시턴스들 CX로서 도시됨)가 존재하지 않는다.
경로들이 꺼지면 증폭기들이 Hi-Z 또는 Lo-Z일 수 있음에 주목한다. 일 구현예에서, 변압기(440)는 증폭기 420a 및 420b에 낮은 부하 임피던스를 제공하기 위한 권선비, 예컨대 1:4를 가질 수 있고, 변압기(430)는 증폭기 410a 및 410b에 높은 부하 임피던스를 제공하기 위한 권선비, 예컨대 1:1을 가질 수 있다. 이러한 경우, 증폭기 410a 및 410b는 디스에이블되는 경우 Lo-Z 모드에 놓여 손상을 피할 수 있다. 경로가 Lo-Z에 있는 경우, 미사용 경로로부터의 변압기는 권선 인덕턴스보다는 더 낮은 값의 인덕터가 된다. 예컨대, 변압기가 무부하 양질 계수(Quality Factor) Q로, 이후 1차 코일 상에서 Lo-Z 상태로 L의 인덕턴스를 각각 갖는 1차 및 2차 권선들을 갖는 경우, 등가 분로 인덕턴스 값은 약 L/2이고 실효 양질 계수는 (대략) Q/2이다. 유사한 구현예가 단일 종단형 회로로서 실현될 수 있다.
미사용 경로의 이러한 분로 인덕턴스는 2차측 상에 위치할 수 있는 커패시터들에 의해 동조 이탈(tune out)될 수 있지만, 다양한 실시예들에서 전압에 대한 관심은 1차측 상의 스위칭 가능 커패시터들이 손실을 증가시킬 수 있음에도 불구하고 동조 커패시터들이 1차측 내의 스위칭 가능 커패시터들이도록 야기할 수 있다. 일부 사례들에 있어서, 미사용 경로로부터의 분로 인덕턴스는 손실을 증가시킬 수 있다. 이는 권선 인덕턴스를 증가시킴으로써 개선될 수 있는데, 그 까닭은 인덕터의 병렬 등가 손실인 RP
Figure 112010079752757-pct00001
ω0LQ이기 때문이다. L을 증가시킴으로써, 네트워크 손실이 감소될 수 있다. 그러나, 권선 인덕턴스를 증가시킴으로써, 해당 변압기가 "활성"인 경우에 손실이 증가된다. 따라서, 이러한 손실 사이의 타협이 있을 수 있다. 도 7에 도시된 개념을 일반화하면, 변압기(440)의 2차 권선에 접속되는 보다 더 낮은 전력 출력에 대해 또 다른 병렬 경로가 제공될 수 있다.
다른 구현예들에서, 도 9a 및 9b와 관련하여 아래에서 더 기술되는 바처럼 권선 인덕턴스들이 더 작아짐에 따라 변압기들이 다이 상에 구현되기가 더 어려워질 수 있기 때문에, 적어도 고전력 경로가 복수의 병렬 경로로 분할될 수 있다. 이제 도 8a를 참조하면, 본 발명의 또 다른 실시예에 따른 출력 네트워크의 개념적인 개략도가 도시된다. 도 8a에 도시된 바처럼, 회로(500)는 도 7과 관련하여 위에서 논의된 것과 유사하게 구성될 수 있다. 그러나, 도 8a의 구현예에서, 고전력 경로는 두 개의 병렬 경로, 즉 제1 고전력 변압기(540)의 1차 코일에 결합되는 출력들을 갖는 차동 증폭기 520a 및 520b를 포함하는 제1 고전력 경로 및 제2 고전력 변압기(550)에 결합되는 출력들을 갖는 차동 증폭기 520c 및 520d를 포함하는 제2 고전력 경로로 분할된다. 도 8a의 실시예에서 고전력 변압기들(540 및 550)의 두 코일들 상의 권선 인덕턴스들은 2LHpLHs의 값을 가질 수 있는데, 여기서 LHp는 고전력 경로(예컨대 도 7에 도시된 단일 고전력 경로)의 1차 인덕턴스이고 LHs는 2차 인덕턴스임에 주목한다. 다음으로, 저전력 변압기(530)의 코일들은 차동 증폭기 510a 및 510b의 출력에 접속되는 1차 코일을 갖고, 2차 코일은 저전력 경로 권선 인덕턴스들에 대응하는 LLp 및 LLs의 권선 인덕턴스들을 가질 수 있다. 도 8a에 도시된 바처럼, 변압기들(530, 540 및 550) 각각의 2차 코일들은 출력 부하 RL에 결합된다.
이러한 구현예에서, 고전력 증폭기의 면적들은 각각 단일 고전력 경로(예컨대 도 7에 도시된 것)의 면적의 절반이다. 증폭기들을 반으로 나눔으로써, 출력 커패시턴스가 반으로 되며, 필요한 구동점(부하) 임피던스가 두 배로 된다. 그러므로, 변압기 권선들이 두 배로 된다. 전형적으로 고전력 모드에서는 모든 고전력 증폭기들(520a 내지 520d)이 동시에 인에이블된다. 그렇지 않은 경우 고전력/저전력 동작은 위에서 도 7에서 설명된 바와 동일하다. 예컨대 한 쌍의 고전력 증폭기(520a 및 520b)가 디스에이블되고 한편으로 다른 쌍(520c 내지 520d)이 인에이블되는 경우, 고전력 경로를 분할하는 것은 또한 추가적인 전력 모드(들)을 제공할 수 있다. 고전력 경로 내의 권선 인덕턴스들을 증가시킬 수 있으면서 한편으로 저전력 경로에 대한 저손실 토폴로지를 유지하는 다른 대안들이 존재한다. 예컨대, 이제 도 8b를 참조하면, 저전력 경로(510)에 더하여 병렬 고전력 경로들(520 및 525)의 대안적인 구현예가 도시된다. 도 8b에 도시된 바처럼, 각 경로가 독립 변압기(530, 540 및 550)에 결합된다. 그러나, 변압기들(540 및 550)의 2차 코일들은 직렬로 함께 결합되고, 정합 커패시턴스 Cy가 변압기(530)의 2차 코일을 가로질러 병렬로 결합되며 한편으로 정합 커패시턴스 Cx가 변압기들(520 및 525)의 조합된 2차 코일들을 가로질러 병렬로 결합됨에 주목한다. 다른 면에서, 회로(500')는 위에서 논의된 회로(500)와 동일하게 동작할 수 있다.
본 발명의 실시예에 따른 변압기는 다양한 방식으로 제조될 수 있다. 예컨대, 1차 및 2차 권선들은 각각 금속 재분배층(Redistribution Layer; RDL) 상에서 형성될 수 있다. 전형적으로, RDL은 "후처리(post-processing)" 단계에서 상대적으로 두꺼운 구리로 형성된다. 반면, 표준 IC 공정의 일부로서 제공되는 금속층들은 전형적으로 더 얇으며, 알루미늄이나 구리로 만들어질 수 있다. 그 대신, 모든 권선이 표준 IC 금속층들 내에서 형성될 수 있다. 일 실시예에서 권선들은 8각형 또는 정사각형, 또는 다른 이와 같은 모양의 부드러운 나선들 또는 실질적인 나선들로서 물리적으로 구성될 수 있다. 일 실시예에서, 1차 권선은 더 아래의 RDL 층 위에 있을 수 있고, 2차 권선(출력 권선)은 더 위의 RDL 층, 또는 RDL와 IC 금속층들의 조합 위에 형성될 수 있다.
위에서 언급한 바처럼, 변압기 코일들 또는 필터들 등을 위한 PA에서 사용되는 인덕턴스 값들은 작을 수 있으며, 이는 신뢰성 있는 방식으로 구현되기가 물리적으로 어려울 수 있다. 예컨대, 공급 전압, 원하는 출력 전력 및 동작 주파수에 따라, 권선 인덕턴스는 150 피코헨리(pH)만큼 작을 수 있다. 이러한 작은 값들을 견고하게 구현하기 위해, 출력 스테이지가 적어도 두 개의 동등한 절반으로 분할될 수 있다. 이는 사용될 필요가 있는 인덕터 값을 두 배로 만들어 견고한 구현에 도움이 되고 네트워크를 다양한 기생 요소에 대해 덜 민감하게 만든다.
복수의 인덕터를 병렬로 배치함으로써, 각 인덕터는 더 큰 값, 예컨대 한 쌍의 인덕터가 병렬로 있고 상호 인덕턴스가 없는 경우 두 배의 값을 갖는다. 이러한 인덕터들은 두 배의 면적을 차지할 수 있고, 정확히 구현하기가 더 쉬울 수 있다. 서로의 옆에 배치되는 평면형 인덕터들의 경우, 자기 결합 계수 k가 상당히 작다(대략 0.05 이하). 양의 k는 최종 유효 인덕턴스(Leff)의 값을 개선시키는 경향이 있어서, 이러한 유효 인덕턴스 Leff를 예컨대 150 pH보다 크게 만든다. 그러나, (특히 차동 PA에서) 전류의 흐름을 바꾸고(즉 시계 방향에서 반시계 방향으로) k를 음으로 만들 수 있는데, 이는 Leff를 감소시킬 것이다. 더 큰 기하학적 구조로, 인덕턴스의 예측 가능한 감소가 실현될 수 있고, 인덕터들의 구현에 따라 달성 가능한 Q가 또한 더 높을 수 있다.
변압기의 일부만이, 예컨대 1차 코일만이 병렬로 배치되는 복수의 코일을 가질 수 있는 한편 2차 코일은 단일 코일임에 주목한다. 이는 두 개의 병렬 경로를 단일(2차) 출력 포트로 조합하는 목적에 또한 기여한다.
주파수들이 더 높아짐에 따라(예컨대 다중 GHz 동작), 인덕턴스(L) 및/또는 커패시턴스(C) 값들은 동조된(공진) 네트워크들에 대해 더 작아져야 한다. C는 또한 전달될 필요가 있는 필요한 출력 전력(그리고 선택된 기술)에 의해 제약된다. 지정된 출력 전력은 트랜지스터 면적을 함축할 것이고, 이는 다시 증폭기 출력 커패시턴스를 함축한다. 이러한 출력 커패시턴스는 C에 대한 하한을 설정한다. 따라서, 주파수가 증가함에 따라 인덕턴스들은 동조된 네트워크들에 대해 더 작아져야 한다.
이제 도 9a를 참조하면, 본 발명의 일 실시예에 따른 전력 증폭기의 개념적인 개략도가 도시된다. 도 9a에 도시된 바처럼, 전력 증폭기(800)는 인입 신호 Vin을 수신하도록 결합되는 드라이버 스테이지(810)를 포함한다. 도시된 바처럼, 인덕턴스 LM과 커패시턴스 CM으로 형성되는 입력 정합 네트워크(805)가 입력 신호 라인에 결합된다. 드라이버 스테이지(810)는 인입 신호를 컨디셔닝(condition)하고 이를 소정의 레벨로 사전 증폭할 수 있다.
도 9a를 더 참조하면, 전력 증폭기(800)는 두 개의 경로, 즉 제1 경로 P1과 제2 경로 P2로 분할되는 출력 스테이지를 포함한다. 도 9a에 도시된 실시예에서, 이러한 경로들은 실질적으로 같은 값들을 갖는 컴포넌트들을 가질 수 있는데, 이들의 출력들은 예컨대 50 Ω의 외부 출력 부하에 제공된다. 두 경로는 이들 사이에 사소한 상호 결합을 가질 수 있지만, 낮은 결합은 필요한 조건이 아니다.
제1 신호 경로 P1은 이득 스테이지(820a)에 결합되는 인덕턴스 2Li1 및 커패시턴스 Ci1/2를 포함하는 스테이지 간 정합 네트워크(815a)를 포함한다. 이러한 개략적인 표현에서, Ci1/2는 증폭기들(820a)의 입력 커패시턴스, 임의의 기생 분로 커패시턴스 및 임의의 필요한 추가적인 외인성(extrinsic) 커패시턴스를 포함할 수 있다. 인덕턴스 값은 단일 경로만이 존재하는 경우의 두 배일 수 있고, 한편으로 커패시턴스 값은 단일 경로 커패시턴스 값의 절반일 수 있음에 주목한다. 또한, 이득 스테이지(820a)는 단일 경로 구현예에 존재하는 장치들의 크기의 절반 크기를 갖는 장치들의 크기를 가질 수 있다(따라서 절반의 이득을 제공함). 다시 단일 경로 구현예에 존재하는 값의 절반인 출력 정합 커패시턴스 CO1/2가 출력 이득 스테이지(820a)에 결합된다. 다시, 출력 커패시터 CO1/2는 임의의 증폭기 출력 커패시턴스, 임의의 기생 분로 커패시턴스 및 임의의 외인성 커패시턴스를 포함할 수 있다.
도 9a를 더 참조하면, 이득 스테이지(820a)의 출력은 변압기(830a)에 결합된다. 변압기(830a)는 단일 경로 구현예에 존재하는 두 배의 값을 갖는 인덕터들(즉 2L11 및 2L22)로 형성될 수 있음에 주목한다. 변압기(830a)의 2차 코일은 출력 부하에 결합된다. 변압기(830a)는 이득 스테이지(820a)가 출력 부하의 임피던스보다 실질적으로 작은 구동점 임피던스를 갖도록 할 수 있다. 또한, 출력 정합 커패시턴스 CO2/2가 또한 변압기(830a)의 2차 코일에 병렬로 결합된다. 유사한 컴포넌트들이 병렬 경로 P2에 존재한다. 도 9a의 실시예에서 이러한 특정한 구현예로 도시되었으나, 본 발명의 범위는 이러한 면으로 한정되지 않음을 이해할 것이다.
실시예들은 3개 이상의 병렬 경로, 예컨대 N개의 경로로 확장될 수 있다. 상호 인덕턴스들이 무시될 수 있다고 가정하면, 이는 N배 더 큰 자체 인덕턴스 값들을 초래할 것이다. 상호 인덕턴스들이 무시될 수 없는 경우, 자체 인덕턴스들은 정확히 N배 더 크지는 않지만 여전히 더 클 것이다. 드라이버들 및 커패시턴스들은 또한 N배 더 작다. 드라이버들은 인덕터들에 할당되는 면적에 영향을 주는데(줄 수 있는데), 이는 N배 더 클 수 있다. 인덕터에 대해 더 많은 금속을 제공함으로써 복합 인덕터의 Q가 개선된다는 부수적인 이점이 있다. 트레이스(trace)(기생) 인덕턴스가 동일한 계수 N만큼 감소된다는 또 다른 부수적인 이점이 있다. 기생 커패시턴스가 증가하더라도, 이는 필요한 전체 커패시턴스 내에서(즉 구현될 필요가 있는 전체 커패시턴스의 일부로서) 포괄될 수 있다.
위에서 논의된 바처럼, 회로들의 이러한 병렬 조합에 있어서, 각 이득 스테이지는 출력 전력을 스케일링(scale)하기 위해 변하는 개수의 스테이지들을 인에이블/디스에이블하도록 개별적으로 제어될 수 있다. 위에서 설명된 바처럼, 병렬 스테이지들이 어떻게 디스에이블되는지에 관해 유의해야 한다. 이상적으로는 디스에이블된 병렬 스테이지는 "열린" 상태이거나 Hi-Z이어야 한다. 동조된 대역 통과 시스템들에서 이를 달성하기 위한 한 가지 방식은 출력 스테이지를 Hi-Z 상태에서 끄고 단순히 변압기를 적합한 커패시턴스로 공진 이탈(resonate out)시키는 것이다.
이제 도 9b를 참조하면, 디스에이블된 이득 스테이지의 세부 사항들을 나타내는, 본 발명의 또 다른 실시예에 따른 전력 증폭기의 일부의 개념적인 개략도가 도시된다. 도 9b에 도시된 바처럼, 도 9a와 유사한 병렬 출력 스테이지들을 가질 수 있는 전력 증폭기(800')는 하나의 이득 스테이지가 디스에이블되는 경우의 동작을 나타낸다. 이득 스테이지(820b)가 디스에이블되는 경우, 도 9b에 도시된 바처럼 이득 스테이지(820b)의 출력 커패시턴스에 작은 변화(ΔC로 나타냄)가 존재할 수 있다. 이를 보상하기 위해, 디스에이블된 경로의 출력 네트워크가 올바르게 공진하도록 ΔC가 경로 P2에 추가될 수 있다. 디스에이블된 경로 P2가 공진하면, 디스에이블된 경로의 순 임피던스는 손실 항(loss term) Rloss이다. 도시된 바와 같은 병렬 접속에서, 디스에이블 중인 회로는 개방(또는 공진 이탈)되는 반면, 직렬 접속의 경우 이는 그 대신 단락될 수 있음에 주목한다.
위에서 설명된 바처럼, 본 발명의 실시예에 따른 재구성 가능한 출력 네트워크는 CMOS PA와 같은 PA로 구현될 수 있다. 이러한 장치는 핸드셋, 이동 장치 및 PDA 등을 포함하는 다양한 무선 시스템에서 사용될 수 있다. 이제 도 10을 참조하면, 본 발명의 실시예에 따른 무선 장치(1000)의 블록도가 도시된다. 도 10에 도시된 바처럼, 무선 장치(1000)는 사용자가 원하는 애플리케이션 프로그램들을 실행하는 것과 같은 다양한 시스템 특징을 취급하기 위한 마이크로프로세서 또는 다른 프로그래밍 가능한 로직일 수 있는 애플리케이션 프로세서(1010)를 포함할 수 있다. 이것의 기능들을 수행하기 위해, 애플리케이션 프로세서(1010)는 플래시(flash) 메모리 또는 다른 비휘발성 메모리일 수 있는 메모리(1015)와 통신할 수 있다. 애플리케이션 프로세서(1010)는 시스템의 LCD 디스플레이와 같은 디스플레이(1020)와 더 통신할 수 있다. 예컨대 EDGE 또는 W-CDMA와 같은 통신 프로토콜에 따라 예컨대 무선 전화 통화 및 무선 데이터 송신 등과 같은 RF 통신을 취급하기 위해, 애플리케이션 프로세서(1010)는 송신 및 수신 경로들 둘 다에 대한 기저 대역 동작들을 취급할 수 있는 기저 대역 프로세서(1030)와 통신할 수 있다. 다음으로, 기저 대역 프로세서(1030)는 기저 대역 프로세서(1030)로부터의 인입 기저 대역 신호들을 수신하고 그 신호들을 PA(1050)에 대한 송신을 위해 RF 레벨들로 상향 변환하기 위한 처리를 수행할 수 있는 송수신기(1040)에 결합된다. PA(1050)는 위에서 설명된 바와 같은 재구성 가능한 출력 네트워크에 결합되는 하나 이상의 이득 스테이지를 포함하는 본 발명의 실시예에 따른 전력 증폭기일 수 있다. 다음으로, PA(1050)는 안테나 스위치, 이중화기(duplexer) 또는 이들 둘(1055)에 결합될 수 있는데, 이는 다시 증폭된 RF 신호를 방사하는 안테나(1060)에 결합된다.
수신 경로에서, 안테나(1060)는 안테나 스위치(1055) 및 가능하게는 이중화기 또는 SAW 필터들을 통해 송수신기(1040)에 결합되며, 송수신기(1040)는 인입 RF 신호들을 후속 처리를 위한 기저 대역 프로세서(1030)에 대한 송신을 위해 다시 기저 대역으로 복조할 수 있다. 도 10의 실시예에서 이러한 특정한 구현예로 도시되었으나, 본 발명의 범위는 이러한 면으로 한정되지 않는다.
본 발명이 한정된 개수의 실시예와 관련하여 기술되었으나, 본 기술 분야의 당업자는 그로부터의 수많은 수정 및 변경을 이해할 것이다. 첨부된 청구항들은 본 발명의 진정한 취지 및 범위 내에 속하는 이러한 모든 수정 및 변경을 포괄하도록 의도된다.

Claims (25)

  1. 제1 입력 신호를 수신하기 위한 입력을 갖고 제1 증폭 신호를 출력하기 위한 제1 이득 스테이지;
    제2 입력 신호를 수신하기 위한 입력을 갖고 제2 증폭 신호를 출력하기 위한 제2 이득 스테이지; 및
    상기 제1 및 제2 이득 스테이지들에 결합된 출력 네트워크
    를 포함하고,
    상기 제1 및 제2 이득 스테이지들 중 적어도 하나는 비활성인 경우에 저 임피던스 상태에 놓이며, 상기 출력 네트워크는 제1 코일 및 제2 코일을 갖는 변압기를 포함하고, 상기 제1 및 제2 이득 스테이지들의 출력들은 상기 제1 코일에 결합되고,
    상기 제2 이득 스테이지의 출력을 상기 제1 코일에 결합시키기 위한 결합 커패시터를 더 포함하고,
    상기 결합 커패시터는, 상기 제2 이득 스테이지가 상기 저 임피던스 상태에 있는 경우에 상기 제1 코일에 대해 분로(shunt)되도록 구성되고, 상기 제2 이득 스테이지가 활성인 경우에 상기 제1 코일과 직렬로 결합되는, 전력 제어 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 이득 스테이지들은 활성인 경우에 상이한 구동점 임피던스들을 갖는, 전력 제어 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 이득 스테이지의 출력에 결합되는 스위칭 가능 커패시턴스를 더 포함하고,
    상기 스위칭 가능 커패시턴스는 상기 제1 이득 스테이지가 디스에이블되는 경우에 인에이블 또는 디스에이블되도록 제어 가능한, 전력 제어 장치.
  5. 제1항에 있어서,
    상기 제2 이득 스테이지는 출력을 각각 갖는 한 쌍의 상보형(complementary) 증폭기 및 상기 한 쌍의 상보형 증폭기의 출력들 사이에 병렬로 결합되는 인덕터를 포함하는, 전력 제어 장치.
  6. 제1항에 있어서,
    상기 제1 이득 스테이지가 인에이블되는 경우, 상기 제1 이득 스테이지의 구동점 임피던스는 출력 부하의 출력 임피던스보다 더 작고,
    상기 제2 이득 스테이지가 인에이블되는 경우, 상기 제2 이득 스테이지의 구동점 임피던스는 상기 출력 부하의 출력 임피던스에 더 가까운, 전력 제어 장치.
  7. 전력 증폭기로서,
    제1 입력 신호를 수신하고 제1 증폭 신호를 출력하기 위한 제1 쌍의 증폭기들을 포함하는 제1 스테이지;
    제2 입력 신호를 수신하고 제2 증폭 신호를 출력하기 위한 제2 쌍의 증폭기들을 포함하는 제2 스테이지;
    상기 제1 증폭 신호를 수신하기 위한 제1 코일 및 상기 제1 증폭 신호를 출력 부하에 출력하기 위한 제2 코일을 갖는 제1 변압기; 및
    상기 제2 증폭 신호를 수신하기 위한 제3 코일 및 상기 제2 증폭 신호를 상기 출력 부하에 출력하기 위한 제4 코일을 갖는 제2 변압기
    를 포함하고,
    상기 제2 변압기는 상기 제1 변압기와 상이한 권선비를 갖고, 상기 제1 변압기의 권선비는 상기 제2 변압기의 권선비보다 크며,
    상기 제1 스테이지는 고전력 이득 스테이지이고 상기 제2 스테이지는 저전력 이득 스테이지이고,
    상기 제4 코일은 상기 출력 부하에 용량성으로 결합되는, 전력 증폭기.
  8. 삭제
  9. 제7항에 있어서,
    상기 제4 코일은 상기 제4 코일과 상기 출력 부하 사이에 직렬로 결합되는 적어도 하나의 결합 커패시터에 의해 상기 출력 부하에 결합되는, 전력 증폭기.
  10. 제7항에 있어서,
    상기 제2 스테이지가 비활성인 경우, 상기 제2 스테이지는 저 임피던스 상태에 놓이고,
    순 인덕턴스(net inductance)가 상기 제1 변압기의 제2 코일에 병렬로 결합되도록 스위칭되는, 전력 증폭기.
  11. 제10항에 있어서,
    상기 제1 스테이지가 비활성인 경우, 상기 제2 코일은 상기 출력 부하와 병렬로 결합되는 임피던스로서 작용하는, 전력 증폭기.
  12. 제11항에 있어서,
    상기 제1 코일에 결합되는 스위칭 가능 커패시턴스를 더 포함하고,
    상기 스위칭 가능 커패시턴스는 상기 제1 스테이지가 디스에이블되는 경우에 인에이블 또는 디스에이블되도록 제어되는, 전력 증폭기.
  13. 제11항에 있어서,
    상기 제2 스테이지가 비활성인 경우에 상기 제4 코일의 인덕턴스를 동조 이탈시키도록(tune out) 상기 제2 코일에 결합되는 스위칭 가능 커패시턴스를 더 포함하는, 전력 증폭기.
  14. 제7항에 있어서,
    상기 제1 변압기 및 상기 제2 변압기는 약한 자기 결합을 갖는, 전력 증폭기.
  15. 집적 회로로서,
    제1 입력 신호를 수신하기 위한 입력을 갖고 제1 증폭 신호를 출력하기 위한 제1 이득 스테이지;
    제2 입력 신호를 수신하기 위한 입력을 갖고 제2 증폭 신호를 출력하기 위한 제2 이득 스테이지;
    제3 입력 신호를 수신하기 위한 입력을 갖고 제3 증폭 신호를 출력하기 위한 제3 이득 스테이지; 및
    상기 제1, 제2 및 제3 이득 스테이지들 중 대응하는 것에 각각 결합되는 적어도 세 개의 변압기들
    을 포함하고,
    상기 제1 및 제2 변압기들은 각각 동일한 권선비를 갖고, 상기 동일한 권선비 각각은 상기 제3 변압기의 권선비보다 큰, 집적 회로.
  16. 제15항에 있어서,
    상기 제1, 제2 및 제3 이득 스테이지들 각각은 개별적으로 인에이블되는, 집적 회로.
  17. 제16항에 있어서,
    상기 제1 및 제2 이득 스테이지들은 고전력 이득 경로에 대응하고, 상기 제3 이득 스테이지는 저전력 이득 경로에 대응하는, 집적 회로.
  18. 제17항에 있어서,
    상기 제1 및 제2 이득 스테이지들은 고전력 모드에서 동작하도록 공통으로 제어되고, 상기 제1 및 제2 이득 스테이지들 각각은 상기 고전력 모드에서 동작하는 데 필요한 단일 이득 스테이지 크기의 절반인 크기를 갖는, 집적 회로.
  19. 제15항에 있어서,
    상기 제1 및 제2 변압기들의 출력들을 가로질러 결합되는 제1 정합 커패시턴스 - 상기 제1 및 제2 변압기들은 직렬로 접속되는 출력 코일들을 가짐 - ; 및
    상기 제3 변압기의 출력을 가로질러 결합되는 제2 정합 커패시턴스
    를 더 포함하는, 집적 회로.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
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