JP2018042029A - 高周波半導体増幅回路 - Google Patents

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Abstract

【課題】高周波入力信号を増幅して出力するか、増幅せずに出力するかの切替を行う回路を電気的特性を犠牲にせずに簡略化する。
【解決手段】高周波半導体増幅回路１は、高周波入力信号を増幅する第１トランジスタＦＥＴ１と、ＳＯＩ基板上に配置され、ＦＥＴ１にカスコード接続されてソース接地の第２トランジスタＦＥＴＳＷ１と、ＦＥＴ１のゲートを駆動するバイアス電圧ＶＢ１と、ＦＥＴＳＷ１のオンまたはオフを切替制御する制御電圧ＣＯＮと、ＦＥＴ１のドレイン電圧を設定するのに用いられる電圧Ｖｄｄ＿ｉｎｔと、を生成するバイアス生成回路２と、を備える。バイアス生成回路２は、第１モード時には、ＦＥＴＳＷ１がオンするように制御電圧ＣＯＮを生成し、第２モード時には、電圧Ｖｄｄ＿ｉｎｔを接地電位とし、かつ、ＦＥＴＳＷ１がオフするように制御電圧ＣＯＮを生成し、さらに、バイアス電圧ＶＢ１を第１モード時よりも高電位にする。
【選択図】図１Ａ

Description

本発明の実施形態は、高周波半導体増幅回路に関する。
近年、高周波低雑音増幅器をＳｉＧｅバイポーラプロセス（以下、ＳｉＧｅプロセス）からＳＯＩ（Silicon On Insulator）ＣＭＯＳプロセス（以下、ＳＯＩプロセス）に置換する検討が進められている。ＳＯＩプロセスはＳｉＧｅプロセスよりも低コストであり、またＳＯＩプロセスで形成したＭＯＳトランジスタの寄生容量は小さいことから、高周波信号の電力損失が小さくなる。よって、ＳＯＩプロセスを用いれば、電気的特性を劣化させずに、高周波スイッチと高周波低雑音増幅器とを同一のＳＯＩ基板上に形成でき、ワンチップ化が可能となる。
昨今、高周波入力信号を高周波低雑音増幅器で増幅した信号を出力するゲインモードの他に、高周波入力信号を高周波低雑音増幅器で増幅せずに出力するバイパスモードを設ける要望がある。
しかしながら、二つのモードを切替可能な回路を構成するには、高周波低雑音増幅器の前後に３つのスイッチが必要となる。最近では、周波数帯域の異なる多数の無線信号を切替可能としたマルチバンド化が進んでおり、多数のバンドを切替可能とし、かつ各バンドごとに上述したモード切替ができるようにするには、多数のスイッチを設けなければならない。このため、上述したモード切替のための回路はできるだけ縮小するのが望ましい。
特許５５１２７４０号公報
本実施形態は、高周波入力信号を増幅して出力するか、増幅せずに出力するかの切替を行う回路を電気的特性を犠牲にせずに簡略化させることが可能な高周波半導体増幅回路を提供するものである。
本実施形態では、ＳＯＩ（Silicon On Insulator）基板上に配置され、高周波入力信号を増幅する第１トランジスタと、
前記ＳＯＩ基板上に配置され、前記第１トランジスタにカスコード接続されてソース接地の第２トランジスタと、
前記ＳＯＩ基板上に配置され、前記第１トランジスタのゲートを駆動する第１バイアス電圧と、前記第２トランジスタのオンまたはオフの切替を制御する制御電圧と、前記第１トランジスタのドレイン電圧を設定するのに用いられる第１電圧と、を生成するバイアス生成回路と、を備え、
前記バイアス生成回路は、
前記高周波入力信号を増幅して出力する第１モード時には、前記第２トランジスタがオンするように前記制御電圧を生成し、
前記高周波入力信号を増幅せずに出力する第２モード時には、前記第１電圧を接地電位とし、かつ前記第２トランジスタがオフするように前記制御電圧を生成し、かつ前記第１バイアス電圧を前記第１モード時よりも高電位に設定する、高周波半導体増幅回路が提供される。
第１の実施形態による高周波半導体増幅回路の回路図。 図１Ａ内のバイアス生成回路の入出力電圧を示す図。 図１の高周波半導体増幅回路の等価回路図。 ＦＥＴのドレイン−ソース間電圧とＦＥＴのノイズ指数の最小雑音指数ＮＦminとの関係を示すグラフ。 図１Ａの回路のバイパスモード時の等価回路と信号経路を示す模式図。 図１Ａの第１変形例による高周波半導体増幅回路の回路図。 図５Ａ内のバイアス生成回路の入出力電圧を示す図。 図１と図５Ａの高周波半導体増幅回路のゲインを比較した図。 図１と図５Ａの高周波半導体増幅回路のノイズ指数を比較した図。 第２の実施形態による高周波半導体増幅回路の回路図。 図８Ａの高周波半導体増幅回路内のバイアス生成回路の入出力電圧を示す図。 図８Ａの回路のバイパスモード時の等価回路と信号経路を示す模式図。 図８Ａのゲインのシミュレーション結果を示すグラフ。 図８Ａのノイズ指数のシミュレーション結果を示すグラフ。 図８Ａ内のバイアス生成回路の具体的な回路構成の一例を示す回路図。 図８Ａの第１変形例による高周波半導体増幅回路の回路図。 図８Ａの第２変形例による高周波半導体増幅回路の回路図。 図１４Ａの高周波半導体増幅回路内のバイアス生成回路の入出力電圧を示す図。 図１４Ａの回路のバイパスモード時の等価回路と信号経路を示す模式図。 図１４Ａの回路のゲインを二つのモード間で比較した図。 図１４Ａの回路のノイズ指数を二つのモード間で比較した図。 図８Ａの第３変形例による高周波半導体増幅回路の回路図。 図１８Ａの高周波半導体増幅回路内のバイアス生成回路の入出力電圧を示す図。 図８Ａの第４変形例による高周波半導体増幅回路の回路図。 無線通信装置の構成を示すブロック図。 第３の実施形態による高周波半導体増幅回路の回路図。 図２１Ａの高周波半導体増幅回路内のバイアス生成回路の入出力電圧を示す図。 図２１Ａの回路のバイパスモード時の等価回路と信号経路を示す模式図。 図２１Ａの回路のゲインのシミュレーション結果を示すグラフ。 図２１Ａの回路のノイズ指数のシミュレーション結果を示すグラフ。 図２１Ａの第１変形例による高周波半導体増幅回路の回路図。 図２１の高周波半導体増幅回路内のバイアス生成回路の入出力電圧を示す図。 図２５Ａの回路で第１高周波入力信号とバイパスモードが選択された際の等価回路と信号経路を示す模式図。 図２５Ａの回路で第２高周波入力信号とバイパスモードが選択された際の等価回路と信号経路を示す模式図。 図２１Ａの第２変形例による高周波半導体増幅回路の回路図。 図２１の高周波半導体増幅回路内のバイアス生成回路の入出力電圧を示す図。 図２１Ａの第３変形例による高周波半導体増幅回路の回路図。 図２１Ａの第４変形例による高周波半導体増幅回路の回路図。 図２１Ａの第５変形例による高周波半導体増幅回路の回路図。 第１高周波入力信号を選択してバイパスモードで動作させる場合の等価回路と信号経路を示す図。 図２１Ａの第６変形例による高周波半導体増幅回路の回路図。 第１高周波入力信号とバイパスモードが選択された際の等価回路と信号経路を示す図。 第２高周波入力信号とバイパスモードが選択された際の等価回路と信号経路を示す図。 第４の実施形態による高周波半導体増幅回路の回路図。 図３６Ａの高周波半導体増幅回路内のバイアス生成回路の入出力電圧を示す図。 第１高周波入力信号が選択されてゲインモードの場合の等価回路図。 第２高周波入力信号が選択されてゲインモードの場合の等価回路図。 第１高周波入力信号が選択されてバイパスモードの場合の等価回路図。 第２高周波入力信号が選択されてバイパスモードの場合の等価回路図。 シャットダウンモードの場合の等価回路図。 図３６Ａの第１変形例による高周波半導体増幅回路の回路図。 第１高周波入力信号とゲインモードを選択する場合の等価回路図。 第２高周波入力信号とゲインモードを選択する場合の等価回路図。 第１高周波入力信号とバイパスモードを選択する場合の等価回路図。 第２高周波入力信号とバイパスモードを選択する場合の等価回路図。 シャットダウンモードを選択する場合の等価回路図。 図３６Ａの第２変形例による高周波半導体増幅回路の回路図。
以下、図面を参照しながら、本発明の実施形態を説明する。
（第１の実施形態）
図１Ａは第１の実施形態による高周波半導体増幅回路１の回路図、図１Ｂは図１Ａ内のバイアス生成回路２の入出力電圧を示す図、図２は図１の高周波半導体増幅回路１の等価回路図である。図１Ａの高周波半導体増幅回路１は、高周波ＬＮＡ（Low Noise Amplifier）３を備えている。図１Ａの高周波半導体増幅回路１は、共通のＳＯＩ基板上にＣＭＯＳプロセスで作製されるものである。
図１Ａの高周波半導体増幅回路１は、等価的には、図２に示すように、高周波ＬＮＡ３と、スイッチＳＷ１〜ＳＷ３とを有する。図２のスイッチＳＷ１とＳＷ２を閉じて、スイッチＳＷ３を開くことにより、高周波入力信号を高周波ＬＮＡ３で増幅して出力するゲインモード（第１モード）が選択される。また、スイッチＳＷ１とＳＷ２を開いて、スイッチＳＷ３を閉じることにより、高周波入力信号を高周波ＬＮＡ３で増幅せずに出力するバイパスモード（第２モード）が選択される。本実施形態による高周波半導体増幅回路１は、第１モードと第２モードのモード切替を任意に行える機能を有する。
図１Ａの高周波半導体増幅回路１は、バイアス生成回路２と、Ｎ型トランジスタ（第１トランジスタ）ＦＥＴ１、Ｎ型トランジスタ（第２トランジスタ）ＦＥＴsw1と、インダクタＬd、Ｌsと、抵抗Ｒd、ＲB1、Ｒgg1と、キャパシタＣin、Ｃx1、Ｃx2、ＣB1、Ｃconとを備えている。
バイアス生成回路２には、イネーブル信号ＥＮを入力する端子と外部電源電圧Ｖddを入力する端子とが設けられている。イネーブル信号ＥＮは、ゲインモードとバイアスモードを切り替えるモード切替信号である。例えば、イネーブル信号ＥＮがハイのときにゲインモードが選択され、イネーブル信号ＥＮがロウのときにバイパスモードが選択される。バイアス生成回路２は、ゲインモードかバイパスモードかによって、電圧（第１電圧）Ｖdd_int、バイアス電圧（第１バイアス電圧）ＶB1、制御電圧Ｃｏｎの電圧レベルを切り替えて出力する。
より詳細には、バイアス生成回路２は、ゲインモード時には、ＦＥＴsw1がオンするように制御電圧Ｃｏｎを生成し、かつバイアス電圧ＶB1をＦＥＴ１のドレイン−ソース間電圧よりも低く設定する。また、バイアス生成回路２は、バイパスモード時には、ＦＥＴsw1がオフするように制御電圧Ｃｏｎを生成し、かつＦＥＴ１のチャネルが強反転状態になるようにバイアス電圧ＶB1を生成する。
ＦＥＴ１のゲートには、キャパシタＣx1を介して入力端子ＲＦinから高周波入力信号が入力される。キャパシタＣx1は直流カット用の容量であり、特性インピーダンスに悪影響を与えないように大きい値に設定される。高周波入力信号を入力する入力端子ＲＦinに外付けされるインダクタＬinは、比較的大きい値（９００ＭＨｚ帯用の高周波ＬＮＡ３では２０ｎＨ程度以上）に設定されている。
ＦＥＴ１のゲートには、抵抗ＲB1を介して、バイアス生成回路２から出力されたバイアス電圧ＶB1が入力される。バイアス電圧ＶB1を出力するバイアス生成回路２の出力端子と接地ノード（基準ノード）との間には、キャパシタＣB1が接続されている。抵抗ＲB1とキャパシタＣB1は、バイアス電圧ＶB1を出力するバイアス生成回路２の出力端子側に高周波信号が回り込むことを防止するために設けられている。
ＦＥＴ１のゲートとソースの間にはキャパシタＣinが接続されている。ＦＥＴ１のドレインには、抵抗Ｒd、インダクタＬd、キャパシタＣx2の各一端が接続されている。抵抗ＲdとインダクタＬdの各他端には、バイアス生成回路２から出力される電圧Ｖdd_intが入力される。キャパシタＣx2の他端には、高周波半導体増幅回路１の出力端子ＲＦoutが接続されている。
抵抗Ｒdは、安定化抵抗であり、発振を抑制し、出力インピーダンスを低くする機能を有する。インダクタＬdとキャパシタＣx2にて出力整合が取られる。抵抗Ｒdを設けることで、インダクタＬdの値を小さくできる。
ＦＥＴsw1のゲートには、抵抗Ｒgg1を介して、バイアス生成回路２から出力された制御電圧Ｃｏｎが入力される。制御電圧Ｃｏｎを出力するバイアス生成回路２の出力端子と接地ノードとの間には、キャパシタ（対地容量）Ｃconが接続されている。抵抗Ｒgg1は高抵抗であり、抵抗Ｒgg1を設けることで、ＦＥＴsw1がオンしている間に、ＦＥＴsw1のゲートからの高周波信号の漏洩を防止できる。ＦＥＴsw1は、ＦＥＴ１のソースをインダクタＬsの一端と導通させるか否かを切り替えるスイッチとして機能する。
バイアス生成回路２は、ＦＥＴ１のゲートを駆動するためのバイアス電圧ＶB1と、ＦＥＴsw1のオンまたはオフの切替を行う制御電圧Ｃｏｎと、抵抗ＲdとインダクタＬdの各他端に入力される電圧Ｖdd_intとを生成する。電圧Ｖdd_intは、ＦＥＴ１のドレイン電圧を設定するために用いられる電圧である。
図１Ｂは、図１Ａにおけるイネーブル信号ＥＮの論理と、電圧Ｖdd_intと、バイアス電圧ＶB1と、制御電圧Ｃｏｎとの対応関係を示している。図１Ｂに示すように、イネーブル信号ＥＮがハイのときに、ゲインモードになり、Ｖdd_int＝０．８Ｖ、ＶB1＝０．３５Ｖ、Ｃｏｎ＝１．６Ｖになる。また、イネーブル信号ＥＮがロウのときに、バイパスモードになり、Ｖdd_int＝０Ｖ、ＶB1＝１．６Ｖ、Ｃｏｎ＝０Ｖになる。
以下では、ＦＥＴ１の閾値電圧Ｖth＝０．３Ｖ、ＦＥＴsw1の閾値電圧Ｖth＝０．５Ｖとする例を説明する。ＦＥＴsw1はスイッチとして動作するため、ＦＥＴ１よりも閾値電圧を高くして、ＦＥＴsw1を確実にオフ状態にする。
まず、図１Ａの高周波半導体増幅回路１のゲインモード（イネーブル信号ＥＮがハイのとき）について説明する。ゲインモードでは、制御電圧Ｃｏｎ＝１．６Ｖであり、ＦＥＴsw1はオン状態である。本実施形態では、ＦＥＴsw1のオン抵抗は無視できるほど小さいように設定されている。
ゲインモード時にＦＥＴ１のゲートに入力されるバイアス電圧ＶB1は、図１Ｂに示すように、０．３５Ｖに設定される。この理由について説明する。
図３は、ＦＥＴ１のドレイン−ソース間電圧ＶdsとＦＥＴ１のノイズ指数ＮＦの最小雑音指数ＮＦminとの関係を示すグラフである。ここで、ＮＦminとは、ノイズ整合したときのノイズ指数ＮＦの値である。図３では、ＦＥＴ１のドレイン電流Ｉddを２ｍA固定にし、高周波入力信号の周波数を２ＧＨｚとしている。また、ＦＥＴ１のゲート酸化膜厚Ｔox＝２．５ｎｍ、ゲート長Ｌg＝０．１４μｍとしている。
図３によれば、Ｖds＝０．８Ｖのときに、ＮＦminが最小すなわち最良になる。そのときのゲート−ソース間電圧Ｖgs＝０．３４６Ｖである。
図３の結果に基づいて、本実施形態では、ゲインモード時の電圧Ｖdd_int＝０．８Ｖ、バイアス電圧ＶB1＝０．３５Ｖに設定している。ちなみに、ＦＥＴ１の閾値電圧Ｖth＝０．３Ｖである。よって、バイアス電圧ＶB1＝０．３５Ｖに設定するということは、ＦＥＴ１のゲート電圧を閾値近辺に設定することを意味する。
ＦＥＴ１のドレイン−ソース間電流Ｉdsが一定の条件下でＶgsを低くすると、Ｖds1が必然的に高くなり、以下の（１）式が成り立つ。
ＶB1＜Ｖds1 …（１）
よって、ＦＥＴ１のゲート電圧を閾値近辺に設定することは、上記（１）式を満たす範囲内でＦＥＴ１を動作させることを意味する。
一方、イネーブル信号ＥＮがロウレベルのバイパスモードでは、電圧Ｖdd_int＝０Ｖ、ＶB1＝１．６Ｖ、Ｃｏｎ＝０Ｖとなる。Ｃｏｎ＝０Ｖなので、ＦＥＴsw1はオフ状態になる。また、ＶB1＝１．６Ｖなので、ＦＥＴ１のチャネルは強反転状態になる。よって、ＦＥＴ１のゲート−チャネル間容量は、ゲート酸化膜容量Ｃoxとなる。
仮に、ＦＥＴ１のゲート幅を０．５ｍｍ、ゲート酸化膜の比誘電率を３．９とすると、ゲート酸化膜容量Ｃoxは、以下の（１）式で表される。（１）式に示すように、ゲート酸化膜容量Ｃoxは、比較的大きな値になる。
Ｃox＝8.854187816×10-12×3.9×0.14×0.14×10-6×0.5×10-3／2.5×10-9≒0.97ｐF
…（１）
図４は図１Ａの高周波半導体増幅回路１のバイパスモード時の等価回路と信号経路を示す模式図である。図４では、ＦＥＴ１を、近似的にゲート・チャネル間容量Ｃon1（Ｃoxとゲートフリンジ容量の和）のみで表しており、ＦＥＴ１のオン抵抗は無視している。
図４において、高周波入力信号は、高周波半導体増幅回路１のチップに外付けされる直列インダクタンスＬextと直流カット容量Ｃx1を通過して、ＦＥＴ１と等価な容量であるキャパシタＣon1とＣinの並列容量を経て、ＦＥＴ１のチャネルノードに至る。バイパスモードでは、ＦＥＴsw1はオフ状態であるため、高周波入力信号はＦＥＴ１のドレイン側に抜ける。
ここで、高周波入力信号が通過する信号経路上のインダクタＬextと、キャパシタＣin＋Ｃｏｎ１と、インダクタＬd、抵抗Ｒd、キャパシタＣx2は、信号経路の特性インピーダンスを５０Ωからずらす要因になる。ただし、適切な設計を行えば、５０Ωから大きくずれるおそれはない。
図４に示すように、バイパスモードでは、ＦＥＴsw1をオフするとともに、ＦＥＴ１を強反転状態にすることにより、ＦＥＴ１をＭＯＳ容量Ｃon1と見なすことができる。よって、高周波入力信号は、キャパシタＣx1と、合成容量Ｃin＋Ｃｏｎ１と、キャパシタＣx2を介して、出力端子にバイパスされる。これにより、ＦＥＴ１とＦＥＴsw1以外にスイッチを設けることなく、ゲインモードとバイパスモードとの切替が可能となり、回路規模を縮小できる。
図５Ａは図１Ａの第１変形例による高周波半導体増幅回路１の回路図、図５Ｂは図５Ａ内のバイアス生成回路２の入出力電圧を示す図である。図５Ｂは、図５Ａにおけるイネーブル信号ＥＮの論理と、電圧Ｖdd_intと、電圧ＶB1と、電圧Ｃonとの対応関係を示している。図５Ａの高周波半導体増幅回路１は、図１Ａの構成に加えて、Ｐ型トランジスタ（切替回路）ＰＭＯＳ１と、Ｎ型トランジスタＦＥＴsw2とを備えている。
ＦＥＴsw2のゲートには、高抵抗Ｒgg2を介して、バイアス生成回路２から出力される制御電圧Ｃｏｎ２が入力される。ＦＥＴsw2のドレインと出力端子ＲＦoutとの間には、キャパシタＣx2が接続されている。ＦＥＴsw2のソースと出力端子ＲＦoutとの間にはキャパシタＣx3が接続されている。ゲインモードでは、制御電圧Ｃｏｎ２＝０Ｖになるため、ＦＥＴsw2はオフ状態になる。よって、ゲインモード時には、キャパシタＣx3は無効になる。バイパスモードでは、Ｃｏｎ２＝１．６Ｖとなり、ＦＥＴ２はオン状態になって、キャパシタＣx3が有効になる。
ＰＭＯＳ１のソースには、バイアス生成回路２から出力される電圧Ｖdd_intが入力される。ＰＭＯＳ１のゲートと接地ノードとの間には、高抵抗Ｒgg3が接続されている。本明細書では、ＰＭＯＳ１の閾値電圧Ｖthを−０．５Ｖとする。この場合、ゲインモードでは、ＰＭＯＳ１はオン状態となり、抵抗Ｒdは有効になる。バイパスモードでは、ＰＭＯＳ１は、Ｖgs＝０Ｖであるため、オフ状態となり、抵抗Ｒdは無効となる。このように、バイパスモードでは、損失をもたらす抵抗Ｒdが無効となり、かつキャパシタＣx3を適切に設定することで、高周波経路の特性インピーダンスを理想的な５０Ωに近づけることができる。
図６および図７は、図１と図５Ａの高周波半導体増幅回路１の電気的特性を比較した図である。図６の横軸は周波数（ＧＨｚ）、縦軸は高周波半導体増幅回路１のゲイン（ｄＢ）である。ゲインモードのゲインは、図１と図５Ａのいずれもほぼ等しい。その一方で、バイパスモードのゲインは、図５Ａの回路が図１Ａの回路よりもわずかに大きくなる。例えば、９００ＭＨｚでは、ゲインモードのゲインは、図１と図５Ａのいずれも、１４．４ｄＢである。一方、バイパスモードでは、図１Ａの回路が−０．８９ｄＢ、図５Ａの回路が−０．３４ｄＢである。
図７の横軸は周波数（ＧＨｚ）、縦軸はノイズ指数ＮＦ（ｄＢ）である。ゲインモードでのノイズ指数ＮＦは、図１と図５Ａの回路ではほぼ等しい。一方、バイパスモードでは、図１Ａの回路よりも、図５Ａの回路の方がノイズ指数ＮＦは小さくて良好である。例えば、９００ＭＨｚでは、ゲインモードでは図１と図５Ａの回路はいずれもノイズ指数ＮＦが０．３１ｄＢである。一方、バイパスモードでは、図１Ａの回路のノイズ指数は０．５５ｄＢ、図５Ａの回路のノイズ指数は０．３６ｄＢである。
このように、図５Ａの回路は、図１Ａの回路よりも、バイパスモードでのゲインが大きく、かつノイズ指数ＮＦも小さくて良好であることがわかる。すなわち、図５Ａの回路は、図１Ａの回路よりも、バイパスモードでの電気的特性に優れている。
上述したように、第１の実施形態では、高周波入力信号の増幅を行うＦＥＴ１のソース側に、ＦＥＴ１のソースとインダクタＬsとの接続経路を遮断するか否かを切り替えるＦＥＴsw1を設けて、ゲインモード時には、ＦＥＴsw1をオンすることにより、ＦＥＴ１にて高周波入力信号を増幅させて出力することができる。一方、バイパスモード時には、ＦＥＴsw1をオフすることで、ＦＥＴ１を等価的にＭＯＳ容量とみなせるようにして、この容量を介して、高周波入力信号を出力端子ＲＦoutまで伝搬する。よって、ＦＥＴ１とＦＥＴsw1以外にスイッチを設けなくても、ゲインモードとバイパスモードの切替が可能となり、高周波半導体増幅回路１の回路構成を簡略化できる。
また、ゲインモード時には、ＦＥＴ１のゲート電圧を閾値近辺に設定するため、ＦＥＴ１のノイズ指数ＮＦを最小化できる。
さらに、図５Ａのように、ＰＭＯＳ１とＦＥＴsw2を設けることで、バイパスモード時の特性インピーダンスを５０Ωに近づけることができ、損失を低減できる。
（第２の実施形態）
第１の実施形態では、図１に示すように、本来はソース接地のＦＥＴ１のソースに、ＦＥＴsw1を追加して、ＦＥＴ１のドレイン側から増幅信号を出力している。この場合、ＦＥＴ１のゲート−ドレイン間容量Ｃgdがミラー容量として働き、高周波利得を劣化させてしまう。そこで、第２の実施形態では、ＦＥＴ１にカスコード接続されたＦＥＴ２を設けて、ＦＥＴ１のドレインの電圧振幅を小さくして、結果としてＣgdの影響を少なくして、高周波利得を向上させるものである。
図８Ａは第２の実施形態による高周波半導体増幅回路１の回路図、図８Ｂは図８Ａの高周波半導体増幅回路１内のバイアス生成回路２の入出力電圧を示す図である。図８Ａの高周波半導体増幅回路１は、図１に加えて、Ｎ型トランジスタ（第３トランジスタ）ＦＥＴ２と、Ｎ型トランジスタＦＥＴ（第１切替回路）sw3と、キャパシタＣB2、キャパシタ（第１キャパシタ）ＣB3と、抵抗ＲB2とを有する。
ＦＥＴ２のドレインには、抵抗Ｒd、インダクタ（第１インダクタ）Ｌdおよびキャパシタ（第２キャパシタ）Ｃx2の各一端が接続されている。高周波入力信号を増幅した信号は、ＦＥＴ２のドレインから、キャパシタＣx2を介して出力端子ＲＦoutから出力される。
ＦＥＴ２のソースは、ＦＥＴ１のドレインに接続されている。すなわち、ＦＥＴ２は、ＦＥＴ１にカスコード接続されており、ＦＥＴ１とともにカスコード増幅回路を構成している。ＦＥＴ２のゲートには、抵抗ＲB2を介して、バイアス生成回路２から出力されたバイアス電圧（第２バイアス電圧）ＶB2が入力される。バイアス電圧ＶB2を出力するバイアス生成回路２の出力端子と接地ノードとの間には、キャパシタＣB2が接続されている。抵抗ＲB2は、バイアス電圧ＶB2を出力するバイアス生成回路２の出力端子側に高周波信号が回り込むのを防止するために設けられている。ＦＥＴ２のゲートには、キャパシタＣB3を介して、ＦＥＴsw3のドレインが接続されている。ＦＥＴsw3のソースは接地されている。ＦＥＴsw3のゲートと、抵抗ＲdとインダクタＬdの各他端とには、電圧Ｖdd_intが入力される。ＦＥＴsw3のゲートは、抵抗Ｒgg1を介して、ＦＥＴsw1のゲートに接続されている。
ＦＥＴ１のゲートには、直列接続された抵抗ＲB11とＲB12を介して、バイアス生成回路２から出力されたバイアス電圧ＶB1が入力される。抵抗ＲB11とＲB12の接続ノードと接地ノードとの間には、対地容量であるキャパシタＣB1が接続されている。抵抗ＲB11、抵抗ＲB12、キャパシタＣB1は、バイアス電圧ＶB1を出力するバイアス生成回路２の出力端子側に高周波信号が回り込むのを防止するために設けられている。
図８Ａの高周波半導体増幅回路１も、第１の実施形態と同様に、イネーブル信号ＥＮがハイのときのゲインモードと、イネーブル信号ＥＮがロウのときのバイパスモードとを有する。ＦＥＴ１とＦＥＴ２の閾値電圧Ｖthはともに０．３Ｖ、ＦＥＴsw1とＦＥＴsw3の閾値電圧Ｖthは０．５Ｖを想定している。
図８Ｂに示すように、ゲインモード時には、電圧Ｖdd_int＝１．６Ｖ、バイアス電圧ＶB1＝０．３５Ｖ、バイアス電圧ＶB2＝１．１５Ｖに設定される。ゲインモードでは、ＦＥＴsw1とＦＥＴsw3はともにオン状態になる。バイアス電圧ＶB1＝０．３５Ｖに設定する理由は、第１の実施形態と同様に、ＦＥＴ１のゲート電圧を閾値近辺に設定するためである。バイアス電圧ＶB2＝１．１５Ｖに設定する理由は、第１の実施形態と同様に、ＦＥＴ１のドレイン・ソース間電圧を最適な値（例えば０．８Ｖ）に設定するためである。ゲインモード時にＦＥＴ１のゲート電圧を閾値近辺に設定し、かつＶds1を適切に設定することで、低消費電流で、かつノイズ指数ＮＦも下げることができる。
一方、バイパスモード時には、電圧Ｖdd_int＝０Ｖ、バイパス電圧ＶB1＝１．６Ｖ、ＶB2＝１．６Ｖに設定される。これにより、ＦＥＴ１は、強反転状態となり、完全なオン状態になる。
図９は図８Ａの高周波半導体増幅回路１のバイパスモード時の等価回路と信号経路を示す模式図である。バイパスモード時には、ＦＥＴsw1とＦＥＴsw3のゲート−ソース間電圧Ｖgsがともに０Ｖであるため、ともにオフ状態になる。この場合、高周波入力信号は、キャパシタＣx1を経由した後、並列接続されたＦＥＴ１のゲート容量Ｃon1とキャパシタＣinとの合成容量を経由して、ＦＥＴ２のソースノードに到達する。ＦＥＴ２はオン状態であるため、ＦＥＴ２のソースノードに到達した信号は、ＦＥＴ２を通って、キャパシタＣx2を経由して出力端子ＲＦoutから出力される。
なお、外付けのインダクタＬext、キャパシタＣon1、抵抗Ｒd、キャパシタＣx2の存在により、信号経路の特性インピーダンスは、理想的な５０Ωからずれるが、これら受動素子の素子定数を適切に設計すれば、大きくずれることはない。
図１０と図１１は図８Ａの高周波半導体増幅回路１のシミュレーション結果を示すグラフである。図１０の横軸は周波数（ＭＨｚ）、縦軸はゲイン（ｄＢ）である。例えば、周波数が８２０ＭＨｚでは、ゲインモードのゲインは１７．９ｄＢ、バイパスモードのゲインは−２．７ｄＢであり、良好なゲイン特性を有することがわかる。
図１１の横軸は周波数（ＭＨｚ）、縦軸はノイズ指数ＮＦ（ｄＢ）である。例えば、周波数が８２０ＭＨｚでは、ゲインモードのノイズ指数ＮＦは０．７４ｄＢ、バイパスモードのノイズ指数ＮＦは０．６８ｄＢである。
図１０のグラフからわかるようにバイパスモードでの損失は３ｄＢ程度と小さく、かつ図１１のグラフからわかるようにノイズ指数ＮＦは０．７ｄＢ程度と優れている。
図１２は図８Ａ内のバイアス生成回路２の具体的な回路構成の一例を示す回路図である。図１２のバイアス生成回路２は、Ｖdd_int_a生成回路５と、ＶB1aＶB2a生成回路６と、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３と、トランスファゲートＴＧ１，ＴＧ２とを有する。
Ｖdd_int_a生成回路５は、外部電源電圧Ｖddに基づいて、電圧Ｖdd_int用の内部電圧Ｖdd_int_aを生成する。ＶB1aＶB2a生成回路６は、電圧ＶB1、ＶB2用の内部電圧ＶB1a、ＶB2aを生成する。内部電圧ＶB1aは例えば０．３５Ｖ、内部電圧ＶB2aは例えば１．１５Ｖである。
インバータＩＮＶ１は、イネーブル信号ＥＮを反転出力する。インバータＩＮＶ２、ＩＮＶ３は、インバータＩＮＶ１の出力信号を反転出力する。インバータＩＮＶ２の出力信号ＣｏｎｔとインバータＩＮＶ１の出力信号Ｃｏｎｔ／は、トランスファゲートＴＧ１、ＴＧ２を制御するために用いられる。インバータＩＮＶ３の出力信号は、電圧Ｖdd_intを出力する端子に供給される。これらインバータＩＮＶ１〜ＩＮＶ３の電源電圧は、内部電圧Ｖdd_int_aである。
インバータＩＮＶ３内の不図示のＰ型トランジスタのゲート幅は、例えば１ｍｍと大きいことが望ましい。インバータＩＮＶ３の出力電圧は、電圧Ｖdd_intの出力端子に供給されている。この出力端子には、１０ｐＦ以上の大きい値の対地容量を設けるのが望ましい。
トランスファゲートＴＧ１は、出力信号Ｃｏｎｔ，Ｃｏｎｔ／に基づいて、内部電圧ＶB1aをバイアス電圧ＶB1の出力端子に供給するか否かを切り替える。トランスファゲートＴＧ２は、出力信号Ｃｏｎｔ，Ｃｏｎｔ／に基づいて、内部電圧ＶB2aをバイアス電圧ＶB2の出力端子に供給するか否かを切り替える。
バイアス電圧ＶB1用の出力端子には、Ｐ型トランジスタＰＭＯＳ２のドレインが接続されている。ＰＭＯＳ２は、インバータＩＮＶ２の出力信号Ｃｏｎｔがロウのとき、すなわちイネーブル信号ＥＮがロウのバイパスモード時に、内部電圧Ｖdd_int_aをバイアス電圧ＶB1用の出力端子から出力する。
バイアス電圧ＶB2用の出力端子には、Ｐ型トランジスタＰＭＯＳ３のドレインが接続されている。ＰＭＯＳ３は、インバータＩＮＶ２の出力信号Ｃｏｎｔがロウのとき、すなわちイネーブル信号ＥＮがロウのバイパスモード時に、内部電圧Ｖdd_int_aをバイアス電圧ＶB2用の出力端子から出力する。
図１３は図８Ａの第１変形例による高周波半導体増幅回路１の回路図である。図１３は、図８ＡのＦＥＴsw1とインダクタＬsの接続順序を逆にしたものであり、それ以外は共通である。図１３の高周波半導体増幅回路１であっても、図８Ａと同様の優れたノイズ指数ＮＦが得られる。
図１４Ａは図８Ａの第２変形例による高周波半導体増幅回路１の回路図、図１４Ｂは図１４Ａの高周波半導体増幅回路１内のバイアス生成回路２の入出力電圧を示す図である。図１４Ａの高周波半導体増幅回路１は、図８Ａの回路構成に加えて、Ｎ型トランジスタＦＥＴsw2と、キャパシタＣx3と、抵抗Ｒgg2とを備えている。ＦＥＴsw2とキャパシタＣx3は、ゲインモードかバイパスモードかによって出力端子ＲＦoutに接続されるキャパシタの容量を調整する容量調整回路である。
図１４Ｂを図８Ｂと比較すればわかるように、図１４Ａのバイアス生成回路２が生成する電圧Ｖdd_int、バイアス電圧ＶB1およびバイアス電圧ＶB2は、ゲインモードとバイパスモードのいずれでも、図９Ａのバイアス生成回路２と同じである。
図１４Ａのバイアス生成回路２が新たに生成する電圧ＶＨは、ゲインモードとバイパスモードのいずれでも、１．６Ｖに設定されている。
ゲインモードでは、ＦＥＴ１のゲート電圧を閾値近辺に設定するため、低消費電流で優れたノイズ指数ＮＦを実現できる。電圧Ｖdd_int＝１．６Ｖであるため、ＦＥＴsw2のゲート−ソース間電圧は０Ｖになり、ＦＥＴsw2はオフ状態になる。よって、ゲインモードでは、図８Ａと同様の回路動作を行う。
次に、図１４Ａの高周波半導体増幅回路１のバイパスモードについて説明する。図１５は図１４Ａの高周波半導体増幅回路１のバイパスモード時の等価回路と信号経路を示す模式図である。バイパスモードでは、ＦＥＴ１は強反転状態すなわち完全なオン状態になる。電圧Ｖdd_int＝０Ｖであるため、ＦＥＴsw2はオン状態になる。よって、図１５に示すように、出力端子ＲＦoutには、キャパシタＣx2とＣx3が並列接続される。
バイパスモードでは、ＲＦinから入力された高周波入力信号は、キャパシタＣx1を経由した後、並列接続されたキャパシタＣinとＦＥＴ１のゲート容量Ｃon1とを経由し、その後、ＦＥＴ２を経由した後、並列接続されたキャパシタＣx2とＣx3を経由して出力端子ＲＦoutから出力される。ＦＥＴsw2のドレインに接続されたキャパシタＣx3を適切な値に設定することで、バイパスモードにおける高周波経路の特性インピーダンスをほぼ５０Ωに設定できる。
図１６および図１７は、図１４Ａの高周波半導体増幅回路１の電気的特性を二つのモード間で比較した図である。図１６の横軸は周波数（ＭＨｚ）、縦軸はゲイン（ｄＢ）である。例えば、周波数が８３５ＭＨｚでは、ゲインモードのゲインは１７．９ｄＢ、バイパスモードのゲインは−０．７ｄＢであり、良好なゲイン特性を有することがわかる。
図１７の横軸は周波数（ＭＨｚ）、縦軸はノイズ指数ＮＦ（ｄＢ）である。例えば、周波数が８３５ＭＨｚでは、ゲインモードのノイズ指数ＮＦは０．７４ｄＢ、バイパスモードのノイズ指数ＮＦは０．６８ｄＢである。
このように、バイパスモードの損失は０．７ｄＢと小さく、かつノイズ指数ＮＦも０．７ｄＢと優れていることがわかる。
図１８Ａは図８Ａの第３変形例による高周波半導体増幅回路１の回路図、図１８Ｂは図１８Ａの高周波半導体増幅回路１内のバイアス生成回路２の入出力電圧を示す図である。図１８Ａの高周波半導体増幅回路１は、第２変形例である図１４Ａの回路構成に加えて、Ｐ型トランジスタ（第２切替回路）ＰＭＯＳ１を備えている。
ＰＭＯＳ１のゲートと接地ノードとの間には、高抵抗Ｒgg3が接続されている。ＰＭＯＳ１のソースには、バイアス生成回路２から出力される電圧Ｖdd_intが入力される。ＰＭＯＳ１のドレインには、抵抗Ｒdの一端が接続されている。
図１８Ｂを図１４Ｂと比較すればわかるように、バイアス生成回路２から出力される電圧Ｖdd_int、ＶB1、ＶB2、ＶＨは、ゲインモードとバイパスモードのいずれでも、図１４Ａのバイアス生成回路２と同じである。
ＰＭＯＳ１は、ゲインモードのときにオンし、図１４Ａと等価的に同じ回路構成になる。一方、ＰＭＯＳ１は、バイパスモードときにオフする。この場合、抵抗Ｒdが実質的にないものとみなされ、無効化される。よって、キャパシタＣx3を適切に設定することで、高周波経路の特性インピーダンスを理想的な５０Ωに近づけることができる。
図１９は図８Ａの第４変形例による高周波半導体増幅回路１の回路図である。図１９では、接地ノードRF-GND1、RF-GND2、DC-GNDにおける寄生インダクタンスをそれぞれＬgnd1、Ｌgnd2、Ｌgnd3としている。
図１９の高周波半導体増幅回路１は、バイアス生成回路２用の接地ノードDC-GNDと、ＦＥＴsw1のソース側の接地ノードRF-GND1と、ＦＥＴsw3のソース側の接地ノードRF-GND2とを分離することに特徴がある。
図１９において、キャパシタＣB1とＣB22を介して接地ノードDC-GNDに回り込む高周波信号が懸念されるかもしれないが、抵抗ＲB11とＲB21を寄生インダクタンスＬgnd3のインピーダンスに比べて充分に大きい値に設定すれば、接地ノードDC-GNDに重畳する高周波信号は無視できるほどに小さくできる。また、抵抗ＲB12、ＲB22を十分に大きな値に設定すれば、バイアス電圧ＶB1とＶB2に回り込む高周波信号も無視できるほど小さくできる。このように、図１９の回路によれば、高周波入力信号の電力が大きい場合に、高周波信号がバイアス生成回路２に回り込んで誤作動を引き起こすおそれを回避できる。
また、接地ノードRF-GND1、RF-GND2を接続してしまうと、接地ノードRF-GND2の寄生インダクタンスＬgndの影響により、キャパシタＣB21からＦＥＴsw3を介して接地ノードRF-GND2に流れるべき高周波信号がインダクタＬsの接地ノードRF-GND1と結合してしまい、高周波特性が劣化してしまう。
そこで、本実施形態では、バイアス生成回路２の接地ノードDC-GNDを基準ノードとして、基準ノードと接地ノードRF-GND1との間に第１ＥＳＤ（Electro Static Discharge）保護素子２１を接続するとともに、基準ノードと接地ノードRF-GND2との間に第２ＥＳＤ保護素子２２を接続している。これにより、接地ノードRF-GND1、RF-GND2間でのＥＳＤによる障害を防止できる。
このように、第２の実施形態では、カスコード接続されたＦＥＴ１とＦＥＴ２を用いて高周波入力信号を増幅するため、第１の実施形態よりも、高周波利得の高い高周波半導体増幅回路１を実現できる。
（第３の実施形態）
最近のスマートフォンは、世界の各国で使用できるように、マルチバンド対応になっていることが多い。一般に、高周波回路は、無損失整合回路を基本とした狭帯域な回路である。このため、高周波ＬＮＡ３をマルチバンド対応にするには、図２０の無線通信装置１０に示すように、各バンドごとに別個に高周波ＬＮＡ３を設ける構成が考えられる。図２０の無線通信装置１０は、第１スイッチ１１と、複数のバンドパスフィルタ１２ａ，１２ｂと、複数の整合回路１３ａ，１３ｂと、複数の高周波ＬＮＡ３ａ，３ｂと、第２スイッチ１４とを備えている。
第１スイッチ１１は、高周波入力信号を周波数帯域によって切り替えて、対応するバンドパスフィルタ１２ａ，１２ｂと接続する。複数のバンドパスフィルタ１２ａ，１２ｂ、複数の整合回路１３ａ，１３ｂ、および複数の高周波ＬＮＡ３は、高周波入力信号の個々の周波数帯域ごとに設けられている。第２スイッチ１４は、複数の高周波ＬＮＡ３の出力信号のいずれかを選択して、出力端子ＲＦoutから出力する。
図２０からわかるように、マルチバンドのバンド数が増えるほど、バンドパスフィルタ１２ａ，１２ｂ、整合回路１３ａ，１３ｂおよび高周波ＬＮＡ３の数が増えてしまい、かつ、第１スイッチ１１と第２スイッチ１４の内部構成も複雑になり、回路規模が大きくなってしまう。また、図２０にバイパスモードを追加するとなると、さらに回路規模が大きくなってしまう。
そこで、第３の実施形態による高周波半導体増幅回路１は、マルチバンド対応でバイパスモードを備えていながらも、回路規模を縮小できることを特徴とする。
図２１Ａは第３の実施形態による高周波半導体増幅回路１の回路図、図２１Ｂは図２１Ａの高周波半導体増幅回路１内のバイアス生成回路２の入出力電圧を示す図である。図２１Ａの高周波増幅回路は、マルチバンドに対応しており、２つの高周波入力信号のいずれか一方を選択して増幅出力するものである。また、図２１Ａの高周波増幅回路は、ゲインモードとバイパスモードの切替が可能となっている。なお、図２１Ａの高周波半導体増幅回路１は、マルチバンドの最小構成を示しており、３つ以上の任意の数の高周波入力信号のいずれか一つを選択して増幅出力するものであってもよい。
図２１Ａの高周波半導体増幅回路１は、基本的には、図８Ａのバイアス生成回路２以外の回路部分を２つ設けた構成になっている。第１高周波入力信号が入力される入力端子ＲＦin1には、ＤＣカット容量であるキャパシタＣx1を介して、Ｎ型トランジスタ（第１トランジスタ）ＦＥＴ１１のゲートが接続されている。ＦＥＴ１１のゲートとソースとの間には、整合用のキャパシタＣin1が接続されている。ＦＥＴ１１のドレインには、Ｎ型トランジスタ（第３トランジスタ）ＦＥＴ１２がカスコード接続されている。
ＦＥＴ１２のゲートには、キャパシタ（第１キャパシタ）ＣB12の一端が接続されている。このキャパシタＣB12の他端には、Ｎ型トランジスタ（第１切替回路）ＦＥＴ１４のドレインが接続されている。ＦＥＴ１４のソースは接地され、ゲートにはバイアス生成回路２から出力された電圧Ｖdd_intが入力される。ＦＥＴ１２のドレインには、抵抗Ｒd、インダクタＬd、キャパシタＣx2の各一端が接続されている。抵抗ＲdとインダクタＬdの各他端には、電圧Ｖdd_intが入力される。キャパシタＣx2の他端には出力端子ＲＦoutが接続されている。
ＦＥＴ１１のソースには、Ｎ型トランジスタ（第２トランジスタ）ＦＥＴ１３がカスコード接続されている。ＦＥＴ１３のソースと接地ノードとの間には、インダクタＬsが接続されている。ＦＥＴ１３のゲートには、抵抗Ｒgg1を介して、バイアス生成回路２から出力された制御電圧Ｃｏｎ１が入力される。制御電圧Ｃｏｎ１を出力するバイアス生成回路２の出力端子と接地ノードとの間には、対地容量であるキャパシタＣcon1が接続されている。
第２高周波入力信号が入力される入力端子ＲＦin2には、ＤＣカット容量であるキャパシタＣx5を介して、Ｎ型トランジスタＦＥＴ２１のゲートが接続されている。ＦＥＴ２１のゲートとソースとの間には、整合用のキャパシタＣin2が接続されている。ＦＥＴ２１のドレインには、Ｎ型トランジスタＦＥＴ２２がカスコード接続されている。
ＦＥＴ２２のゲートには、キャパシタＣB22の一端が接続されている。このキャパシタＣB22の他端には、Ｎ型トランジスタＦＥＴ２４のドレインが接続されている。ＦＥＴ２４のソースは接地され、ゲートにはバイアス生成回路２から出力された電圧Ｖdd_intが入力される。ＦＥＴ２２のドレインには、抵抗Ｒd、インダクタ（第１インダクタ）Ｌd、キャパシタ（第２キャパシタ）Ｃx2の各一端が接続されている。
ＦＥＴ２１のソースには、Ｎ型トランジスタＦＥＴ２３がカスコード接続されている。ＦＥＴ２３のソースと接地ノードとの間には、インダクタＬsが接続されている。ＦＥＴ２３のゲートには、抵抗Ｒgg2を介して、バイアス生成回路２から出力された制御電圧Ｃｏｎ２が入力される。制御電圧Ｃｏｎ２を出力するバイアス生成回路２の出力端子と接地ノードとの間には、対地容量であるキャパシタＣcon2が接続されている。
図２１Ａのバイアス生成回路２には、制御電圧Ｖc1、Ｖc2、Ｖc3が入力される。バイアス生成回路２は、これら制御電圧Ｖc1、Ｖc2、Ｖc3の論理により、図２１Ｂに示すように、２種類の高周波入力信号のいずれか一方を選択して、ゲインモード、バイパスモードまたはシャットダウンモードに設定する。ここで、シャットダウンモードとは、バイアス生成回路２の出力信号をすべて０Ｖにして、出力端子ＲＦoutから何も出力しないモードである。
図２１Ａのバイアス生成回路２は、例えば第１高周波入力信号とゲインモードを選択する際には、ＦＥＴ１３がオンし、ＦＥＴ２３がオフするように制御電圧Ｃｏｎ１、Ｃｏｎ２を生成し、かつＦＥＴ１１のゲートに与えるバイアス電圧ＶＢ１１をＦＥＴ１１のドレイン−ソース間電圧より低く設定してＦＥＴ１１のゲート電圧を閾値近辺に設定し、かつＦＥＴ１２のゲートに与えるバイアス電圧ＶB12を所定の電圧に設定し、かつＦＥＴ２２をオフさせる。ここで、所定の電圧とは、ＦＥＴ１１のドレイン−ソース間電圧を最適な値（例えば０．８Ｖ）に設定するための電圧（例えば、１．１５Ｖ）である。また、バイアス生成回路２は、例えば第１高周波入力信号とバイパスモードを選択する際には、ＦＥＴ１３とＦＥＴ２３がともにオフするように制御電圧Ｃｏｎ１、Ｃｏｎ２を生成し、かつＦＥＴ１１のチャネルが強反転状態になり、ＦＥＴ２１がオフするようにバイアス電圧ＶB11、ＶB21を生成し、かつＦＥＴ１１にカスコード接続されたＦＥＴ１２がオンし、ＦＥＴ２２がオフするようにバイアス電圧ＶB12、ＶB22を生成する。
例えば、第１高周波入力信号とゲインモードを選択したとする。この場合、ＲＦin1から入力された高周波入力信号をＦＥＴ１１とＦＥＴ１２で構成されるカスコード増幅回路にて増幅して、出力端子ＲＦoutから出力する。このとき、ＦＥＴ１１のゲートに入力されるバイアス電圧ＶB11は０．３５Ｖであることから、ＦＥＴ１１のゲート電圧は閾値近辺に設定される。したがって、ＦＥＴ１１は、低消費電流で優れたノイズ指数ＮＦを発揮する。また、バイアス電圧ＶB12は、ＦＥＴ１１のドレイン−ソース間電圧Ｖdsが適切な値（例えば０．８Ｖ）になるように設定される。
なお、入力整合回路は、入力端子ＲＦin1に外付けされるインダクタＬext1、キャパシタＣin1、インダクタＬsとで構成される。
ゲインモードでは、ＦＥＴ１４はオン状態であるため、ＦＥＴ１２のゲートは容量ＣB12を介して接地されている。一方、ＦＥＴ２１、ＦＥＴ２２、ＦＥＴ２３はオフ状態であり、存在しないものと見なすことができる。よって、ゲインモード時には、図２１Ａの回路は、等価的に図８Ａの回路と同じになる。なお、第２高周波入力信号とゲインモードを選択した場合も、同様である。
次に、第１高周波入力信号とバイパスモードを選択したとする。図２２は図２１Ａの高周波半導体増幅回路１のバイパスモード時の等価回路と信号経路を示す模式図である。このとき、バイアス電圧ＶB11は１．６Ｖであるため、ＦＥＴ１１のチャネルは強反転状態になっており、ＦＥＴ１１はオン状態である。このため、図２２では、ＦＥＴ１１をＭＯＳ容量Ｃon11と表記している。
チップに外付けされたインダクタＬext1と入力端子ＲＦinから入力された高周波信号は、キャパシタＣx1を経由した後、並列化されたキャパシタＣon11とキャパシタＣin1を経て、ＦＥＴ１２のソースノードに流れ込む。バイパスモードでは、ＦＥＴ１２は、ゲート接地ではなく、ゲートが高インピーダンスの高周波スイッチとして機能する。これにより、高周波信号はほとんど損失なしでＦＥＴ１２を通過することができる。ＦＥＴ１２を通過した高周波信号は、キャパシタＣx2を介して出力端子ＲＦoutから出力される。
なお、入力端子ＲＦin1に外付けされるインダクタＬext1、キャパシタＣin1、Ｃon11、インダクタＬd、抵抗Ｒd、キャパシタＣx2により、インピーダンスは５０Ωからずれるが、適切な設計を行えば、大きくずれることはない。
このように、図２１Ａの高周波半導体増幅回路１は、バイパスモードでは、ＦＥＴ１２はゲートが高インピーダンスの高周波スイッチとして機能するため、高周波信号はほとんど損失せずにＦＥＴ１２を通過することができる。
図２３と図２４は図２１Ａの高周波半導体増幅回路１のシミュレーション結果を示すグラフである。図２３の横軸は周波数（ＭＨｚ）、縦軸はゲイン（ｄＢ）である。例えば、周波数が８２０ＭＨｚでは、ゲインモードのゲインは１７．２ｄＢ、バイパスモードのゲインは−３．９ｄＢであり、良好なゲイン特性を有することがわかる。
図２４の横軸は周波数（ＭＨｚ）、縦軸はノイズ指数ＮＦ（ｄＢ）である。例えば、周波数が８２０ＭＨｚでは、ゲインモードのノイズ指数ＮＦは０．７５ｄＢ、バイパスモードのノイズ指数ＮＦは０．８０ｄＢである。
このように、バイパスモードの損失は４ｄＢ程度と小さく、かつノイズ指数ＮＦは０．８ｄＢと優れていることがわかる。
図２５Ａは図２１Ａの第１変形例による高周波半導体増幅回路１の回路図、図２５Ｂは図２１の高周波半導体増幅回路１内のバイアス生成回路２の入出力電圧を示す図である。
図２５Ａの高周波半導体増幅回路１は、図２１Ａの回路構成に加えて、ＦＥＴ３１と、ＦＥＴ３２と、抵抗Ｒgg4、Ｒgg5と、キャパシタＣx3、Ｃx4とを備えている。
ＦＥＴ３１のゲートには、抵抗Ｒgg4を介して、バイアス生成回路２から出力された制御電圧Ｃｏｎ３が入力される。ＦＥＴ３１のドレインは、ＦＥＴ１２とＦＥＴ２２の両ドレインに接続されている。ＦＥＴ３１のソースはキャパシタＣx3の一端に接続されている。
ＦＥＴ３２のゲートには、抵抗Ｒgg5を介して、バイアス生成回路２から出力された制御電圧Ｃｏｎ４が入力される。ＦＥＴ３２のドレインは、ＦＥＴ１２とＦＥＴ２２の両ドレインに接続されている。ＦＥＴ３２のソースはキャパシタＣx4の一端に接続されている。キャパシタＣx3とＣx4の両他端は、キャパシタＣx2の他端とともに出力端子ＲＦoutに接続されている。ＦＥＴ３１、ＦＥＴ３２、キャパシタＣx3、Ｃx4は、容量調整回路を構成している。
図２５ＡにおけるＦＥＴ１１、ＦＥＴ１２、ＦＥＴ２１、ＦＥＴ２２の各閾値電圧Ｖthは０．３Ｖ、ＦＥＴ１３、ＦＥＴ１４、ＦＥＴ２３、ＦＥＴ２４、ＦＥＴ３１、ＦＥＴ３２の各閾値電圧Ｖthは０．５Ｖを想定している。
図２５Ａの高周波半導体増幅回路１において、第１高周波入力信号とバイパスモードが選択された際には、ＦＥＴ３１はオン状態、ＦＥＴ３２はオフ状態となる。よって、キャパシタＣx3は有効で、Ｃx4は無効となる。これにより、キャパシタＣx2とＣx3が並列接続された状態となり、キャパシタＣx3を適切に設定することで、高周波経路の特性インピーダンスを理想的な５０Ωに近づけることができる。
図２６と図２７は図２５Ａの高周波半導体増幅回路１のバイパスモード時の等価回路と信号経路を示す模式図である。図２６は第１高周波入力信号が選択された場合を示し、図２７は第２高周波入力信号が選択された場合を示している。
第１高周波入力信号が選択されて、かつバイパスモードのとき、バイアス電圧ＶB11は１．６Ｖとなり、ＦＥＴ１１のチャネルは強反転状態となる。このため、図２６では、ＦＥＴ１１をＭＯＳ容量Ｃon11で表している。入力端子ＲＦin1に外付けされたインダクタＬext1を経由して入力端子ＲＦin1に入力された高周波信号は、キャパシタＣx1を経由した後、並列接続されたキャパシタＣon11とＣin1を経て、さらに、ＦＥＴ１２を経由した後、並列接続されたＣx2とＣx3を経由して出力端子ＲＦoutから出力される。
バイパスモード時には、ＦＥＴ１２はゲート接地ではなく、ゲートが高インピーダンスの高周波スイッチとして機能する。これにより、高周波信号は、ほとんど損失せずにＦＥＴ１２を通過することができる。また、バイパスモード時の高周波信号の伝送経路上には、図２６に示すように、インダクタＬext1、キャパシタＣx1、並列接続されたキャパシタＣon11とＣin1の合成容量、並列接続された抵抗ＲdとインダクタＬd、並列接続されたキャパシタＣx2とＣx3の合成容量とが存在する。キャパシタＣx3の容量を適切な値に調整することで、入力端子ＲＦin1から入力される高周波信号の周波数に対して、この経路の高周波インピーダンスをほぼ５０Ωにすることができる。これにより、低損失で良好なノイズ指数ＮＦの高周波半導体増幅回路１を実現できる。
一方、第２高周波入力信号が選択されて、かつバイパスモードのとき、バイアス電圧ＶB21は１．６Ｖとなり、ＦＥＴ２１のチャネルは強反転状態となる。このため、図２７では、ＦＥＴ２１をＭＯＳ容量Ｃon21で表している。入力端子ＲＦin2に外付けされたインダクタＬext2を経由して入力端子ＲＦin2に入力された高周波信号は、キャパシタＣx2を経由した後、並列接続されたキャパシタＣon21とＣin2を経て、さらに、ＦＥＴ２２を経由した後、並列接続されたキャパシタＣx2、Ｃx3、Ｃx4を経由して出力端子ＲＦoutから出力される。キャパシタＣx3とＣx4の容量を適切な値に調整することで、入力端子ＲＦin1から入力される高周波信号の周波数に対して、この経路の高周波インピーダンスをほぼ５０Ωにすることができる。これにより、低損失で良好なノイズ指数ＮＦの高周波半導体増幅回路１を実現できる。
図２８Ａは図２１Ａの第２変形例による高周波半導体増幅回路１の回路図、図２８Ｂは図２１の高周波半導体増幅回路１内のバイアス生成回路２の入出力電圧を示す図である。
図２８Ａの高周波半導体増幅回路１は、第１変形例である図２５Ａの回路構成に加えて、Ｐ型トランジスタ（第２切替回路）ＰＭＯＳ１を備えている。ＰＭＯＳ１のゲートと接地ノードの間には、高抵抗Ｒgg3が接続されている。ＰＭＯＳ１のドレインは、抵抗Ｒdの一端に接続されている。ＰＭＯＳ１のソースには、バイアス生成回路２から出力された電圧Ｖdd_intが入力される。
ＰＭＯＳ１の閾値電圧Ｖthは例えば−０．５Ｖである。ゲインモードでは、ＰＭＯＳ１はオン状態となり、抵抗Ｒdは有効となるが、バイパスモードでは、ＰＭＯＳ１はオフ状態となり、抵抗Ｒdは無効となる。
これにより、バイパスモードにおける伝送経路から、損失をもたらす抵抗Ｒdを実効的に除外でき、バイパスモードにおける損失をさらに改善できる。
図２９は図２１Ａの第３変形例による高周波半導体増幅回路１の回路図である。図２９の高周波半導体増幅回路１は、図２１Ａの回路構成に加えて、ＦＥＴ１３のソースと接地ノードとの間にインダクタＬs1を接続するとともに、ＦＥＴ２３のソースとＦＥＴ１３のソースとの間にインダクタＬs2を接続している。入力端子ＲＦin側の入力整合回路は、ＦＥＴ１１のゲート−ソース間のキャパシタＣin1とインダクタＬs1とで構成され、第１高周波入力信号と第２高周波入力信号の周波数が近い場合にはキャパシタＣin1とＣin2の容量差だけで対応できるが、周波数差が大きい場合には、インダクタＬs1とＬs2を電気的に分離させて、個別にインダクタンスを調整できるようにするのが望ましい。このため、図２９では、インダクタＬs1とＬs2を電気的に分離させている。
第１高周波入力信号が選択されて、かつゲインモードのとき、ソースディジェネレーションをもたらすインダクタはＬs1となる。また、第２高周波入力信号が選択されて、かつゲインモードのとき、ソースディジェネレーションをもたらすインダクタはＬs1＋Ｌs2となる。入力端子ＲＦin1から入力される第１高周波入力信号の周波数ｆ１と、入力端子ＲＦin2から入力される第２高周波入力信号の周波数ｆ２とはわずかに異なっている。例えばｆ１＝９００ＭＨｚ、ｆ２＝８００ＭＨｚである。
よって、最適なソースディジェネレーションをもたらすインダクタンスは、各入力端子ごとに異なる。本実施形態では、各入力に対して最適なソースディジェネレーションをもたらすインダクタンスを設定できるため、ゲインモードでの電気的特性（特に、利得とノイズ指数ＮＦ）を改善できる。
なお、一端が接地されているインダクタＬs1が主たる整合用インダクタであり、インダクタＬs2は周波数の差分（ｆ１−ｆ２）を補正するために設けられている。よって、インダクタンスは必然的に、Ｌs1＞Ｌs2となる。Ｌs2に必要なレイアウト面積は、Ｌs1に必要なレイアウト面積よりも極めて小さく、図２１Ａに比べてチップ面積が大きく増加することはない。
図３０は図２１Ａの第４変形例による高周波半導体増幅回路１の回路図である。図３０の高周波半導体増幅回路１は、ＦＥＴ１３のソースとＦＥＴ２３のソースとを接続し、この接続ノードと接地ノードとの間に、インダクタＬs1とＬs2を直列接続し、インダクタＬs2に並列にＦＥＴ５を接続し、ＦＥＴ５のゲートに制御電圧Ｃｏｎ１を入力する。
図３０の高周波半導体増幅回路１において、第１高周波入力信号が選択されていてゲインモードのときには、ＦＥＴ５はオン状態となり、ソースディジェネレーションをもたらすインダクタンスはＬs1のみである。第２高周波入力信号が選択されていてゲインモードのときには、Ｆｅｔはオフ状態となり、ソースディジェネレーションをもたらすインダクタンスは、Ｌs1＋Ｌs2となる。
上述したように、入力端子ＲＦin1から入力される第１高周波入力信号の周波数ｆ１と、入力端子ＲＦin2から入力される第２高周波入力信号の周波数ｆ２とは僅かに異なっている。第４変形例による高周波半導体増幅回路１によれば、各入力端子に対して最適なソースディジェネレーションをもたらすインダクタンスを設定できるため、第３変形例と同様に、ゲインモードでの電気的特性（特に、利得とノイズ指数ＮＦ）を改善できる。
図３１は図２１Ａの第５変形例による高周波半導体増幅回路１の回路図である。図３１の高周波半導体増幅回路１は、図２１Ａの回路構成に加えて、ＦＥＴ１３のソースと接地ノードとの間にインダクタＬs1を接続するとともに、ＦＥＴ２３のソースと接地ノードとの間にインダクタＬs2を接続している。
図２８Ａの回路において、ＦＥＴ１３とＦＥＴ２３の配置が離れている場合、ＦＥＴ１３のソースとインダクタＬsの距離とＦＥＴ２３のソースとインダクタＬsの距離は異なることになる。ＦＥＴ１３、ＦＥＴ２３とインダクタＬsを結ぶ配線の寄生インダクタンスもインダクタＬsの一部と見做す必要があるので、ＦＥＴ１３とＦＥＴ２３のソースインダクタンスは実質的に異なってしまう。そのような場合には図３１のようにインダクタＬsを独立に設けるのが有効である。
そこで、本実施形態では、ＦＥＴ１３のソースに接続されるインダクタＬs1と、ＦＥＴ２３のソースに接続されるインダクタＬs2とを電気的に分離させている。
図３２は第１高周波入力信号を選択してバイパスモードで動作させる場合の等価回路と信号経路を示す図である。図３２では、ＦＥＴ１１をＭＯＳ容量Ｃon11として表記している。入力端子ＲＦin1に外付けされたインダクタＬext1から、入力端子ＲＦin1に入力された高周波入力信号は、キャパシタＣx1と、並列接続されたキャパシタＣon11、Ｃin1を通過し、さらにＦＥＴ１２とキャパシタＣx2を順に経由して出力端子ＲＦoutから出力される。
図３３は図２１Ａの第６変形例による高周波半導体増幅回路１の回路図である。図３３の高周波半導体増幅回路１は、図３１の回路構成に加えて、ＦＥＴ３１と、ＦＥＴ３２と、抵抗Ｒgg4、Ｒgg5と、キャパシタＣx3、Ｃx4と、Ｐ型トランジスタＰＭＯＳ１と、抵抗Ｒgg3とを備えている。
ＦＥＴ３１のゲートには、抵抗Ｒgg4を介して、バイアス生成回路２から出力された制御電圧Ｃｏｎ３が入力される。ＦＥＴ３１のドレインは、ＦＥＴ１２とＦＥＴ２２の両ドレインに接続されている。ＦＥＴ３１のソースはキャパシタＣx3の一端に接続されている。
ＦＥＴ３２のゲートには、抵抗Ｒgg5を介して、バイアス生成回路２から出力された制御電圧Ｃｏｎ４が入力される。ＦＥＴ３２のドレインは、ＦＥＴ１２とＦＥＴ２２の両ドレインに接続されている。ＦＥＴ３２のソースはキャパシタＣx4の一端に接続されている。
ＰＭＯＳ１のゲートと接地ノードの間には、高抵抗Ｒgg3が接続されている。ＰＭＯＳ１のドレインは、抵抗Ｒdの一端に接続されている。ＰＭＯＳ１のソースには、バイアス生成回路２から出力された電圧Ｖdd_intが入力される。
ＰＭＯＳ１の閾値電圧Ｖthは例えば−０．５Ｖである。ゲインモードでは、ＰＭＯＳ１はオン状態となり、抵抗Ｒdは有効となるが、バイパスモードでは、ＰＭＯＳ１はオフ状態となり、抵抗Ｒdは無効となる。
ＦＥＴ３１とＦＥＴ３２のオン／オフにより、出力整合回路内の容量成分をキャパシタＣx3とＣx4にて調整できるため、高周波信号の伝搬経路上の特性インピーダンスを５０Ωに合わせやすくなる。
また、ＰＭＯＳ１を設けることで、バイパスモードにおける伝送経路から、損失をもたらす抵抗Ｒdを実効的に除外でき、バイパスモードにおける損失をさらに改善できる。
図３４は第１高周波入力信号とバイパスモードが選択された際の等価回路と信号経路を示す図である。図３４では、ＦＥＴ１１をＭＯＳ容量Ｃon11として表記している。入力端子ＲＦin1に外付けされたインダクタＬext1から、入力端子ＲＦin1に入力された高周波入力信号は、キャパシタＣx1と、並列接続されたキャパシタＣon11、Ｃin1を通過し、さらにＦＥＴ１２を通過した後、並列接続されたキャパシタＣx2とＣx3を経由して出力端子ＲＦoutから出力される。
図３５は第２高周波入力信号とバイパスモードが選択された際の等価回路と信号経路を示す図である。図３５では、ＦＥＴ２１をＭＯＳ容量Ｃon21として表記している。入力端子ＲＦin2に外付けされたインダクタＬext2から、入力端子ＲＦin2に入力された高周波入力信号は、キャパシタＣx2と、並列接続されたキャパシタＣon21、Ｃin2を通過し、さらにＦＥＴ２２を通過した後、並列接続されたキャパシタＣx2、Ｃx3、Ｃx4を経由して出力端子ＲＦoutから出力される。
このように、第３の実施形態では、マルチバンド対応で、かつバイパスモードを有する高周波半導体増幅回路１を比較的小さいレイアウト面積で実現できる。また、ゲインモードとバイパスモードのいずれでも、良好なノイズ指数ＮＦが得られる。
（第４の実施形態）
第４の実施形態は、第３の実施形態とは異なる回路構成にて、マルチバンド対応で、かつバイパスモードの選択ができるようにしたものである。
図３６Ａは第４の実施形態による高周波半導体増幅回路１の回路図、図３６Ｂは図３６Ａの高周波半導体増幅回路１内のバイアス生成回路２の入出力電圧を示す図である。図３６Ａの高周波増幅回路は、マルチバンドに対応しており、２つの高周波入力信号のいずれか一方を選択して増幅出力するものである。また、図３６Ａの高周波増幅回路は、ゲインモードとバイパスモードの切替が可能となっている。なお、図３６Ａの高周波半導体増幅回路１は、マルチバンドの最小構成を示しており、３つ以上の任意の数の高周波入力信号のいずれか一つを選択して増幅出力するものであってもよい。
図３６Ａの高周波半導体増幅回路１において、入力端子ＲＦin1から入力された第１高周波入力信号は、キャパシタＣx1を介してＮ型トランジスタ（第１トランジスタ）ＦＥＴ１１のゲートに入力される。ＦＥＴ１１のゲートとソースとの間には、キャパシタＣin1が接続されている。ＦＥＴ１１のゲートには、抵抗ＲB11とＲB32を介して、バイアス生成回路２から出力されたバイアス電圧ＶB1が入力される。ＦＥＴ１１のドレインには、Ｎ型トランジスタ（第２トランジスタ）ＦＥＴ１２がカスコード接続されている。
ＦＥＴ１２のゲートには、抵抗ＲB12を介して、バイアス生成回路２から出力された制御電圧Ｃｏｎ１３が入力される。ＦＥＴ１２のドレインには、Ｎ型トランジスタ（第４トランジスタ）ＦＥＴ３のソースが接続されている。ＦＥＴ３のゲートには、抵抗ＲB31を介して、バイアス生成回路２から出力されたバイアス電圧ＶB2が入力される。ＦＥＴ３のドレインには、抵抗Ｒd、インダクタＬdおよびキャパシタ（第２キャパシタ）Ｃx2の各一端が接続されている。抵抗ＲdとインダクタＬdの各他端には、バイアス生成回路２から出力された電圧Ｖdd_intが供給される。ＦＥＴ３のゲートには、キャパシタ（第１キャパシタ）ＣB2の一端が接続されている。キャパシタの他端は、Ｎ型トランジスタ（第１切替回路）ＦＥＴ４のドレインに接続されている。ＦＥＴ４のソースは接地されており、ＦＥＴ４のゲートには電圧Ｖdd_intが入力される。
ＦＥＴ１１のソースには、Ｎ型トランジスタ（第３トランジスタ）ＦＥＴ１３のドレインが接続されている。ＦＥＴ１３のゲートには、抵抗Ｒgg1を介して、バイアス生成回路２から出力された制御電圧Ｃｏｎ１２が入力される。ＦＥＴ１３のソースと接地ノードとの間には、インダクタ（第２インダクタ）Ｌsが接続されている。
入力端子ＲＦin2から入力された第２高周波入力信号は、キャパシタＣx5を介してＦＥＴ２１のゲートに入力される。ＦＥＴ２１のゲートとソースとの間には、キャパシタＣin2が接続されている。ＦＥＴ２１のゲートには、抵抗ＲB21とＲB32を介して、バイアス生成回路２から出力されたバイアス電圧ＶB1が入力される。ＦＥＴ２１のドレインには、ＦＥＴ２２がカスコード接続されている。ＦＥＴ２２のゲートには、ＲＢ２２を介して、バイアス生成回路２から出力された制御電圧Ｃｏｎ２３が入力される。ＦＥＴ２２のドレインは、ＦＥＴ３のソースに接続されている。
ＦＥＴ２１のソースには、ＦＥＴ２３がカスコード接続されている。ＦＥＴ２３のゲートには、抵抗Ｒgg2を介して、バイアス生成回路２から出力された制御電圧Ｃｏｎ２２が入力される。ＦＥＴ２３のソースと接地ノードの間には、インダクタＬsが接続されている。
図３６Ａのバイアス生成回路２は、例えば第１高周波入力信号とゲインモードを選択する際には、ＦＥＴ１２とＦＥＴ１３がオンし、ＦＥＴ２２とＦＥＴ２３がオフするように制御電圧（第１制御電圧、第２制御電圧）Ｃｏｎ１２、Ｃｏｎ１３、Ｃｏｎ２２、Ｃｏｎ２３を生成し、かつＦＥＴ１１のゲートに与えるバイアス電圧（第１バイアス電圧）ＶB1をＦＥＴ１１のドレイン−ソース間電圧より低く設定してＦＥＴ１１のゲート電圧を閾値近辺に設定し、かつＦＥＴ３のバイアス電圧（第２バイアス電圧）ＶB2を所定の電圧に設定する。ここで、所定の電圧とは、ＦＥＴ１１のドレイン−ソース間電圧を最適な値（例えば０．８Ｖ）に設定するための電圧（例えば１．１５Ｖ）である。また、図３６Ａのバイアス生成回路２は、例えば第１高周波入力信号とバイパスモードを選択する際には、ＦＥＴ１３とＦＥＴ２３がオフするように制御電圧Ｃｏｎ１２、Ｃｏｎ２２を生成し、かつＦＥＴ１２がオンしてＦＥＴ２２がオフするように制御電圧Ｃｏｎ１３、Ｃｏｎ２３が生成し、かつＦＥＴ１１とＦＥＴ２１のチャネルが強反転状態になるようにバイアス電圧ＶB1を設定し、かつＦＥＴ３がオンするようにバイアス電圧ＶB2を設定する。
図３７は第１高周波入力信号が選択されてゲインモードの場合の等価回路図である。ＦＥＴ１２とＦＥＴ１３はともにオン状態である。ＦＥＴ１１のソースは、オン状態のＦＥＴ１２を介して、インダクタＬsに接続されている。よって、ＦＥＴ１１は、ソースディジェネレーションをもたらすソース接地のＦＥＴとして機能する。また、ＦＥＴ３はゲート接地のＦＥＴとして機能する。このように、図３７は、ソース接地のＦＥＴ１１とゲート接地のＦＥＴ３とを有するカスコード増幅器である。バイアス電圧ＶB1は、ＦＥＴ１１のゲート電圧が閾値近辺になる０．３５Ｖに設定されている。これにより、ＦＥＴ１１は、低消費電流で優れたノイズ指数ＮＦを有する。なお、ＦＥＴ２２とＦＥＴ２３はオフ状態であり、第２高周波入力信号が入力される入力端子ＲＦin2側は無効である。
図３８は第２高周波入力信号が選択されてゲインモードの場合の等価回路図である。この場合、ＦＥＴ２２とＦＥＴ２３がオン状態である。よって、図３８は、ソース接地のＦＥＴ２１とゲート接地のＦＥＴ３とを有するカスコード増幅器である。ＦＥＴ２１のゲート電圧は、閾値近辺に設定されるため、低消費電力で優れたノイズ指数ＮＦを有する。なお、ＦＥＴ１２とＦＥＴ１３はオフ状態であり、第１高周波入力信号が入力される入力端子ＲＦin1側は無効である。
図３９は第１高周波入力信号が選択されてバイパスモードの場合の等価回路図である。バイパスモードでは、バイアス生成回路２から出力される電圧Ｖdd_int＝０Ｖとなる。図３９の特徴は、バイパスモードにおいて高周波入力信号がゲートに入力されるＦＥＴ１１またはＦＥＴ２１を、パッシブ素子として用いる点にある。
ＦＥＴ１１のゲートに高電圧（例えば、１．６Ｖ）を入力することで、ＦＥＴ１１のチャネルは強反転状態になる。これにより、ＦＥＴ１１のゲート容量が大きくなり、その容量をパッシブ素子として用いることができる。
ＦＥＴ１２はオン状態、ＦＥＴ１３はオフ状態であるため、入力端子ＲＦin1から入力された高周波信号は、ＭＯＳ容量として機能するＦＥＴ１１を経由して、オン状態のＦＥＴ１２、ＦＥＴ３、および出力整合回路を順に経由して、出力端子ＲＦoutから出力される。
なお、バイパスモードでは、ＦＥＴ４はオフ状態となり、キャパシタＣB2は無効となる。よって、ＦＥＴ３はオン状態の高周波スイッチとなり、高周波信号がＦＥＴ３を通過する際、損失はほとんど生じない。なお、このとき、ＦＥＴ２２とＦＥＴ２３はオフ状態であり、入力端子ＲＦin2側は無効である。
図４０は第２高周波入力信号が選択されてバイパスモードの場合の等価回路図である。ＦＥＴ２２はオン状態、ＦＥＴ２３はオフ状態であるため、入力端子ＲＦin2から入力された高周波信号は、ＭＯＳ容量として機能するＦＥＴ２１を経由して、オン状態のＦＥＴ２２、ＦＥＴ３、および出力整合回路を順に経由して、出力端子ＲＦoutから出力される。ＦＥＴ１２とＦＥＴ１３はオフ状態であり、入力端子ＲＦin1側は無効である。
図４１はシャットダウンモードの場合の等価回路図である。シャットダウンモード時には、バイアス生成回路２から出力されるすべてのバイアス電圧と制御電圧が０Ｖとなり、入力端子ＲＦin1、ＲＦin2と出力端子ＲＦoutとの間は、電気的に遮断される。
図４２は図３６Ａの第１変形例による高周波半導体増幅回路１の回路図である。図４２は、図３１と同様に、ＦＥＴ１３のソースと接地ノードとの間にインダクタＬs1を接続し、かつＦＥＴ２３のソースと接地ノードとの間にインダクタＬs2を接続している。
図４２の高周波半導体増幅回路１の効果は、図３２と同様であるため、説明を省略する。
図４３は第１高周波入力信号とゲインモードを選択する場合の等価回路図である。図４３はインダクタＬs1とＬs2の配置を除けば、図３７と同様であるため、詳細な説明は省略する。
図４４は第２高周波入力信号とゲインモードを選択する場合の等価回路図である。図４４はインダクタＬs1とＬs2の配置を除けば、図３８と同様であるため、詳細な説明は省略する。
図４５は第１高周波入力信号とバイパスモードを選択する場合の等価回路図である。図４５はインダクタＬs1とＬs2の配置を除けば、図３９と同様であるため、詳細な説明は省略する。
図４６は第２高周波入力信号とバイパスモードを選択する場合の等価回路図である。図４６はインダクタＬs1とＬs2の配置を除けば、図３９と同様であるため、詳細な説明は省略する。
図４７はシャットダウンモードを選択する場合の等価回路図である。図４７はインダクタＬs1とＬs2の配置を除けば、図４０と同様であるため、詳細な説明は省略する。
図４８は図３６Ａの第２変形例による高周波半導体増幅回路１の回路図である。図４８は、図３６Ａの回路構成に、ＦＥＴ３１と、ＦＥＴ３２と、抵抗Ｒgg4、Ｒgg5と、キャパシタＣx3、Ｃx4と、Ｐ型トランジスタＰＭＯＳ１と、抵抗Ｒgg3とを備えている。
これらの追加された各回路素子の接続関係、回路動作および効果は、上述した図３３と同様であるため、詳細な説明は省略する。
なお、図示はしていないが、第４の実施形態による高周波半導体増幅回路１においても、図２８Ａと同様のＰＭＯＳ１、ＦＥＴ３１、ＦＥＴ３２、Ｃx3、Ｃx4などを追加してもよい。または、図２９や図３０と同様のインダクタＬs1とＬs2を設けてもよい。
このように、第４の実施形態においても、マルチバンド対応で、かつバイパスモードを有する高周波半導体増幅回路１を比較的小さいレイアウト面積で実現できる。また、ゲインモードとバイパスモードのいずれでも、良好なノイズ指数ＮＦが得られる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 高周波半導体増幅回路、２ バイパス生成回路、３ 高周波ＬＮＡ、１１ 第１スイッチ、１２ａ，１２ｂ バンドパスフィルタ、１３ａ，１３ｂ 整合回路、１４ 第２スイッチ、２１ 第１ＥＳＤ保護素子、２２ 第２ＥＳＤ保護素子

Claims (5)

  1. ＳＯＩ（Silicon On Insulator）基板上に配置され、高周波入力信号を増幅する第１トランジスタと、
    前記ＳＯＩ基板上に配置され、前記第１トランジスタにカスコード接続されてソース接地の第２トランジスタと、
    前記ＳＯＩ基板上に配置され、前記第１トランジスタのゲートを駆動する第１バイアス電圧と、前記第２トランジスタのオンまたはオフの切替を制御する制御電圧と、前記第１トランジスタのドレイン電圧を設定するのに用いられる第１電圧と、を生成するバイアス生成回路と、を備え、
    前記バイアス生成回路は、
    前記高周波入力信号を増幅して出力する第１モード時には、前記第２トランジスタがオンするように前記制御電圧を生成し、
    前記高周波入力信号を増幅せずに出力する第２モード時には、前記第１電圧を接地電位とし、かつ前記第２トランジスタがオフするように前記制御電圧を生成し、かつ前記第１バイアス電圧を前記第１モード時よりも高電位に設定する、高周波半導体増幅回路。
  2. ＳＯＩ（Silicon On Insulator）基板上に配置され、高周波入力信号を増幅する第１トランジスタと、
    前記ＳＯＩ基板上に配置され、前記第１トランジスタにカスコード接続されてソース接地の第２トランジスタと、
    前記ＳＯＩ基板上に配置され、前記第１トランジスタにカスコード接続されて、ドレインから前記高周波入力信号を増幅した信号を出力可能な第３トランジスタと、
    前記第１トランジスタのゲートを駆動する第１バイアス電圧と、前記第２トランジスタのオンまたはオフの切替を制御するとともに前記第３トランジスタのドレイン電圧を設定するのに用いられる第１電圧と、前記第３トランジスタのゲートを駆動する第２バイアス電圧と、を生成するバイアス生成回路と、を備え、
    前記バイアス生成回路は、
    前記高周波入力信号を増幅して出力する第１モード時には、前記第２トランジスタがオンするように前記制御電圧を生成し、かつ前記第１バイアス電圧を前記第１トランジスタのドレイン−ソース間電圧より低く設定し、
    前記高周波入力信号を増幅せずにバイパス出力する第２モード時には、前記第２トランジスタがオフするように前記制御電圧を生成し、かつ前記第１トランジスタのチャネルが強反転状態になるように前記第１バイアス電圧を生成し、
    前記第２トランジスタのソースと基準ノードとの間、または前記第１トランジスタのソースと前記第２トランジスタのドレインとの間に接続されるインダクタを備える、高周波半導体増幅回路。
  3. 前記第３トランジスタのゲートに一端が接続される第１キャパシタと、
    前記第１モード時には前記第１キャパシタの他端を基準ノードに接続し、前記第２モード時には前記第１キャパシタの他端をフローティング状態にする第１切替回路と、を備える、請求項２に記載の高周波半導体増幅回路。
  4. 前記第３トランジスタのドレインに、各一端が接続される抵抗、第１インダクタおよび第２キャパシタと、
    前記第２キャパシタの他端側に接続され、前記第１モード時には前記高周波入力信号を増幅して出力し前記第２モード時には前記高周波入力信号を増幅せずにバイパス出力する出力端子と、を備え、
    前記第１電圧は、前記抵抗および前記第１インダクタの他端側に供給され、
    前記第１モード時には前記第１電圧を前記抵抗の他端に供給し、前記第２モード時には前記抵抗の他端をフローティング状態にする第２切替回路を備える、請求項２または３に記載の高周波半導体増幅回路。
  5. 前記第１モードまたは前記第２モードに応じて、前記第２キャパシタの容量を調整する容量調整回路を備える、請求項４に記載の高周波半導体増幅回路。
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