JP4750106B2

JP4750106B2 - 中心タップを備える差動モードインダクタ

Info

Publication number: JP4750106B2
Application number: JP2007511439A
Authority: JP
Inventors: コールマン，ジュニア，ウィリアム，イー; サンダース，フォンズィー，ケイ; セカンドイエイツ，クリストファー，ティー
Original assignee: Raytheon Co
Current assignee: Raytheon Co
Priority date: 2004-05-04
Filing date: 2005-05-02
Publication date: 2011-08-17
Anticipated expiration: 2025-05-02
Also published as: US7339453B2; JP2007536739A; EP1747565A2; WO2005109453A3; US7176774B2; US20050248428A1; WO2005109453A2; US20070069708A1

Description

本発明は、概ね、半導体の分野に関し、より具体的には、中心タップを備える差動モードインダクタに関する。

増幅信号内の非線形性効果を減少するために、予歪(pre-distortion)が電力増幅器の非線形性を補償するために使用される。電力増幅器の電気メモリを減少することによって、予歪を向上し得る。

既知の技術は、電力増幅器のトランジスタのドレイン又はコレクタで同相モードインピーダンスを減少することによって、電気メモリを最小限化することを試みる。既知の技法によれば、差動モードインダクタを形成するために、第一ワイヤがトランジスタの出力端子に接続される。直流バイアス電圧をもたらすよう、同相モード地点を形成するために、第二ワイヤが第一ワイヤの中央点に取り付けられる。しかしながら、この既知の技法は、特定の状況において同相モードインピーダンスの満足な減少を達成しない。他の既知の技法によれば、トロイダルコア上に従来的な単巻変圧器を巻回し得る。単巻変圧器の中心タップは、直流バイアス電流のための同相モード地点を形成し、残りの２つのリード線は、差動インダクタを形成する。しかしながら、この既知の技法は、特定の状況において適さない。

特定の状況において、同相モードインピーダンスの満足な減少を有することが、概ね望ましい。

本発明によれば、差動モードインダクタを提供するための従来の技法に関連する不利及び問題を削減し或いは解消し得る。

本発明の１つの実施態様によれば、差動モードインダクタは、電流を受け取る第一インダクタリード線を含む。第一アームが、第一インダクタリード線から電流を受け取る。中心タップが、第一アームから電流を受け取る。第二アームが、中心タップから電流を受け取る。第二アームは、第一アームと実質的に平行である。第一アーム中の電流は、第二アーム中の電流と同一方向に流れる。第二インダクタは、第二アームから電流を受け取る。

本発明の特定の組み合わせが、１つ又はそれよりも多くの技術的利点をもたらし得る。１つの実施態様の技術的利点は、差動モードインダクタのアームが、差動モードにおいて正味磁界を増大し、同相モードにおいて正味磁界を減少し得ることである。従って、差動モードインダクタは、同相モードインダクタンスに対する差動モードインダクタンスの増大された比率を有し得る。

本発明の特定の実施態様は、上記の技術的利点の一部又は全てを含み得るし或いは全く含まなくても良い。１つ又はそれよりも多くの他の技術的利点は、ここに含まれる図面、記載、及び、請求項から当業者に直ちに明らかであり得る。

本発明並びにその特徴及び利点のより完全な理解のために、添付の図面と共に、以下の記載が今や参照される。

本発明の実施態様及びその利点は、図１乃至４の図面を参照することによって最良に理解され、同等番号が、様々な図面の同等及び対応部分のために使用されている。

図１は、例示的な差動モードインダクタ２０と、トランジスタ２２とを含むシステム１０の１つの実施態様の斜視図である。一般的に、差動モードインダクタ２０は、トランジスタ２２の導体を結合する。差動インダクタ２０は、少なくとも一部の同相モード電流を相殺することによって、同相モードインダクタンスを減少し得る。

例証されている実施態様によれば、システム１０は、図示のように、トランジスタ２２に結合された差動モードインダクタ２０を含む。トランジスタは、増幅、振動、及び、切換えのような動作の可能な半導体素子を含む。トランジスタは、典型的には、１つの又はそれよりも多くのベース又はゲートのような入力電極と、１つの又はそれよりも多くのコレクタ又はドレインのような出力電極とを含む。例証されている実施態様によれば、トランジスタ２２は、プッシュプルトランジスタを含む。プッシュプルトランジスタは、反対位相に配置された入力及び出力を備える２つの活性素子を含む。出力回路において、高調波さえも相殺され、奇数調波は強化される。

例証されている実施態様によれば、トランジスタ２２は、基板３０と、ケース３２と、入力トランジスタリード線３４と、図示のように結合された出力トランジスタリード線３６とを含む。基板３０は、シリコーンのような半導体材料を含み得る。トランジスタ２２を形成するために、層及び活性素子が基板３０から外方に形成されている。活性素子は、入力電極及び出力電極を含み得る。

ケース３２は、トランジスタ２２の活性素子を封入するよう動作する。１つの実施態様によれば、ケース３２を接地と見做し得る。他の実施態様によれば、接地をトランジスタ２２から外方に延長し得る。入力トランジスタリード線３４は入力を受け取り、入力をトランジスタ２２の電極に伝える。出力トランジスタリード線３６はトランジスタ２２の電極から出力を受け取り、トランジスタ２２から離れて出力を伝える。入力トランジスタリード線３４及び出力トランジスタリード線３６は、金属のような伝導性材料を含み得る。

減結合キャパシタ２４は、低インピーダンス経路を接地にもたらし、それはシステム１０中の望ましくなく漂遊結合を防止し得る。減結合キャパシタ２４は、誘電体によって分離された金属電極を含む如何なる適切な受動回路素子をも含み得る。減結合キャパシタ２４は、トランジスタ２２のドレイン又はコレクタのような出力電極のためのバイアス回路構成をもたらし得る。

差動モードインダクタ２０は、出力トランジスタリード線を結合することによって、差動モードインダクタとして動作する。トランジスタ２２のドレイン又はコレクタで広帯域インピーダンス適合を得るために、差動モードインダクタを用い得る。差動モードインダクタ２０は、同相モード電流の少なくとも一部の相殺によって、同相モードインダクタンスの減少をもたらし得る。減少された同相モードインピーダンスは、電気メモリを減少し得る。差動モードインダクタ２０は、図２乃至４を参照して、より詳細に記載される。

差動モードインダクタ２０は、トランジスタ２２の寸法、出力トランジスタリード線３６、及び、出力トランジスタリード線に対する減結合キャパシタ２４の場所のようなシステム１０の特徴に依存して、システム１０内の如何なる適切な配置をも有し得る。１つの実施態様によれば、結合キャパシタ２４と出力トランジスタリード線３６との間の距離が最小限化されるよう、差動モードインダクタ２０を配置し得る。

如何なる適切な用途にもシステム１０を使用し得る。例えば、無線周波数（ＲＦ）マルチキャリアシステムのような通信システム用の電力増幅器において、システム１０を使用し得る。広帯域の超短波（ＶＨＦ）又は極超短波（ＵＨＦ）電力増幅器において、システム１０を使用し得る。

本発明の範囲から逸脱することなしに、システム１０に変更、追加、又は、省略を行い得る。その上、より多くの、より少ない、或いは、他のモジュールによって、システム１０の操作を遂行し得る。この文書において使用されるとき、「各」又は「それぞれ」は、セットの各部材、セットのサブセットの各部材を指す。

図２は、図１のシステム１０と共に使用し得る差動モードインダクタ２０の実施態様の斜視図である。例証されている実施態様によれば、差動モードインダクタ２０は、インダクタリード線５０と、アーム５６と、パネル５４と、図示のように結合された同相モード地点５８を備えた中心タップ５８とを含む。角度６０は、ほぼ９０°のような、如何なる適切な値であっても良い。差動モードインダクタ２０は、システム１０の電流を伝導し得る如何なる適切な伝導性材料を含み得る。例えば、差動モードインダクタ２０は、無線周波数トランジスタにとって典型的な高周波電流を伝導し得る銅を含み得る。インダクタリード線５０、アーム５２、パネル５４、中心タップ５６、及び、同相モード地点５８が、実質的に平坦な或いは平面的な部分を含むよう、差動モードインダクタ２０を実質的に平坦な金属シートで形成し得る。

例証されている実施態様によれば、インダクタリード線５０は、出力トランジスタリード線３６に電流を伝え、出力トランジスタリード線３６から電流を受け取る。アーム５２ａは、アーム５２ｂと実質的に平行であり得るし、マルチ結合を生成するよう近接近し得る。アーム５２間の距離は、ほぼ０．００２インチのような、０．００１〜０．００５インチのような如何なる適切な距離であっても良い。アーム５２を共に短絡することなく近接近を維持するために、ポリイミド膜又はガラスエポキシシートのような誘電性材料をアーム５２間に使用し得る。アーム５２ａ内の差動モード電流がアーム５２ｂ内の電流と同一方向に流れるよう、アーム５２は反対方向に走っている。中心タップ５６は、電流を減結合キャパシタ２４に伝え、或いは、減結合キャパシタ２４から受け取り、トランジスタ２２のドレイン又はコレクタのバイアス回路構成に結合された同相モード地点５８を有する。

アーム５２内で生成される相互結合は、差動モードインダクタンスを増大し得る。もしアーム５２が出力トランジスタリード線３６から位相外れ入力を受け取るならば、結果として生じる磁界は増大する傾向があり、よって、正味磁界を概ね増大する。出力トランジスタリード線３６からの差動電圧は位相外れであり、よって、正味磁界の増大及び差動モードインダクタンスの増大をもたらす。差動モードインダクタンスは、トランジスタ２２のドレイン又はコレクタで広帯域の低インピーダンス適合を達成するために、出力適合回路構成を補助し得る。同相モード地点５６に対するアーム５２及びパネル５４の近接性のような差動モードインダクタ２０の幾何及びサイズを調節することによって、差動モードインダクタンスを同調し得る。

相互結合も、ベースバンド周波数で同相モードインダクタンスを増大し得る。もしアーム５２が、出力トランジスタリード線３６から同相入力を受け取るならば、結果として生じる磁界は、正味磁界を相殺する傾向があり、よって、正味磁界を概ね減少する。ベースバンド包絡線は、出力トランジスタリード線２６で同相であり、よって、減少された正味磁界及び減少された同相インダクタンスをもたらす。減結合キャパシタ２４内部にあるインダクタンス及び減結合キャパシタ２４をもたらすインダクタンスの減少は、トランジスタ２２のドレイン又はコレクタで同相モードインピーダンスを減少し得るし、それは電気メモリも減少し得る。差動モードインダクタ２０の幾何及びサイズによって、同相モードインダクタンスを同調し得る。

本発明の範囲から逸脱することなしに、差動モードインダクタ２０への変更、追加、又は、省略を行い得る。特定の必要又は用途に従って、例えば、形状、サイズ、幾何、又は、これらの如何なる組み合わせをも変更し得る。

図３は、図２の差動モードインダクタ２０の実施態様の回路図である。例証されている実施態様によれば、Ｌは、インダクタリード線５０及び同相モード地点５６に結合された、それぞれのアーム５２のインダクタンスを表わしている。差動モードインダクタンスは、インダクタリード線５０の間のインダクタンスを測定し、同相モードインダクタンスは、インダクタリード線５０と同相モード地点５６との間のインダクタンスを測定する。差動モードインダクタンスは、２×Ｌよりも大きいのに対し、同相モードインダクタンスは、Ｌ／２未満である。従って、同相モードインダクタンスに対する差動モードインダクタンスの比率は、４：１よりも大きい。例えば、比率は、５：１、６：１、又は、７：１よりも大きくあり得るし、８：１ほどでさえあり得る。

図４は、図２の差動モードインダクタ２０の実施態様の例示的な寸法を例証する図面８０である。差動モードインダクタ２０の例示的な寸法をより容易に記載するために、差動モードインダクタ２０は、展開され且つ平坦化されて示されている。例示的な寸法は、例証の目的だけのために提供されている。例示的な寸法のために、他の適切な値も用い得る。例えば、差動モードインダクタ２０は、電力、周波数、又は、それらの双方に基づき、異なるサイズのトランジスタに適合するために、より大きく或いはより小さくなるよう、スケールを変更され得る。

中心線ＣＬは、差動モードインダクタ２０をほぼ均等部分に分割する中心軸を指し示している。中間長さ９０は、ほぼ０．８６インチのような、ほぼ０．７５インチから０．９５インチであり得る。長さ９２は、ほぼ０．６０インチのような、ほぼ０．５０〜０．７０インチであり得る。アーム長さ９４は、０．５インチのような、ほぼ０．４０〜０．６０インチであり得る。リード線長さ９６は、ほぼ０．１０インチのような、ほぼ０．０５０〜０．６０インチであり得る。パネル長さは、ほぼ０．５２インチのような、ほぼ０．４０〜０．６０インチであり得る。

全高１０２は、ほぼ０．６５インチのような、ほぼ０．５５〜０．７５インチであり得る。高さ１０４は、ほぼ０．４５インチのような、ほぼ０．３５〜０．５５インチであり得る。高さ１０８は、ほぼ０．３２インチのような、０．２０〜０．４０インチであり得る。リード線長さ１１０は、０．１０インチのような、ほぼ０．０５０から０．１５インチであり得る。ほぼ０．００１〜０．０３インチ、例えば、ほぼ０．００５インチのような、如何なる適切な厚さの平坦状シートからも、差動モードインダクタ２０を形成し得る。

差動モードインダクタ２０は、絶縁部分８２を含む。誘電性材料がアーム５２ａと５２ｂとの間に配置されるよう、絶縁部分８２を絶縁し得る。誘電性材料は、アーム５２短絡の確率を減少し得る。

本発明の特定の実施態様は、１つ又はそれよりも多くの技術的利点をもたらし得る。１つの実施態様の技術的利点は、差動モードインダクタのアームが、差動モードにおいて正味磁界を増大し、同相モードにおいて正味磁界を減少し得ることであり得る。従って、差動モードインダクタは、同相モードインダクタンスに対する差動モードインダクタンスの増大された比率を有し得る。

この開示は特定の実施態様及び概ね関連する方法に関して記載されたが、実施態様及び方法の変更及び置換は当業者に明らかであろう。従って、例示的な実施態様の上記の記載は、この開示を制約しない。請求項によって定められるように、この開示の精神及び範囲から逸脱することなしに、他の変化、置換、及び、変更も可能である。

本発明の１つの実施態様に従った例示的な差動モードインダクタを含むシステムの１つの実施態様を示す斜視図である。図１のシステムと共に使用し得る差動モードインダクタの実施態様を示す斜視図である。図２の差動モードインダクタの実施態様の回路図である。図２の差動モードインダクタの実施態様の例示的な寸法を示す断面図である。

Claims

電流を受け取るよう動作する第一インダクタリード線と、
該第一インダクタリード線から前記電流を受け取るよう動作する、前記第一インダクタリード線に結合された第一アームと、
該第一アームから前記電流を受け取るよう動作する、前記第一アームに結合されたパネルに結合された中心タップと、
該中心タップから前記電流を受け取るよう動作する、前記パネルに結合された第二アームと、
該第二アームから前記電流を受け取るよう動作する、前記第二アームに結合された第二インダクタリード線とを含み、
前記第二アームは、前記第一アーム及び前記パネルと実質的に平行であり、前記第一アーム中の電流は、前記第二アーム中の電流と同一方向に流れる、
差動モードインダクタ。
前記中心タップは、トランジスタの出力電極と関連するバイアス回路構成に結合される、請求項１に記載の差動モードインダクタ。
前記第一アームと前記第二アームとの間に配置される誘電性材料をさらに含む、請求項１に記載の差動モードインダクタ。
前記第一インダクタリード線は、プッシュプルトランジスタの第一出力リード線に結合されるよう動作可能であり、
前記第二インダクタリード線は、前記プッシュプルトランジスタの第二出力リード線に結合されるよう動作可能である、
請求項１に記載の差動モードインダクタ。
前記第一インダクタリード線は、第一入力を受け取るよう動作可能であり、
前記第二インダクタリード線は、第二入力を受け取るよう動作可能であり、前記第一入力は、前記第二入力と同相であり、前記第一入力は、前記第一アームで第一磁界を発生し、前記第二入力は、前記第二アームで第二磁界を発生し、前記第一磁界は、前記第二磁界と反対である、
請求項１に記載の差動モードインダクタ。
前記第一インダクタリード線は、第一入力を受け取るよう動作可能であり、
前記第二インダクタリード線は、第二入力を受け取るよう動作可能であり、前記第一入力は、前記第二入力と位相外れであり、前記第一入力は、前記第一アームで第一磁界を発生し、前記第二入力は、前記第二アームで第二磁界を発生し、前記第一磁界は、前記第二磁界を増大する、
請求項１に記載の差動モードインダクタ。
前記第一アームは、第一の実質的に平坦な部分を含み、
前記第二アームは、第二の実質的に平面的な部分を含み、前記第一の平坦な部分は、前記第二の平面的な部分と実質的に平行である、
請求項１に記載の差動モードインダクタ。
前記中心タップは、実質的に平面的な部分を含む、請求項１に記載の差動モードインダクタ。
同相モードインダクタンスに対する差動モードインダクタンスの比率は、４：１よりも大きい、請求項１に記載の差動モードインダクタ。
第一インダクタリード線から電流を受け取るステップと、
前記第一インダクタリード線に結合された第一アームで前記電流を受け取るステップと、
前記第一アームに結合されたパネルに結合された中心タップで前記電流を受け取るステップと、
前記パネルに結合された第二アームで前記電流を受け取るステップと、
前記第二アームに結合された第二インダクタリード線で前記電流を受け取るステップとを含み、
前記第二アームは、前記第一アーム及び前記パネルと実質的に平行であり、前記第一アーム中の電流は、前記第二アーム中の電流と同一方向に流れる、
差動モードインダクタンスをもたらすための方法。
前記中心タップは、トランジスタの出力電極と関連するバイアス回路構成に結合される、請求項１０に記載の方法。
誘電性材料が、前記第一アームと前記第二アームとの間に配置される、請求項１０に記載の方法。
前記第一インダクタリード線は、プッシュプルトランジスタの第一出力リード線に結合されるよう動作可能であり、
前記第二インダクタリード線は、前記プッシュプルトランジスタの第二出力リード線に結合されるよう動作可能である、
請求項１０に記載の方法。
前記第一インダクタリード線で第一入力を受け取るステップと、
前記第二インダクタリード線で第二入力を受け取るステップと、
前記第一入力に応答して、前記第一アームで第一磁界を発生するステップと、
前記第二入力に応答して、前記第二アームで第二磁界を発生するステップとを含み、
前記第一入力は、前記第二入力と同相であり、
前記第一磁界は、前記第二磁界と反対である、
請求項１０に記載の方法。
前記第一インダクタリード線で第一入力を受け取るステップと、
前記第二インダクタリード線で第二入力を受け取るステップと、
前記第一入力に応答して、前記第一アームで第一磁界を発生するステップと、
前記第二入力に応答して、前記第二アームで第二磁界を発生するステップとを含み、
前記第一入力は、前記第二入力と位相外れであり、
前記第一磁界は、前記第二磁界を増大する、
請求項１０に記載の方法。
前記第一アームは、第一の実質的に平坦な部分を含み、
前記第二アームは、第二実質的な平面的な部分を含み、
前記第一の平坦な部分は、前記第二の平面的な部分と実質的に平行である、
請求項１０に記載の方法。
前記中心タップは、実質的に平面的な部分を含む、請求項１０に記載の方法。
同相モードインダクタンスに対する差動モードインダクタンスの比率は、４：１よりも大きい、請求項１０に記載の方法。
第一インダクタリード線で電流を受け取る手段と、
前記第一インダクタリード線に結合された第一アームで前記電流を受け取る手段と、
前記第一アームに結合されたパネルに結合された中心タップで前記電流を受け取る手段と、
前記パネルに結合された第二アームで前記電流を受け取る手段と、
前記第二アームに結合された第二インダクタリード線で前記電流を受け取る手段とを含み、
前記第二アームは、前記第一アーム及び前記パネルと実質的に平行であり、前記第一アーム中の電流は、前記第二アーム中の電流と同一方向に流れる、
差動モードインダクタンスをもたらすためのシステム。
プッシュプルトランジスタの第一出力リード線に結合されるよう動作可能であり、電流を受け取るために動作可能な第一インダクタリード線と、
該第一インダクタリード線から前記電流を受け取るよう動作可能であり、前記第一インダクタリード線に結合され、第一の実質的に平坦な部分を含む第一アームと、
前記第一アームからの前記電流を受け取るよう動作可能であり、前記第一アームに結合されたパネルに結合され、前記プッシュプルトランジスタの出力電極と関連するバイアス回路構成に結合され、第三の実質的に平面的な部分を含む中心タップと、
前記パネルに結合され、前記中心タップから前記電流を受け取るよう動作可能であり、前記第一アーム及び前記パネルと実質的に平行であり、第二の実質的に平面的な部分を有する第二アームと、
前記第一アームと前記第二アームとの間に配置される誘電性材料と、
前記第二アームに結合され、前記第二アームから前記電流を受け取るよう動作し、前記プッシュプルトランジスタの第二出力リード線に結合されるよう動作可能な第二インダクタリード線とを含み、
前記第一アーム中の電流は、前記第二アーム中の電流と同一方向に流れ、前記第一の平面な部分は、前記第二の平坦な部分と実質的に平行である、
差動モードインダクタであって、
前記第一インダクタリード線は、第一入力を受け取るよう動作可能であり、
前記第二インダクタリード線は、第二入力を受け取るよう動作可能であり、前記第一入力は前記第二入力と同相にあり、前記第一入力は、前記第一アームで第一磁界を発生し、前記第二入力は、前記第二アームで第二磁界を発生し、前記第一磁界は、前記第二磁界と反対であり、
前記第一インダクタリード線は、第三入力を受け取るよう動作可能であり、
前記第二インダクタリード線は、第四入力を受け取るよう動作可能であり、前記第三入力は、前記第四入力と位相外れにあり、前記第三入力は、前記第一アームで第三磁界を発生し、前記第四入力は、前記第二アームで第四磁界を発生し、前記第三磁界は、前記第四磁界を増大し、
同相モードインダクタンスに対する差動モードインダクタンスの比率は、４：１よりも大きい、
差動モードインダクタ。