JP2021118380A - 増幅回路 - Google Patents

Abstract

【課題】歪みの発生を抑制しつつ、入力される高周波信号の強度に応じた利得を得ることができる増幅回路を提供する。【解決手段】増幅回路１は、入力端子ｔ１と出力端子ｔ２との間に設けられ、入力端子に接続されるゲート、グランドに接続されるソース、および、出力端子ｔ２に接続されるドレインを有するトランジスタＴｒ１と、ソースとグランドとの間に接続されるインダクタＬ１と、ゲートと入力端子ｔ１との間に接続されるインダクタＬ２と、インダクタＬ１およびＬ２のうちの少なくとも一方のインダクタに接続され、インダクタＬ１とインダクタＬ２との相互インダクタンスＭを変更するスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６と、を備える。【選択図】図１

Description

本発明は、増幅回路に関する。

従来、増幅器を構成するトランジスタのゲートに接続されたインダクタと、ソースに接続されたインダクタとを磁気結合させて負帰還をかけることで、増幅器の線形性を改善できる増幅システムが開示されている（例えば特許文献１）。

米国特許出願公開第２０１８／０２２６３６７号明細書

しかしながら、上記特許文献１に開示された増幅システムでは、２つのインダクタを強く磁気結合させることで高い線形性が得られるが、負帰還量が大きくなるため利得が低下する。このため、増幅器に入力される高周波信号の強度が小さい場合に、大きな利得が求められるが十分に増幅を行うことができない。一方で、２つのインダクタの磁気結合を弱くすることで利得を大きくすることができるが、増幅器の線形性が劣化し、増幅器に入力される高周波信号の強度が大きい場合に歪みが発生してしまう。

そこで、本発明は、歪みの発生を抑制しつつ、入力される高周波信号の強度に応じた利得を得ることができる増幅回路を提供することを目的とする。

本発明の一態様に係る増幅回路は、高周波信号が入力される入力端子と高周波信号が出力される出力端子との間に設けられ、前記入力端子に接続されるゲートまたはベースである第１端子、グランドに接続されるソースまたはエミッタである第２端子、および、前記出力端子に接続されるドレインまたはコレクタである第３端子を有する第１トランジスタと、前記第２端子とグランドとの間に接続される第１インダクタと、前記第１端子と前記入力端子との間に接続される第２インダクタと、前記第１インダクタおよび前記第２インダクタのうちの少なくとも一方のインダクタに接続され、前記第１インダクタと前記第２インダクタとの相互インダクタンスを変更する１以上のスイッチと、を備える。

本発明によれば、歪みの発生を抑制しつつ、入力される高周波信号の強度に応じた利得を得ることができる増幅回路を実現できる。

図１は、実施例１に係る増幅回路の一例を示す回路構成図である。 図２は、実施例１に係る増幅回路の他の一例を示す回路構成図である。 図３は、実施例１に係る増幅回路の他の一例を示す回路構成図である。 図４は、実施例１に係る増幅回路における各インダクタの形状等の第一例を説明するための図である。 図５は、実施例１に係る増幅回路における各インダクタの形状等の第二例を説明するための図である。 図６は、実施例１に係る増幅回路における各インダクタの形状等の第三例を説明するための図である。 図７は、実施例１に係る増幅回路における各インダクタの形状等の第四例を説明するための図である。 図８は、各スイッチの状態毎の利得の周波数特性を示すグラフである。 図９は、実施例１の変形例に係る増幅回路の一例を示す回路構成図である。 図１０は、実施例２に係る増幅回路の一例を示す回路構成図である。 図１１は、実施例２の変形例１に係る増幅回路の一例を示す回路構成図である。 図１２は、実施例２の変形例２に係る増幅回路の一例を示す回路構成図である。 図１３は、実施例３に係る増幅回路の一例を示す回路構成図である。 図１４は、実施例３の変形例に係る増幅回路の一例を示す回路構成図である。

以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面に示される構成要素の大きさ、または大きさの比は、必ずしも厳密ではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する場合がある。また、以下の実施の形態において、「接続される」とは、直接接続される場合だけでなく、他の素子等を介して電気的に接続される場合も含まれる。

（実施の形態）
実施の形態について、実施例１から実施例３を例示しながら、図１から図１４を用いて説明する。

［実施例１］
図１は、実施例１に係る増幅回路１の一例を示す回路構成図である。

増幅回路１は、入力された高周波信号を増幅して出力する回路である。増幅回路１には、入力端子ｔ１、出力端子ｔ２ならびにバイアス端子ｔ３、ｔ４およびｔ５が接続される。入力端子ｔ１は、高周波信号が入力される端子であり、出力端子ｔ２は、高周波信号が出力される端子である。バイアス端子ｔ３、ｔ４およびｔ５は、バイアスが入力される端子である。

増幅回路１は、トランジスタＴｒ１およびＴｒ２、インダクタＬ１、Ｌ２、Ｌ３およびＬ４、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４およびＣ５、ならびに、１以上のスイッチを備える。増幅回路１は、１以上のスイッチとして、例えば、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６を備える。

トランジスタＴｒ１およびＴｒ２は、高周波信号が入力される入力端子ｔ１と高周波信号が出力される出力端子ｔ２との間に設けられる。トランジスタＴｒ１は第１トランジスタの一例であり、トランジスタＴｒ２は第２トランジスタの一例である。トランジスタＴｒ１およびＴｒ２により増幅器が構成される。当該増幅器は、例えば、ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）であるが、ＰＡ（Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ）であってもよい。

トランジスタＴｒ１は、ゲートまたはベースである第１端子、ソースまたはエミッタである第２端子、および、ドレインまたはコレクタである第３端子を有する。トランジスタＴｒ２は、ゲートまたはベースである第４端子、ソースまたはエミッタである第５端子、および、ドレインまたはコレクタである第６端子を有する。

トランジスタＴｒ１およびＴｒ２は、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。この場合、第１端子および第４端子はゲートとなり、第２端子および第５端子はソースとなり、第３端子および第６端子はドレインとなる。

トランジスタＴｒ１のゲートは、入力端子ｔ１に接続される。具体的には、トランジスタＴｒ１のゲートは、インダクタＬ２およびキャパシタＣ１を介して入力端子ｔ１に接続される。また、トランジスタＴｒ１のゲートは、インダクタＬ２およびＬ３を介してバイアス端子ｔ３に接続される。また、トランジスタＴｒ１のゲートは、インダクタＬ２およびＬ３ならびにキャパシタＣ２を介してグランドに接続される。トランジスタＴｒ１のソースは、グランドに接続される。具体的には、トランジスタＴｒ１のソースは、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６ならびにインダクタＬ１を介してグランドに接続される。トランジスタＴｒ１のドレインは、出力端子ｔ２に接続される。具体的には、トランジスタＴｒ１のドレインは、トランジスタＴｒ２およびキャパシタＣ４を介して出力端子ｔ２に接続される。

トランジスタＴｒ２のゲートは、バイアス端子ｔ４に接続される。また、トランジスタＴｒ２のゲートは、キャパシタＣ３を介してグランドに接続される。トランジスタＴｒ２のソースは、トランジスタＴｒ１のドレインに接続される。トランジスタＴｒ２のドレインは、キャパシタＣ４を介して出力端子ｔ２に接続される。また、トランジスタＴｒ２のドレインは、インダクタＬ４を介してバイアス端子ｔ５に接続される。また、トランジスタＴｒ２のドレインは、インダクタＬ４およびキャパシタＣ５を介してグランドに接続される。

トランジスタＴｒ１およびＴｒ２はカスコード接続されており、カスコード増幅器を形成する。

スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６は、インダクタＬ１およびＬ２のうちの少なくとも一方のインダクタに接続される。スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６は、例えばインダクタＬ１に接続される。各スイッチは、例えば、外部（例えばＲＦＩＣ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ））からの制御信号に基づいて、導通状態および非導通状態が切り替えられる。なお、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６は、インダクタＬ１の代わりにインダクタＬ２に接続されてもよいし、インダクタＬ１に加えてインダクタＬ２に接続されてもよい。

インダクタＬ１は、トランジスタＴｒ１のソースとグランドとの間に接続される第１インダクタである。インダクタＬ１は、トランジスタＴｒ１の線形性を改善するためのソースデジェネレーションインダクタである。スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６が接続される少なくとも一方のインダクタ（ここではインダクタＬ１）には、インダクタのインダクタンス成分を複数に分割する中間タップが設けられる。例えば、インダクタＬ１には、中間タップＮ１、Ｎ２、Ｎ３およびＮ４が設けられる。中間タップＮ１、Ｎ２、Ｎ３およびＮ４は、インダクタＬ１のインダクタンス成分をインダクタンス成分Ｌ１ａ、Ｌ１ｂ、Ｌ１ｃ、Ｌ１ｄおよびＬ１ｅに分割する。スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６には、中間タップＮ１、Ｎ２、Ｎ３およびＮ４に接続されるスイッチが含まれる。例えば、中間タップＮ１にはスイッチＳＷ２が接続され、中間タップＮ２にはスイッチＳＷ３が接続され、中間タップＮ３にはスイッチＳＷ４が接続され、中間タップＮ４にはスイッチＳＷ５が接続される。スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６の導通状態および非導通状態が切り替えられることで、インダクタＬ１のインダクタンス成分のうち有効となるインダクタンス成分が切り替えられる。例えば、図１に示されるように、スイッチＳＷ２およびＳＷ５が導通状態とされ、スイッチＳＷ１、ＳＷ３、ＳＷ４およびＳＷ６が非導通状態とされることで、インダクタＬ１のインダクタンス成分のうちインダクタンス成分Ｌ１ｂ、Ｌ１ｃおよびＬ１ｄを有効にすることができる。

インダクタＬ２は、トランジスタＴｒ１のゲートと入力端子ｔ１との間に接続される第２インダクタである。具体的には、インダクタＬ２は、トランジスタＴｒ１のゲートと入力端子ｔ１とを結ぶ経路上に設けられる。インダクタＬ２は、トランジスタＴｒ１の入力インピーダンスの整合のための入力整合回路を構成する。

インダクタＬ３は、トランジスタＴｒ１のゲートと入力端子ｔ１とを結ぶ経路上のノードとグランドの間に接続される。インダクタＬ３は、トランジスタＴｒ１の入力インピーダンスの整合のための入力整合回路を構成する。また、インダクタＬ３はバイアス端子ｔ３に接続されており、トランジスタＴｒ１に供給されるバイアスを調整するバイアス回路としても機能する。

インダクタＬ４は、トランジスタＴｒ２のドレインと出力端子ｔ２とを結ぶ経路上のノードとグランドとの間に接続される。インダクタＬ４は、トランジスタＴｒ２の出力インピーダンスの整合のための出力整合回路を構成する。

キャパシタＣ１は、トランジスタＴｒ１のゲートと入力端子ｔ１とを結ぶ経路上に設けられ、インダクタＬ２と直列に接続される。キャパシタＣ１は、バイアス端子ｔ３に入力されたバイアスが入力端子ｔ１へ漏れることを阻止するＤＣカット用のキャパシタとして機能する。

キャパシタＣ２は、トランジスタＴｒ１のゲートと入力端子ｔ１とを結ぶ経路上のノードとグランドの間に接続される。キャパシタＣ２とグランドの間には直列にインダクタＬ３が挿入される。インダクタＬ３とキャパシタＣ２とを結ぶ経路上のノードにバイアス端子ｔ３が接続される。キャパシタＣ２は、バイパスコンデンサとして機能するが、トランジスタＴｒ１の入力インピーダンスの整合のための入力整合回路の少なくとも一部を構成する場合もある。

キャパシタＣ３は、トランジスタＴｒ２のゲートとバイアス端子ｔ３とを結ぶ経路上のノードとグランドの間に接続されるバイパスコンデンサである。

キャパシタＣ４は、トランジスタＴｒ２のドレインと出力端子ｔ２とを結ぶ経路上に設けられる。キャパシタＣ４は、トランジスタＴｒ２の出力インピーダンスの整合のための出力整合回路を構成する。また、キャパシタＣ４は、バイアス端子ｔ５に入力されたバイアスが出力端子ｔ２へ漏れることを阻止するＤＣカット用のキャパシタとしても機能する。

キャパシタＣ５は、トランジスタＴｒ２のドレインと出力端子ｔ２とを結ぶ経路上のノードとグランドとの間に接続され、インダクタＬ４と直列に接続される。インダクタＬ４とキャパシタＣ５とを結ぶ経路上のノードにバイアス端子ｔ５が接続される。キャパシタＣ５は、トランジスタＴｒ２の出力インピーダンスの整合のための出力整合回路を構成する。また、キャパシタＣ５は、バイパスコンデンサとしても機能する。

各整合回路のパラメータを調整することで、増幅器で増幅する高周波信号の周波数帯域を調整することができる。

インダクタＬ１とインダクタＬ２とは、磁気結合しており、インダクタＬ１とインダクタＬ２とが磁気結合していることを図１において破線の矢印で模式的に表している。また、インダクタＬ１とインダクタＬ２との相互インダクタンスを「Ｍ」で表している。インダクタＬ１およびＬ２は、互いに磁気結合することで特定の周波数帯域において負帰還がかかるようにパラメータが調整される。

スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６は、それぞれの導通状態および非導通状態が切り替えられることで、インダクタＬ１とインダクタＬ２との相互インダクタンスＭを変更する。例えば、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６は、入力端子ｔ１に入力される高周波信号の強度に応じて、それぞれの導通状態および非導通状態が切り替えられることで、インダクタＬ１とインダクタＬ２との相互インダクタンスＭを変更する。具体的には、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６の導通状態および非導通状態が、入力端子ｔ１に入力される高周波信号の強度が大きいほど相互インダクタンスＭが大きくなるように制御され、言い換えると、入力端子ｔ１に入力される高周波信号の強度が小さいほど相互インダクタンスＭが小さくなるように制御される。

なお、中間タップＮ１、Ｎ２、Ｎ３およびＮ４とスイッチＳＷ２、ＳＷ３、ＳＷ４およびＳＷ５との接続関係は図１に示すものに限らず特に限定されない。ここで、中間タップＮ１、Ｎ２、Ｎ３およびＮ４とスイッチＳＷ２、ＳＷ３、ＳＷ４およびＳＷ５との接続関係の他の一例について、図２および図３を用いて説明する。

図２および図３は、実施例１に係る増幅回路の他の一例を示す回路構成図である。

例えば、図２に示すように、中間タップＮ１にスイッチＳＷ２が接続され、中間タップＮ２にスイッチＳＷ４が接続され、中間タップＮ３にスイッチＳＷ３が接続され、中間タップＮ４にスイッチＳＷ５が接続されてもよい。また、例えば、図３に示すように、中間タップＮ１にスイッチＳＷ４が接続され、中間タップＮ２にスイッチＳＷ２が接続され、中間タップＮ３にスイッチＳＷ３が接続され、中間タップＮ４にスイッチＳＷ５が接続されてもよい。

相互インダクタンスＭを変更する方法として、インダクタＬ１とインダクタＬ２との距離を変更する方法、インダクタＬ１とインダクタＬ２との重複面積を変更する方法、または、インダクタＬ１とインダクタＬ２との間の透磁率を変更する方法がある。

例えば、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６は、それぞれの導通状態および非導通状態が切り替えられることで、インダクタＬ１とインダクタＬ２との距離を変更してもよい。インダクタＬ１とインダクタＬ２との距離が変わることで、インダクタＬ１とインダクタＬ２との磁気結合の度合いが変わるため、相互インダクタンスＭが変わる。例えば、インダクタＬ１におけるインダクタンス成分Ｌ１ａ、Ｌ１ｂ、Ｌ１ｃ、Ｌ１ｄおよびＬ１ｅのそれぞれに対応する部分とインダクタＬ２との距離をそれぞれ異ならせておく。これにより、インダクタＬ１におけるインダクタンス成分Ｌ１ａ、Ｌ１ｂ、Ｌ１ｃ、Ｌ１ｄおよびＬ１ｅのうち、有効にするインダクタンス成分が切り替えられることで、インダクタＬ１における有効なインダクタンス成分に対応する部分とインダクタＬ２との距離が切り替えられる。この方法を用いる場合のインダクタＬ１およびＬ２の形状等の例について図４および図５を用いて説明する。

図４は、実施例１に係る増幅回路１におけるインダクタＬ１およびＬ２の形状等の第一例を説明するための図である。図４では、中間タップＮ１、Ｎ２、Ｎ３およびＮ４とスイッチＳＷ２、ＳＷ３、ＳＷ４およびＳＷ５との接続関係は、図２に示すものとなっている。

図５は、実施例１に係る増幅回路１におけるインダクタＬ１およびＬ２の形状等の第二例を説明するための図である。図５では、中間タップＮ１、Ｎ２、Ｎ３およびＮ４とスイッチＳＷ２、ＳＷ３、ＳＷ４およびＳＷ５との接続関係は、図３に示すものとなっている。

例えば、図４に示されるように、インダクタＬ１およびＬ２を平面視した場合、インダクタＬ１およびＬ２は、スパイラル状のインダクタであり、上記平面視において同心円状に設けられてもよい。ここでは、インダクタＬ２がインダクタＬ１の周囲を囲むようにしてインダクタＬ１およびＬ２が同心円状に設けられる。インダクタＬ１とインダクタＬ２とは、インダクタＬ２の内側（スパイラルの中心側）の導体とインダクタＬ１の外側（スパイラルの外周側）の導体とが近接して配置されることで、磁気結合している。

図２および図４では、例えば、スイッチＳＷ１およびＳＷ４が導通状態となり、スイッチＳＷ２、ＳＷ３、ＳＷ５およびＳＷ６が非導通状態となる場合、インダクタＬ１を構成する導体の一端（具体的には外側の端）から中間タップＮ２が設けられた部分まで（すなわちインダクタンス成分Ｌ１ａおよびＬ１ｂ）が有効となる。また、例えば、スイッチＳＷ２およびＳＷ５が導通状態となり、スイッチＳＷ１、ＳＷ３、ＳＷ４およびＳＷ６が非導通状態となる場合、インダクタＬ１を構成する導体の中間タップＮ１が設けられた部分から中間タップＮ４が設けられた部分まで（すなわちインダクタンス成分Ｌ１ｂ、Ｌ１ｃおよびＬ１ｄ）が有効となる。また、例えば、スイッチＳＷ３およびＳＷ６が導通状態となり、スイッチＳＷ１、ＳＷ２、ＳＷ４およびＳＷ５が非導通状態となる場合、インダクタＬ１を構成する導体の中間タップＮ３が設けられた部分から他端（具体的には内側の端）まで（すなわちインダクタンス成分Ｌ１ｄおよびＬ１ｅ）が有効となる。

また、例えば、図５に示されるように、インダクタＬ１およびＬ２を平面視した場合、インダクタＬ１およびＬ２は、スパイラル状のインダクタであり、上記平面視においてインダクタＬ１とインダクタＬ２とが重複しないように設けられてもよい。ここでは、インダクタＬ１とインダクタＬ２とが重複しないように隣り合っている。インダクタＬ１とインダクタＬ２とは、インダクタＬ１の外側部分の一部と、インダクタＬ２の外側部分の一部とが近接して配置されることで、磁気結合している。

図３および図５では、例えば、スイッチＳＷ１およびＳＷ４が導通状態となり、スイッチＳＷ２、ＳＷ３、ＳＷ５およびＳＷ６が非導通状態となる場合、インダクタＬ１を構成する導体の一端（具体的には外側の端）から中間タップＮ１が設けられた部分まで（すなわちインダクタンス成分Ｌ１ａ）が有効となる。また、例えば、スイッチＳＷ２およびＳＷ５が導通状態となり、スイッチＳＷ１、ＳＷ３、ＳＷ４およびＳＷ６が非導通状態となる場合、インダクタＬ１を構成する導体の中間タップＮ２が設けられた部分から中間タップＮ４が設けられた部分まで（すなわちインダクタンス成分Ｌ１ｃおよびＬ１ｄ）が有効となる。また、例えば、スイッチＳＷ３およびＳＷ６が導通状態となり、スイッチＳＷ１、ＳＷ２、ＳＷ４およびＳＷ５が非導通状態となる場合、インダクタＬ１を構成する導体の中間タップＮ３が設けられた部分から他端（具体的には内側の端）まで（すなわちインダクタンス成分Ｌ１ｄおよびＬ１ｅ）が有効となる。

例えば、スイッチＳＷ３およびＳＷ６が導通状態となり、スイッチＳＷ１、ＳＷ２、ＳＷ４およびＳＷ５が非導通状態となる状態を第１状態と呼び、スイッチＳＷ２およびＳＷ５が導通状態となり、スイッチＳＷ１、ＳＷ３、ＳＷ４およびＳＷ６が非導通状態となる状態を第２状態と呼び、スイッチＳＷ１およびＳＷ４が導通状態となり、スイッチＳＷ２、ＳＷ３、ＳＷ５およびＳＷ６が非導通状態となる状態を第３状態と呼ぶ。

第１状態、第２状態および第３状態のうち、第１状態のときにインダクタＬ２とインダクタＬ１の有効なインダクタンス成分に対応する部分との距離が最も遠くなり、第３状態のときに当該距離が最も近くなる。言い換えると、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６を第１状態にすることで相互インダクタンスＭを小さくすることができ、第３状態とすることで相互インダクタンスＭを大きくすることができる。

このようにして、インダクタＬ１とインダクタＬ２との距離を変更し、相互インダクタンスＭを変更することができる。

また、例えば、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６は、それぞれの導通状態および非導通状態が切り替えられることで、インダクタＬ１とインダクタＬ２との重複面積を変更してもよい。インダクタＬ１とインダクタＬ２との重複面積が変わることで、インダクタＬ１とインダクタＬ２との磁気結合の度合いが変わるため、相互インダクタンスＭが変わる。例えば、インダクタＬ１におけるインダクタンス成分Ｌ１ａ、Ｌ１ｂ、Ｌ１ｃ、Ｌ１ｄおよびＬ１ｅのそれぞれに対応する部分とインダクタＬ２との重複のさせ方をそれぞれ異ならせておく。これにより、インダクタＬ１におけるインダクタンス成分Ｌ１ａ、Ｌ１ｂ、Ｌ１ｃ、Ｌ１ｄおよびＬ１ｅのうち、有効にするインダクタンス成分が切り替えられることで、インダクタＬ１における有効なインダクタンス成分に対応する部分とインダクタＬ２との重複面積が切り替えられる。この方法を用いる場合のインダクタＬ１およびＬ２の形状等の例について図６を用いて説明する。

図６は、実施例１に係る増幅回路１におけるインダクタＬ１およびＬ２の形状等の第三例を説明するための図である。図６では、中間タップＮ１、Ｎ２、Ｎ３およびＮ４とスイッチＳＷ２、ＳＷ３、ＳＷ４およびＳＷ５との接続関係は、図１に示すものとなっている。

例えば、図６に示されるように、インダクタＬ１およびＬ２を平面視した場合、インダクタＬ１およびＬ２は、スパイラル状のインダクタであり、上記平面視においてインダクタＬ１の少なくとも一部と、インダクタＬ２の少なくとも一部とが重複するように設けられてもよい。ここでは、例えば、インダクタＬ１およびＬ２は、それぞれ多層基板における異なる層に形成される。多層基板は、樹脂系のプリント基板であってもよいし、セラミック系の誘電体基板であってもよいし、半導体および絶縁体からなるＩＣ基板であってもよい。インダクタＬ１とインダクタＬ２とは、インダクタＬ１とインダクタＬ２とが上記平面視において重複するように配置されることで、磁気結合している。

図１および図６は、例えば、スイッチＳＷ１およびＳＷ４が導通状態となり、スイッチＳＷ２、ＳＷ３、ＳＷ５およびＳＷ６が非導通状態となる場合、インダクタＬ１を構成する導体の一端（具体的には外側の端）から中間タップＮ３が設けられた部分まで（すなわちインダクタンス成分Ｌ１ａ、Ｌ１ｂおよびＬ１ｃ）が有効となる。また、例えば、スイッチＳＷ２およびＳＷ５が導通状態となり、スイッチＳＷ１、ＳＷ３、ＳＷ４およびＳＷ６が非導通状態となる場合、インダクタＬ１を構成する導体の中間タップＮ１が設けられた部分から中間タップＮ４が設けられた部分まで（すなわちインダクタンス成分Ｌ１ｂ、Ｌ１ｃおよびＬ１ｄ）が有効となる。また、例えば、スイッチＳＷ３およびＳＷ６が導通状態となり、スイッチＳＷ１、ＳＷ２、ＳＷ４およびＳＷ５が非導通状態となる場合、インダクタＬ１を構成する導体の中間タップＮ２が設けられた部分から他端（具体的には内側の端）まで（すなわちインダクタンス成分Ｌ１ｃ、Ｌ１ｄおよびＬ１ｅ）が有効となる。

第１状態、第２状態および第３状態のうち、第１状態のときにインダクタＬ２とインダクタＬ１の有効なインダクタンス成分に対応する部分との重複面積が最も小さくなり、第３状態のときに当該重複面積が最も大きくなる。言い換えると、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６を第１状態にすることで相互インダクタンスＭを小さくすることができ、第３状態とすることで相互インダクタンスＭを大きくすることができる。

このようにして、インダクタＬ１とインダクタＬ２との重複面積を変更し、相互インダクタンスＭを変更することができる。

また、例えば、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６は、それぞれの導通状態および非導通状態が切り替えられることで、インダクタＬ１とインダクタＬ２との間の透磁率を変更してもよい。インダクタＬ１とインダクタＬ２との間の透磁率が変わることで、インダクタＬ１とインダクタＬ２との磁気結合の度合いが変わるため、相互インダクタンスＭが変わる。例えば、インダクタＬ１におけるインダクタンス成分Ｌ１ａ、Ｌ１ｂ、Ｌ１ｃ、Ｌ１ｄおよびＬ１ｅのそれぞれに対応する部分の周辺の磁性体の透磁率を異ならせておく。これにより、インダクタＬ１におけるインダクタンス成分Ｌ１ａ、Ｌ１ｂ、Ｌ１ｃ、Ｌ１ｄおよびＬ１ｅのうち、有効にするインダクタンス成分が切り替えられることで、インダクタＬ１における有効なインダクタンス成分に対応する部分とインダクタＬ２との間の透磁率が切り替えられる。この方法を用いる場合のインダクタＬ１およびＬ２の形状等の例について図７を用いて説明する。

図７は、実施例１に係る増幅回路１におけるインダクタＬ１およびＬ２の形状等の第四例を説明するための図である。図７では、中間タップＮ１、Ｎ２、Ｎ３およびＮ４とスイッチＳＷ２、ＳＷ３、ＳＷ４およびＳＷ５との接続関係は、図１に示すものとなっている。第四例では、増幅回路１にカスコード増幅ではなくソース接地増幅が用いられてもよく、図７では、ソース接地増幅の例が示されている。図７には、増幅回路１が形成された半導体チップが模式的に表され、図７の上側には当該半導体チップの平面図が示され、図７の下側には当該半導体チップの側面図が示される。図７では、インダクタＬ１とインダクタＬ２との間の一部にパッチＰが配置されている。また、入力端子ｔ１が半田バンプｂ１、出力端子ｔ２が半田バンプｂ２、バイアス端子ｔ５が半田バンプｂ３、スイッチＳＷ４が接続されたグランドが半田バンプｂ４、スイッチＳＷ５が接続されたグランドが半田バンプｂ５、スイッチＳＷ６が接続されたグランドが半田バンプｂ６、キャパシタＣ２が接続されたグランドが半田バンプｂ７で表されている。

図７での各スイッチの導通状態および非導通状態を切り替えたときに有効となるインダクタンス成分は、図６で説明したものと同じであるため説明は省略する。

パッチＰは、Ｎｉ−Ｚｎ（ニッケルジンク）フェライト薄膜をスパッタ形成したものであり、インダクタＬ１とインダクタＬ２との間の一部に配置され、他の部分には配置されない。これにより、部分的に透磁率を異ならせることができるため、有効とされるインダクタンス成分が切り替えられることで、インダクタＬ１とインダクタＬ２との間の透磁率を切り替えることができる。

このようにして、インダクタＬ１とインダクタＬ２との間の透磁率を変更し、相互インダクタンスＭを変更することができる。

図７の実施例では磁性薄膜による透磁率の増大により、自己誘導および／または相互誘導の増大の効果で、インダクタの大きさが大きくなりやすい５００−８００ＭＨｚ帯でインダクタを小型化できている。なお、図７の実施例でカスコード増幅ではなくソース接地増幅が用いられているのは、５００−８００ＭＨｚ帯など相対的に低い周波数帯ではソース接地増幅でも十分な利得を得やすいからである。

なお、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６は、インダクタＬ１の自己インダクタンスを略維持したまま相互インダクタンスＭを変更してもよい。具体的には、例えば、第１の状態におけるインダクタＬ１の自己インダクタンスと、第２の状態におけるインダクタＬ１の自己インダクタンスと、第３の状態におけるインダクタＬ１の自己インダクタンスとが略同じとなるように、インダクタＬ１におけるインダクタンス成分Ｌ１ａ、Ｌ１ｂ、Ｌ１ｃ、Ｌ１ｄおよびＬ１ｅそれぞれのインダクタンス値が調整されていてもよい。この場合、インダクタＬ１の自己インダクタンスを略維持したまま相互インダクタンスＭを変更できる。なお、略維持には、自己インダクタンスを全く変更しないことだけではなく、自己インダクタンスが意図的にではなくプラスマイナス３０％以内で変動することも含まれる。このような変動を許容できるのは、増幅器の周波数特性が後述する図８に示すようにある程度広帯域である場合である。一般に、負帰還で増幅器の周波数特性を広帯域にすることができるので、増幅器に接続されるインダクタの自己インダクタンスの変動も一定程度許容できるような設計をしやすくなる。

もしくは、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６は、インダクタＬ１の自己インダクタンスを変更しつつ相互インダクタンスＭを変更してもよい。

具体的には、例えば、中間タップＮ１、Ｎ２、Ｎ３およびＮ４とスイッチＳＷ２、ＳＷ３、ＳＷ４およびＳＷ５との接続関係が図２に示すものとなっている場合に、インダクタＬ１におけるインダクタンス成分Ｌ１ａ、Ｌ１ｂ、Ｌ１ｃ、Ｌ１ｄおよびＬ１ｅがそれぞれ略同じインダクタンス値を有しているとする。この場合に、第２状態と第１状態とを切り替える、または第２状態と第３状態とを切り替える。

または、例えば、インダクタＬ１におけるインダクタンス成分Ｌ１ａ、Ｌ１ｂ、Ｌ１ｃ、Ｌ１ｄおよびＬ１ｅがそれぞれ異なるインダクタンス値を有するように設定したうえで、有効になるインダクタンス成分を切り替える。

このようにして、インダクタＬ１の自己インダクタンスを変更しつつ、相互インダクタンスＭを変更できる。インダクタＬ１の自己インダクタンスを変更することで、インピーダンス整合を最適化したり、ＮＦ（雑音指数）を最適化したりすることができる。

なお、トランジスタＴｒ１およびＴｒ２は、例えば、バイポーラトランジスタであってもよい。この場合、第１端子および第４端子はベースとなり、第２端子および第５端子はエミッタとなり、第３端子および第６端子はコレクタとなる。上記の説明および以下の説明においてゲートとしているところをベースに置き換えてもよく、ソースとしているところをエミッタに置き換えてもよく、ドレインとしているところをコレクタに置き換えてもよい。バイポーラトランジスタにおいては、エミッタ接地時の入力インピーダンスがより低くなりやすいことから、トランジスタＴｒ１の入力整合回路を適宜変更する必要がある場合がある。

［実施例１の効果等］
増幅回路１は、高周波信号が入力される入力端子ｔ１と高周波信号が出力される出力端子ｔ２との間に設けられ、入力端子ｔ１に接続されるゲートまたはベースである第１端子、グランドに接続されるソースまたはエミッタである第２端子、および、出力端子ｔ２に接続されるドレインまたはコレクタである第３端子を有するトランジスタＴｒ１と、第２端子とグランドとの間に接続されるインダクタＬ１と、第１端子と入力端子ｔ１との間に接続されるインダクタＬ２と、インダクタＬ１およびＬ２のうちの少なくとも一方のインダクタに接続され、インダクタＬ１とインダクタＬ２との相互インダクタンスＭを変更する１以上のスイッチと、を備える。

これによれば、インダクタＬ１およびＬ２のうちの少なくとも一方のインダクタに接続された１以上のスイッチの導通状態および非導通状態が切り替えられることで、インダクタＬ１とインダクタＬ２との相互インダクタンスＭが変わるため、負帰還量を変更することができる。入力される高周波信号が大きいときには、大きな利得は必要とされないため相互インダクタンスＭを大きくして負帰還量を大きくすることができる。すなわち、トランジスタＴｒ１により構成される増幅器の線形性を高めて歪みの発生を抑制することができる。入力される高周波信号が小さいときには、歪みが発生しにくいため、相互インダクタンスＭを小さくして負帰還量を小さくすることができる。すなわち、利得を大きくして小さい高周波信号を大きく増幅することができる。

例えば、入力される高周波信号の強度が第１強度のときに各スイッチの状態を第１状態としたときの増幅器（例えばトランジスタＴｒ１およびＴｒ２から構成される増幅器）の電気的特性、入力される高周波信号の強度が第１強度よりも大きい第２強度のときに各スイッチの状態を第２状態としたときの増幅器の電気的特性、入力される高周波信号の強度が第２強度よりも大きい第３強度としたときに各スイッチの状態を第３状態としたときの増幅器の電気的特性を、図８および表１を用いて説明する。

図８は、各スイッチの状態毎の増幅器の利得の周波数特性を示すグラフである。

表１は、各スイッチの状態毎の増幅器の２ＧＨｚにおける電気的特性を示す表である。表１では、増幅器の電気的特性として利得、ＩＩＰ３（Ｔｈｉｒｄ Ｏｒｄｅｒ Ｉｎｐｕｔ Ｉｎｔｅｒｃｅｐｔ Ｐｏｉｎｔ）、ＮＦ、磁気結合の度合いおよび負帰還量の度合いを示している。

表１に示されるように、各スイッチの状態が切り替わることで磁気結合の度合い（すなわち相互インダクタンスＭ）を変更することができる。また、磁気結合の度合いに応じて負帰還量も変化する。

図８および表１に示されるように、負帰還量の小さい第１状態では利得が２０ｄＢと大きくなり、入力される強度の小さい高周波信号を大きく増幅することができる。負帰還量の大きい第３状態では利得が６ｄＢと小さいが、このときに入力される高周波信号の強度は大きいため問題となりにくい。このように、各スイッチの状態が切り替わることで利得が変化していることがわかる。

また、表１に示されるように、負帰還量の大きい第３状態ではＩＩＰ３の電力値が２０ｄＢｍと大きくすることができる。なお、ＩＩＰ３が大きいほど線形性が良好であることを意味する。よって、入力される強度の大きい高周波信号に歪みが発生しにくくなる。負帰還量の小さい第１状態ではＩＩＰ３の電力値が５ｄＢｍと小さくなっているが、入力される高周波信号の強度が小さいため問題となりにくい。

また、表１に示されるように、第１状態ではＮＦが１．６であるのに対して、第２状態および第３状態ではＮＦが１．８とあまり増加しておらず、負帰還量が大きくなってもＮＦの増加を抑制することができている。これは、抵抗器等を使用せずに負帰還を行っているためである。

このように、歪みの発生を抑制しつつ、入力される高周波信号の強度に応じた利得を得ることができる。

例えば、増幅回路１は、ゲートまたはベースである第４端子、第３端子に接続されるソースまたはエミッタである第５端子、および、出力端子に接続されるドレインまたはコレクタである第６端子を有するトランジスタＴｒ２を備え、第３端子は、トランジスタＴｒ２を介して出力端子ｔ２に接続されてもよい。

これによれば、磁気結合しているインダクタＬ１およびＬ２によって高周波信号が負帰還される分利得が下がりやすくなるが、トランジスタＴｒ１およびＴｒ２により構成されるカスコード増幅器によって、ミラー効果を抑制し高周波においても利得を維持しやすくなり、利得に余裕を持たせることができる。

例えば、１以上のスイッチが接続されるインダクタＬ１およびＬ２のうちの少なくとも一方のインダクタは、インダクタＬ１であってもよい。

例えば、増幅器の入力部に接続されているインダクタＬ２にスイッチが接続される場合、インダクタＬ２の等価直列抵抗が増大し増幅器の入力部で挿入損失（ＩＬ：Ｉｎｓｅｒｔｉｏｎ Ｌｏｓｓ）が増大することでＮＦが増大、すなわち、劣化する。これに対して、１以上のスイッチをインダクタＬ２ではなくインダクタＬ１に接続することで、ＮＦの劣化を抑制できる。

例えば、１以上のスイッチは、入力端子ｔ１に入力される高周波信号の強度に応じて、相互インダクタンスＭを変更してもよい。

これによれば、入力される高周波信号の強度に応じて、自動的に相互インダクタンスＭ、すなわち、負帰還量を調整することができる。

例えば、１以上のスイッチは、インダクタＬ１とインダクタＬ２との距離、インダクタＬ１とインダクタＬ２との重複面積、または、インダクタＬ１とインダクタＬ２との間の透磁率を変更することで、相互インダクタンスＭを変更してもよい。

このように、インダクタＬ１とインダクタＬ２との距離、インダクタＬ１とインダクタＬ２との重複面積、または、インダクタＬ１とインダクタＬ２との間の透磁率を変更することで、相互インダクタンスＭを変更することを実現できる。比透磁率を１以上とすることで自己誘導及び相互誘導を大きくでき、インダクタを小型化できる効果もある。

例えば、１以上のスイッチは、少なくとも一方のインダクタ（ここではインダクタＬ１）の自己インダクタンスを略維持したまま相互インダクタンスＭを変更してもよい。

これによれば、相互インダクタンスＭを変更したときにインピーダンス整合がずれにくくなる。

例えば、少なくとも一方のインダクタ（ここではインダクタＬ１）には、当該少なくとも一方のインダクタのインダクタンス成分を複数に分割する中間タップが設けられ、１以上のスイッチには、中間タップに接続されるスイッチが含まれていてもよい。

これによれば、１つのインダクタＬ１におけるインダクタンス成分のうち有効とするインダクタンス成分を中間タップに接続されたスイッチによって切り替えることができる。したがって、例えば、それぞれインダクタＬ２との距離等が異なる複数のインダクタを準備して当該複数のインダクタを切り替えて相互インダクタンスＭを変更する場合と比べて、各インダクタの一部を互いに共有することができることから、増幅回路１を小型化することができる。また、分割したインダクタンス成分同士の磁気結合により自己誘導でインダクタンス値を高められ等価直列抵抗を減じられることから小型化できるとともに、Ｑ値を高めることができ、損失を抑制できる。さらに、中間タップに接続されたスイッチのうち導通状態とするものと非導通状態とするものとの組み合わせを変えることで、細かなステップで相互インダクタンスＭを変更することができる。

例えば、図４から図６に示されるように、インダクタＬ１およびＬ２を平面視した場合、インダクタＬ１およびＬ２はスパイラル状のインダクタであってもよい。

これによれば、インダクタＬ１およびＬ２を平面状に配置して、所望のインダクタンスまたはＱ値を得ることができる。

例えば、図４に示されるように、インダクタＬ１およびＬ２を平面視した場合、インダクタＬ１およびＬ２は同心円状に設けられてもよい。例えば、図５に示されるように、インダクタＬ１およびＬ２を平面視した場合、インダクタＬ１の少なくとも一部と、インダクタＬ２の少なくとも一部とは重複していてもよい。もしくは、図６に示されるように、インダクタＬ１およびＬ２を平面視した場合、インダクタＬ１およびＬ２は重複していなくてもよい。

例えば、１以上のスイッチには、少なくとも一方のインダクタ（ここではインダクタＬ１）における内側の導体に接続されたスイッチと、少なくとも一方のインダクタにおける外側の導体に接続されたスイッチとを含んでいてもよい。

これによれば、少なくとも一方のインダクタにおけるインダクタンス成分のうち有効とするインダクタンス成分を内側と外側とで切り替えることで、相互インダクタンスＭを容易に変更することができる。

［実施例１の変形例］
なお、トランジスタＴｒ１のゲートに接続される構成要素の接続形態は、図１に示されるものに限らず、言い換えると、インダクタＬ１と磁気結合する第２インダクタは、インダクタＬ２に限らない。これについて、実施例１の変形例として図９を用いて説明する。

図９は、実施例１の変形例に係る増幅回路１ａの一例を示す回路構成図である。

実施例１の変形例に係る増幅回路１ａは、実施例１に係る増幅回路１とトランジスタＴｒ１のゲートに接続される構成要素の接続形態が異なり、その他の部分は実施例１におけるものと同じである。このため、実施例１の変形例では、異なる部分について説明し、その他の部分については説明を省略する。

トランジスタＴｒ１のゲートは、インダクタＬ６およびキャパシタＣ６を介して入力端子ｔ１に接続される。また、トランジスタＴｒ１のゲートは、インダクタＬ５を介してバイアス端子ｔ３に接続される。また、トランジスタＴｒ１のゲートは、インダクタＬ５およびキャパシタＣ７を介してグランドに接続される。

インダクタＬ５は、トランジスタＴｒ１のゲートと入力端子ｔ１とを結ぶ経路上のノードとグランドの間に接続される第２インダクタである。インダクタＬ５は、トランジスタＴｒ１の入力インピーダンスの整合のための入力整合回路を構成する。また、インダクタＬ５はバイアス端子ｔ３に接続されており、トランジスタＴｒ１に供給されるバイアスを調整するバイアス回路としても機能する。

インダクタＬ６は、トランジスタＴｒ１のゲートと入力端子ｔ１との間に接続される。具体的には、インダクタＬ６は、トランジスタＴｒ１のゲートと入力端子ｔ１とを結ぶ経路上に設けられる。インダクタＬ６は、トランジスタＴｒ１の入力インピーダンスの整合のための入力整合回路を構成する。

キャパシタＣ６は、トランジスタＴｒ１のゲートと入力端子ｔ１とを結ぶ経路上に設けられ、インダクタＬ６と直列に接続される。キャパシタＣ６は、バイアス端子ｔ３に入力されたバイアスが入力端子ｔ１へ漏れることを阻止するＤＣカット用のキャパシタとして機能する。

キャパシタＣ７は、トランジスタＴｒ１のゲートと入力端子ｔ１とを結ぶ経路上のノードとグランドの間に接続される。キャパシタＣ７とグランドの間には直列にインダクタＬ５が挿入される。インダクタＬ５とキャパシタＣ７とを結ぶ経路上のノードにバイアス端子ｔ３が接続される。キャパシタＣ７は、バイパスコンデンサとして機能するが、トランジスタＴｒ１の入力インピーダンスの整合のための入力整合回路の少なくとも一部を構成する場合もある。

このように、インダクタＬ１と主に磁気結合して負帰還に貢献する第２インダクタは、トランジスタＴｒ１のゲートと入力端子ｔ１とを結ぶ経路上のノードとグランドの間に接続されるインダクタＬ５であってもよい。つまり、第２インダクタは、トランジスタＴｒ１のゲートに接続されるシリーズインダクタであってもよいし、シャントインダクタであってもよい。

［実施例２］
図１０は、実施例２に係る増幅回路２の一例を示す回路構成図である。

増幅回路２は、入力された高周波信号を増幅して出力する回路である。増幅回路２には、入力端子ｔ１、出力端子ｔ２ならびにバイアス端子ｔ３、ｔ４およびｔ５が接続される。

増幅回路２は、トランジスタＴｒ１１およびＴｒ１２、インダクタＬ１１、Ｌ１２、Ｌ１３およびＬ１４、キャパシタＣ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ１５およびＣ１６、ならびに、１以上のスイッチを備える。増幅回路２は、１以上のスイッチとして、例えば、スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５およびＳＷ１６を備える。

トランジスタＴｒ１１およびＴｒ１２は、高周波信号が入力される入力端子ｔ１と高周波信号が出力される出力端子ｔ２との間に設けられる。トランジスタＴｒ１１は第１トランジスタの一例であり、トランジスタＴｒ１２は第２トランジスタの一例である。トランジスタＴｒ１１およびＴｒ１２により増幅器が構成される。当該増幅器は、例えば、ＬＮＡであるが、ＰＡであってもよい。

トランジスタＴｒ１１は、ゲートまたはベースである第１端子、ソースまたはエミッタである第２端子、および、ドレインまたはコレクタである第３端子を有する。トランジスタＴｒ２は、ゲートまたはベースである第４端子、ソースまたはエミッタである第５端子、および、ドレインまたはコレクタである第６端子を有する。

トランジスタＴｒ１１およびＴｒ１２は、例えば、ＭＯＳＦＥＴである。この場合、第１端子および第４端子はゲートとなり、第２端子および第５端子はソースとなり、第３端子および第６端子はドレインとなる。

トランジスタＴｒ１１のゲートは、入力端子ｔ１に接続される。具体的には、トランジスタＴｒ１１のゲートは、インダクタＬ１２およびキャパシタＣ１１を介して入力端子ｔ１に接続される。また、トランジスタＴｒ１１のゲートは、インダクタＬ１２およびＬ１３を介してバイアス端子ｔ３に接続される。また、トランジスタＴｒ１１のゲートは、インダクタＬ１２およびＬ１３ならびにキャパシタＣ１２を介してグランドに接続される。トランジスタＴｒ１１のソースは、グランドに接続される。具体的には、トランジスタＴｒ１１のソースは、インダクタＬ１４を介してグランドに接続される。トランジスタＴｒ１１のドレインは、出力端子ｔ２に接続される。具体的には、トランジスタＴｒ１のドレインは、トランジスタＴｒ１２およびキャパシタＣ１４を介して出力端子ｔ２に接続される。

トランジスタＴｒ１２のゲートは、バイアス端子ｔ４に接続される。また、トランジスタＴｒ１２のゲートは、キャパシタＣ１３を介してグランドに接続される。トランジスタＴｒ１２のソースは、トランジスタＴｒ１１のドレインに接続される。トランジスタＴｒ１２のドレインは、キャパシタＣ１４を介して出力端子ｔ２に接続される。また、トランジスタＴｒ１２のドレインは、キャパシタＣ１６を介してグランドに接続される。また、トランジスタＴｒ１２のドレインは、スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５およびＳＷ１６ならびにインダクタＬ１１を介してバイアス端子ｔ５に接続される。また、トランジスタＴｒ１２のドレインは、スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５およびＳＷ１６、インダクタＬ１１ならびにキャパシタＣ１５を介してグランドに接続される。

トランジスタＴｒ１１およびＴｒ１２はカスコード接続されており、カスコード増幅器を形成する。

スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５およびＳＷ１６は、インダクタＬ１１およびＬ１２のうちの少なくとも一方のインダクタに接続される。スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５およびＳＷ１６は、例えばインダクタＬ１１に接続される。各スイッチは、例えば、外部（例えばＲＦＩＣ）からの制御信号に基づいて、導通状態および非導通状態が切り替えられる。

インダクタＬ１１は、トランジスタＴｒ１１のドレインと出力端子ｔ２との間に接続される第１インダクタである。具体的には、インダクタＬ１１は、トランジスタＴｒ１２のドレインと出力端子ｔ２とを結ぶ経路上のノードとグランドとの間に接続される。インダクタＬ１１は、トランジスタＴｒ１２の出力インピーダンスの整合のための出力整合回路を構成する。スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５およびＳＷ１６が接続される少なくとも一方のインダクタ（ここではインダクタＬ１１）には、インダクタのインダクタンス成分を複数に分割する中間タップが設けられる。例えば、インダクタＬ１１には、中間タップＮ１１、Ｎ１２、Ｎ１３およびＮ１４が設けられる。中間タップＮ１１、Ｎ１２、Ｎ１３およびＮ１４は、インダクタＬ１１のインダクタンス成分をインダクタンス成分Ｌ１１ａ、Ｌ１１ｂ、Ｌ１１ｃ、Ｌ１１ｄおよびＬ１１ｅに分割する。スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５およびＳＷ１６には、中間タップＮ１１、Ｎ１２、Ｎ１３およびＮ１４に接続されるスイッチが含まれる。例えば、中間タップＮ１１にはスイッチＳＷ１２が接続され、中間タップＮ１２にはスイッチＳＷ１３が接続され、中間タップＮ１３にはスイッチＳＷ１４が接続され、中間タップＮ１４にはスイッチＳＷ１５が接続される。スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５およびＳＷ１６の導通状態および非導通状態が切り替えられることで、インダクタＬ１１のインダクタンス成分のうち有効となるインダクタンス成分が切り替えられる。例えば、図１０に示されるように、スイッチＳＷ１１およびＳＷ１４が導通状態とされ、スイッチＳＷ１２、ＳＷ１３、ＳＷ１５およびＳＷ１６が非導通状態とされることで、インダクタＬ１１のインダクタンス成分のうちインダクタンス成分Ｌ１１ａ、Ｌ１１ｂおよびＬ１１ｃを有効にすることができる。

インダクタＬ１２は、実施例１におけるインダクタＬ２に対応する構成要素であるため、説明は省略する。

インダクタＬ１３は、実施例１におけるインダクタＬ３に対応する構成要素であるため、説明は省略する。

インダクタＬ１４は、トランジスタＴｒ１１のソースとグランドとの間に接続される。インダクタＬ１４は、トランジスタＴｒ１１の線形性を改善するためのソースデジェネレーションインダクタである。

キャパシタＣ１１は、実施例１におけるキャパシタＣ１に対応する構成要素であるため、説明は省略する。

キャパシタＣ１２は、実施例１におけるキャパシタＣ２に対応する構成要素であるため、説明は省略する。

キャパシタＣ１３は、実施例１におけるキャパシタＣ３に対応する構成要素であるため、説明は省略する。

キャパシタＣ１４は、実施例１におけるキャパシタＣ４に対応する構成要素であるため、説明は省略する。

キャパシタＣ１５は、トランジスタＴｒ１２のドレインと出力端子ｔ２とを結ぶ経路上のノードとグランドとの間に接続され、スイッチＳＷ１４、ＳＷ１５およびＳＷ１６と接続される。また、キャパシタＣ１５は、バイアス端子ｔ５に接続される。キャパシタＣ１５は、バイパスコンデンサとして機能する。

キャパシタＣ１６は、トランジスタＴｒ１２のドレインと出力端子ｔ２とを結ぶ経路上のノードとグランドとの間に接続される。キャパシタＣ１６は、トランジスタＴｒ１２の出力インピーダンスの整合のための出力整合回路を構成する。

各整合回路のパラメータを調整することで、増幅器で増幅する高周波信号の周波数帯域を調整することができる。

インダクタＬ１１とインダクタＬ１２とは、磁気結合しており、インダクタＬ１１とインダクタＬ１２とが磁気結合していることを図１０において破線の矢印で模式的に表している。また、インダクタＬ１１とインダクタＬ１２との相互インダクタンスを「Ｍ」で表している。インダクタＬ１１およびＬ１２は、互いに磁気結合することで特定の周波数帯域において負帰還がかかるようにパラメータが調整される。

スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５およびＳＷ１６は、それぞれの導通状態および非導通状態が切り替えられることで、インダクタＬ１１とインダクタＬ１２との相互インダクタンスＭを変更する。相互インダクタンスＭを変更する方法は、実施例１で説明した方法と同じであるため詳細な説明は省略する。例えば、図４、図５および図６に示されるインダクタＬ１およびＬ２の形状をインダクタＬ１１およびＬ１２に適用することができる。

なお、トランジスタＴｒ１１およびＴｒ１２は、例えば、バイポーラトランジスタであってもよい。この場合、第１端子および第４端子はベースとなり、第２端子および第５端子はエミッタとなり、第３端子および第６端子はコレクタとなる。上記の説明および以下の説明においてゲートとしているところをベースに置き換えてもよく、ソースとしているところをエミッタに置き換えてもよく、ドレインとしているところをコレクタに置き換えてもよい。

［実施例２の効果等］
増幅回路２は、高周波信号が入力される入力端子ｔ１と高周波信号が出力される出力端子ｔ２との間に設けられ、入力端子ｔ１に接続されるゲートまたはベースである第１端子、グランドに接続されるソースまたはエミッタである第２端子、および、出力端子ｔ２に接続されるドレインまたはコレクタである第３端子を有するトランジスタＴｒ１１と、第３端子と出力端子ｔ２との間に接続されるインダクタＬ１１と、第１端子と入力端子ｔ１との間に接続されるインダクタＬ１２と、インダクタＬ１１およびＬ１２のうちの少なくとも一方のインダクタに接続され、インダクタＬ１１とインダクタＬ１２との相互インダクタンスＭを変更する１以上のスイッチと、を備える。

このように、インダクタＬ１２（第２インダクタ）と磁気結合するインダクタＬ１１（第１インダクタ）は、トランジスタＴｒ１１（第１トランジスタ）のドレインに接続されるインダクタであってもよく、この場合であっても、歪みの発生を抑制しつつ、入力される高周波信号の強度に応じた利得を得ることができる。

例えば、増幅回路２は、ゲートまたはベースである第４端子、第３端子に接続されるソースまたはエミッタである第５端子、および、出力端子ｔ２に接続されるドレインまたはコレクタである第６端子を有するトランジスタＴｒ１２を備え、第３端子は、トランジスタＴｒ１２を介して出力端子ｔ２に接続され、インダクタＬ１２は、第６端子と出力端子ｔ２との間に接続されてもよい。

これによれば、磁気結合しているインダクタＬ１１およびＬ１２によって高周波信号が負帰還される分利得が下がりやすくなるが、トランジスタＴｒ１１およびＴｒ１２により構成されるカスコード増幅器によって、ミラー効果を抑制し高周波においても利得を維持しやすくなり、利得に余裕を持たせることができる。

なお、実施例１における効果等の説明において、インダクタＬ１およびＬ２としているところを、インダクタＬ１１およびＬ１２に適宜置き換えることができる。

［実施例２の変形例１］
なお、トランジスタＴｒ１１のゲートに接続される構成要素の接続形態は、図１０に示されるものに限らず、言い換えると、インダクタＬ１１と磁気結合する第２インダクタは、インダクタＬ１２に限らない。これについて、実施例２の変形例１として図１１を用いて説明する。

図１１は、実施例２の変形例１に係る増幅回路２ａの一例を示す回路構成図である。

実施例２の変形例１に係る増幅回路２ａは、実施例２に係る増幅回路２とトランジスタＴｒ１１のゲートに接続される構成要素の接続形態が異なり、その他の部分は実施例２におけるものと同じである。このため、実施例２の変形例１では、異なる部分について説明し、その他の部分については説明を省略する。

トランジスタＴｒ１１のゲートは、インダクタＬ１６およびキャパシタＣ１７を介して入力端子ｔ１に接続される。また、トランジスタＴｒ１１のゲートは、インダクタＬ１５を介してバイアス端子ｔ３に接続される。また、トランジスタＴｒ１１のゲートは、インダクタＬ１５およびキャパシタＣ１８を介してグランドに接続される。

インダクタＬ１５は、トランジスタＴｒ１１のゲートと入力端子ｔ１とを結ぶ経路上のノードとグランドの間に接続される第２インダクタである。インダクタＬ１５は、トランジスタＴｒ１１の入力インピーダンスの整合のための入力整合回路を構成する。また、インダクタＬ１５はバイアス端子ｔ３に接続されており、トランジスタＴｒ１１に供給されるバイアスを調整するバイアス回路としても機能する。

インダクタＬ１６は、トランジスタＴｒ１のゲートと入力端子ｔ１とを結ぶ経路上に設けられる。インダクタＬ１６は、トランジスタＴｒ１１の入力インピーダンスの整合のための入力整合回路を構成する。

キャパシタＣ１７は、トランジスタＴｒ１１のゲートと入力端子ｔ１とを結ぶ経路上に設けられ、インダクタＬ１６と直列に接続される。キャパシタＣ１７は、バイアス端子ｔ３に入力されたバイアスが入力端子ｔ１へ漏れることを阻止するＤＣカット用のキャパシタとして機能する。

キャパシタＣ１８は、トランジスタＴｒ１１のゲートと入力端子ｔ１とを結ぶ経路上のノードとグランドの間に接続される。キャパシタＣ１８とグランドの間には直列にインダクタＬ１５が挿入される。インダクタＬ１５とキャパシタＣ１８とを結ぶ経路上のノードにバイアス端子ｔ３が接続される。キャパシタＣ１８は、バイパスコンデンサとして機能するが、トランジスタＴｒ１１の入力インピーダンスの整合のための入力整合回路の少なくとも一部を構成する場合もある。

このように、インダクタＬ１１と主に磁気結合して負帰還に貢献する第２インダクタは、トランジスタＴｒ１１のゲートと入力端子ｔ１とを結ぶ経路上のノードとグランドの間に接続されるインダクタＬ１５であってもよい。つまり、第２インダクタは、トランジスタＴｒ１１のゲートに接続されるシリーズインダクタであってもよいし、シャントインダクタであってもよい。

［実施例２の変形例２］
なお、インダクタＬ１１ならびにスイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５およびＳＷ１６は、トランジスタＴｒ１１のドレインと出力端子ｔ２とを結ぶ経路上に設けられてもよい。これについて、実施例２の変形例２として図１２を用いて説明する。

図１２は、実施例２の変形例２に係る増幅回路２ｂの一例を示す回路構成図である。

実施例２の変形例２に係る増幅回路２ｂは、実施例２に係る増幅回路２とトランジスタＴｒ１２のドレインに接続される構成要素の接続形態が異なり、その他の部分は実施例２におけるものと同じである。このため、実施例２の変形例２では、異なる部分について説明し、その他の部分については説明を省略する。

トランジスタＴｒ１２のドレインは、スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５およびＳＷ１６、インダクタＬ１１ならびにキャパシタＣ１４を介して出力端子ｔ２に接続される。また、トランジスタＴｒ１２のドレインは、スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５およびＳＷ１６、インダクタＬ１１ならびにキャパシタＣ１７を介してグランドに接続される。また、トランジスタＴｒ１２のドレインは、インダクタＬ１７を介してバイアス端子ｔ５に接続される。また、トランジスタＴｒ１２のドレインは、インダクタＬ１７およびキャパシタＣ１５を介してグランドに接続される。

インダクタＬ１１は、トランジスタＴｒ１１のドレインと出力端子ｔ２との間に接続される第１インダクタである。具体的には、インダクタＬ１１は、トランジスタＴｒ１２のドレインと出力端子ｔ２とを結ぶ経路上に設けられる。インダクタＬ１１は、キャパシタＣ１４と直列に接続される。

キャパシタＣ１４は、バイアス端子ｔ５に入力されたバイアスが出力端子ｔ２へ漏れることを阻止するＤＣカット用のキャパシタとして機能するが、トランジスタＴｒ１２の出力インピーダンスの整合のための出力整合回路の少なくとも一部を構成する場合もある。

インダクタＬ１７は、トランジスタＴｒ１２のドレインと出力端子ｔ２とを結ぶ経路上のノードとグランドとの間に接続され、キャパシタＣ１５と直列に接続される。インダクタＬ１７は、バイアス供給用のチョークコイルである。

キャパシタＣ１５は、トランジスタＴｒ１２のドレインとバイアス端子ｔ５とを結ぶ経路上のノードとグランドとの間に接続され、インダクタＬ１７と直列に接続される。

キャパシタＣ１７は、トランジスタＴｒ１２のドレインと出力端子ｔ２とを結ぶ経路上のノードとグランドとの間に接続される。キャパシタＣ１７は、トランジスタＴｒ１２の出力インピーダンスの整合のための出力整合回路を構成する。

このように、第１インダクタであるインダクタＬ１１は、トランジスタＴｒ１１のドレイン（ここではトランジスタＴｒ１２のドレイン）と出力端子ｔ２とを結ぶ経路上に設けられるインダクタであってもよい。つまり、第１インダクタは、実施例２および実施例２の変形例１のように、トランジスタＴｒ１１のドレインと出力端子ｔ２とを結ぶ経路上のノードとグランドとの間に接続されるシャントインダクタであってもよいし、実施例２の変形例２のように、トランジスタＴｒ１１のドレインと出力端子ｔ２とを結ぶ経路上に設けられるシリーズインダクタであってもよい。

［実施例３］
図１３は、実施例３に係る増幅回路３の一例を示す回路構成図である。

増幅回路３は、入力された高周波信号を増幅して出力する回路である。増幅回路３には、入力端子ｔ１、出力端子ｔ２ならびにバイアス端子ｔ３、ｔ４およびｔ５が接続される。

増幅回路３は、トランジスタＴｒ２１、インダクタＬ２１およびＬ２２、キャパシタＣ２１、Ｃ２２、Ｃ２３、Ｃ２４、Ｃ２５およびＣ２６、ならびに、１以上のスイッチを備える。増幅回路３は、１以上のスイッチとして、例えば、スイッチＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４、ＳＷ２５およびＳＷ２６を備える。

トランジスタＴｒ２１は、高周波信号が入力される入力端子ｔ１と高周波信号が出力される出力端子ｔ２との間に設けられる。トランジスタＴｒ２１は第１トランジスタの一例である。トランジスタＴｒ２１により増幅器が構成される。当該増幅器は、例えば、ＬＮＡであるが、ＰＡであってもよい。

トランジスタＴｒ２１は、ゲートまたはベースである第１端子、ソースまたはエミッタである第２端子、および、ドレインまたはコレクタである第３端子を有する。

トランジスタＴｒ２１は、例えば、ＭＯＳＦＥＴである。この場合、第１端子および第４端子はゲートとなり、第２端子および第５端子はソースとなり、第３端子および第６端子はドレインとなる。

トランジスタＴｒ２１のゲートは、バイアス端子ｔ４に接続される。また、トランジスタＴｒ２１のゲートは、キャパシタＣ２３を介してグランドに接続される。トランジスタＴｒ２１のソースは、入力端子ｔ１および出力端子ｔ２の一方の端子に接続される。例えば、トランジスタＴｒ２１のソースは、入力端子ｔ１に接続される。具体的には、トランジスタＴｒ２１のソースは、キャパシタＣ２１を介して入力端子ｔ１に接続される。また、トランジスタＴｒ２１のソースは、インダクタＬ２２を介してバイアス端子ｔ３に接続される。また、トランジスタＴｒ２１のソースは、インダクタＬ２２およびキャパシタＣ２２を介してグランドに接続される。トランジスタＴｒ２１のドレインは、入力端子ｔ１および出力端子ｔ２の他方の端子に接続される。例えば、トランジスタＴｒ２１のドレインは、出力端子ｔ２に接続される。具体的には、トランジスタＴｒ２１のドレインは、キャパシタＣ２４を介して出力端子ｔ２に接続される。また、トランジスタＴｒ２１のドレインは、キャパシタＣ２６を介してグランドに接続される。また、トランジスタＴｒ２１のドレインは、スイッチＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４、ＳＷ２５およびＳＷ２６ならびにインダクタＬ２１を介してバイアス端子ｔ５に接続される。また、トランジスタＴｒ２１のドレインは、スイッチＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４、ＳＷ２５およびＳＷ２６、インダクタＬ２１ならびにキャパシタＣ２５を介してグランドに接続される。

スイッチＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４、ＳＷ２５およびＳＷ２６は、インダクタＬ２１およびＬ２２のうちの少なくとも一方のインダクタに接続される。スイッチＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４、ＳＷ２５およびＳＷ２６は、例えばインダクタＬ２１に接続される。各スイッチは、例えば、外部（例えばＲＦＩＣ）からの制御信号に基づいて、導通状態および非導通状態が切り替えられる。

インダクタＬ２１は、トランジスタＴｒ２１のドレインと出力端子ｔ２との間に接続される第１インダクタである。具体的には、インダクタＬ２１は、トランジスタＴｒ２１のドレインと出力端子ｔ２とを結ぶ経路上のノードとグランドとの間に接続される。インダクタＬ２１は、トランジスタＴｒ２１の出力インピーダンスの整合のための出力整合回路を構成する。スイッチＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４、ＳＷ２５およびＳＷ２６が接続される少なくとも一方のインダクタ（ここではインダクタＬ２１）には、インダクタのインダクタンス成分を複数に分割する中間タップが設けられる。例えば、インダクタＬ２１には、中間タップＮ２１、Ｎ２２、Ｎ２３およびＮ２４が設けられる。中間タップＮ２１、Ｎ２２、Ｎ２３およびＮ２４は、インダクタＬ２１のインダクタンス成分をインダクタンス成分Ｌ２１ａ、Ｌ２１ｂ、Ｌ２１ｃ、Ｌ２１ｄおよびＬ２１ｅに分割する。スイッチＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４、ＳＷ２５およびＳＷ２６には、中間タップＮ２１、Ｎ２２、Ｎ２３およびＮ２４に接続されるスイッチが含まれる。例えば、中間タップＮ２１にはスイッチＳＷ２２が接続され、中間タップＮ２２にはスイッチＳＷ２３が接続され、中間タップＮ２３にはスイッチＳＷ２４が接続され、中間タップＮ２４にはスイッチＳＷ２５が接続される。スイッチＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４、ＳＷ２５およびＳＷ２６の導通状態および非導通状態が切り替えられることで、インダクタＬ２１のインダクタンス成分のうち有効となるインダクタンス成分が切り替えられる。例えば、図１３に示されるように、スイッチＳＷ２１およびＳＷ２４が導通状態とされ、スイッチＳＷ２２、ＳＷ２３、ＳＷ２５およびＳＷ２６が非導通状態とされることで、インダクタＬ２１のインダクタンス成分のうちインダクタンス成分Ｌ２１ａ、Ｌ２１ｂおよびＬ２１ｃを有効にすることができる。

インダクタＬ２２は、トランジスタＴｒ２１のソースと入力端子ｔ１との間に接続される第２インダクタである。具体的には、インダクタＬ２２は、トランジスタＴｒ１のソースと入力端子ｔ１とを結ぶ経路上のノードとグランドの間に接続される。インダクタＬ２２はバイアス端子ｔ３に接続されており、トランジスタＴｒ２１に供給されるバイアスを供給するチョークコイルとしてバイアス回路の一部として機能する。またインダクタＬ２２は、トランジスタＴｒ２１の入力インピーダンスの整合のための入力整合回路を構成する場合もある。

キャパシタＣ２１は、トランジスタＴｒ２１のソースと入力端子ｔ１とを結ぶ経路上に設けられる。キャパシタＣ２１は、バイアス端子ｔ３に入力されたバイアスが入力端子ｔ１へ漏れることを阻止するＤＣカット用のキャパシタとして機能する。

キャパシタＣ２２は、トランジスタＴｒ２１のソースと入力端子ｔ１とを結ぶ経路上のノードとグランドの間に接続される。キャパシタＣ２２とグランドの間には直列にインダクタＬ２２が挿入される。インダクタＬ２２とキャパシタＣ２２とを結ぶ経路上のノードにバイアス端子ｔ３が接続される。キャパシタＣ２２は、バイパスコンデンサとして機能するが、トランジスタＴｒ２１の入力インピーダンスの整合のための入力整合回路の少なくとも一部を構成する場合もある。

キャパシタＣ２３は、トランジスタＴｒ２１のゲートとバイアス端子ｔ３とを結ぶ経路上のノードとグランドの間に接続されるバイパスコンデンサである。

キャパシタＣ２４は、トランジスタＴｒ２１のドレインと出力端子ｔ２とを結ぶ経路上に設けられる。キャパシタＣ２４は、トランジスタＴｒ２１の出力インピーダンスの整合のための出力整合回路を構成する。また、キャパシタＣ２４は、バイアス端子ｔ５に入力されたバイアスが出力端子ｔ２へ漏れることを阻止するＤＣカット用のキャパシタとしても機能する。

キャパシタＣ２５は、トランジスタＴｒ２１のドレインと出力端子ｔ２とを結ぶ経路上のノードとグランドとの間に接続され、スイッチＳＷ２４、ＳＷ２５およびＳＷ２６と接続される。また、キャパシタＣ２５は、バイアス端子ｔ５に接続される。キャパシタＣ２５は、トランジスタＴｒ２１の出力インピーダンスの整合のための出力整合回路を構成する。また、キャパシタＣ２５は、バイパスコンデンサとしても機能する。

キャパシタＣ２６は、トランジスタＴｒ２１のドレインと出力端子ｔ２とを結ぶ経路上のノードとグランドとの間に接続される。キャパシタＣ２６は、トランジスタＴｒ２１の出力インピーダンスの整合のための出力整合回路を構成する。また、キャパシタＣ２６は、バイパスコンデンサとしても機能する。

各整合回路のパラメータを調整することで、増幅器で増幅する高周波信号の周波数帯域を調整することができる。

インダクタＬ２１とインダクタＬ２２とは、磁気結合しており、インダクタＬ２１とインダクタＬ２２とが磁気結合していることを図１３において破線の矢印で模式的に表している。また、インダクタＬ２１とインダクタＬ２２との相互インダクタンスを「Ｍ」で表している。インダクタＬ２１およびＬ２２は、互いに磁気結合することで特定の周波数帯域において負帰還がかかるようにパラメータが調整される。

スイッチＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４、ＳＷ２５およびＳＷ２６は、それぞれの導通状態および非導通状態が切り替えられることで、インダクタＬ２１とインダクタＬ２２との相互インダクタンスＭを変更する。相互インダクタンスＭを変更する方法は、実施例１で説明した方法と同じであるため詳細な説明は省略する。例えば、図４、図５および図６に示されるインダクタＬ１およびＬ２の形状をインダクタＬ２１およびＬ２２に適用することができる。

なお、トランジスタＴｒ２１は、例えば、バイポーラトランジスタであってもよい。この場合、第１端子はベースとなり、第２端子はエミッタとなり、第３端子はコレクタとなる。上記の説明および以下の説明においてゲートとしているところをベースに置き換えてもよく、ソースとしているところをエミッタに置き換えてもよく、ドレインとしているところをコレクタに置き換えてもよい。

［実施例３の効果等］
増幅回路３は、高周波信号が入力される入力端子ｔ１と高周波信号が出力される出力端子ｔ２との間に設けられ、グランドに接続されるゲートまたはベースである第１端子、入力端子ｔ１および出力端子ｔ２の一方の端子に接続されるソースまたはエミッタである第２端子、ならびに、入力端子ｔ１および出力端子ｔ２の他方の端子に接続されるドレインまたはコレクタである第３端子を有するトランジスタＴｒ２１と、第３端子と出力端子ｔ２との間に接続されるインダクタＬ１１と、第３端子と上記他方の端子との間に接続されるインダクタＬ２１と、第２端子と上記一方の端子との間に接続されるインダクタＬ２２と、インダクタＬ２１およびＬ２２のうちの少なくとも一方のインダクタに接続され、インダクタＬ２１とインダクタＬ２２との相互インダクタンスＭを変更する１以上のスイッチと、を備える。

このように、磁気結合するインダクタＬ２１（第１インダクタ）およびインダクタＬ２２（第２インダクタ）は、トランジスタＴｒ２１（第１トランジスタ）のドレインに接続されるインダクタおよびソースに接続されるインダクタであってもよく、この場合であっても、歪みの発生を抑制しつつ、入力される高周波信号の強度に応じた利得を得ることができる。

なお、実施例１における効果等の説明において、インダクタＬ１およびＬ２としているところを、インダクタＬ２１およびＬ２２に適宜置き換えることができる。

例えば、少なくとも一方のインダクタ（例えばインダクタＬ２１）は、出力端子ｔ２に接続されるインダクタであってもよい。

例えば、入力端子ｔ１に接続されるインダクタＬ２２にスイッチが接続される場合、インダクタＬ２２の等価直列抵抗が増大し増幅器のＮＦが劣化する。これに対して、１以上のスイッチを入力端子ｔ１に接続されるインダクタＬ２２ではなく出力端子ｔ２に接続されるインダクタＬ２１に接続することで、ＮＦの劣化を抑制できる。

［実施例３の変形例］
なお、インダクタＬ２１ならびにスイッチＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４、ＳＷ２５およびＳＷ２６は、トランジスタＴｒ２１のドレインと出力端子ｔ２とを結ぶ経路上に設けられてもよい。これについて、実施例３の変形例として図１４を用いて説明する。

図１４は、実施例３の変形例に係る増幅回路３ａの一例を示す回路構成図である。

実施例３の変形例に係る増幅回路３ａは、実施例３に係る増幅回路３とトランジスタＴｒ２１のドレインに接続される構成要素の数および構成要素の接続形態が異なり、その他の部分は実施例３におけるものと同じである。このため、実施例３の変形例では、異なる部分について説明し、その他の部分については説明を省略する。

増幅回路３ａは、増幅回路３に対してさらにスイッチＳＷ２７、ＳＷ２８、ＳＷ２９およびＳＷ３０を備える。スイッチＳＷ２７、ＳＷ２８、ＳＷ２９およびＳＷ３０は、例えば、外部（例えばＲＦＩＣ）からの制御信号に基づいて、導通状態および非導通状態が切り替えられる。

トランジスタＴｒ２１のドレインは、スイッチＳＷ２１、ＳＷ２２およびＳＷ２３、インダクタＬ２１、スイッチＳＷ２７、ＳＷ２８、ＳＷ２９およびＳＷ３０ならびにキャパシタＣ２７を介して出力端子ｔ２に接続される。

スイッチＳＷ２７は中間タップＮ２１に接続され、スイッチＳＷ２８は中間タップＮ２２に接続され、スイッチＳＷ２９は中間タップＮ２３に接続され、スイッチＳＷ３０は中間タップＮ２４に接続される。スイッチＳＷ２７、ＳＷ２８、ＳＷ２９およびＳＷ３０の導通状態および非導通状態が切り替えられることで、トランジスタＴｒ２１のドレインと出力端子ｔ２との間で、インダクタＬ２１のインダクタンス成分のうちシリーズインダクタの成分として用いられる成分と、シャントインダクタとして用いられる成分とを変更することができる。これにより、トランジスタＴｒ２１の出力インピーダンスを状況に応じて調整することができる。

キャパシタＣ２７は、トランジスタＴｒ２１のドレインと出力端子ｔ２とを結ぶ経路上に設けられる。キャパシタＣ２７は、トランジスタＴｒ２１の出力インピーダンスの整合のための出力整合回路を構成する。また、キャパシタＣ２７は、バイアス端子ｔ５に入力されたバイアスが出力端子ｔ２へ漏れることを阻止するＤＣカット用のキャパシタとしても機能する。

このように、インダクタＬ２１は、トランジスタＴｒ２１のドレインと出力端子ｔ２とを結ぶ経路上に設けられてもよい。また、インダクタＬ２１に設けられた中間タップと出力端子ｔ２との間にスイッチが設けられ、当該スイッチを切り替えることで、トランジスタＴｒ２１の出力インピーダンスが調整されてもよい。

（その他の実施の形態）
以上、本発明に係る増幅回路について、実施の形態を挙げて説明したが、本発明は、上記実施の形態に限定されるものではない。上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る増幅回路を内蔵した各種機器も本発明に含まれる。

例えば、１以上のスイッチが接続される少なくとも一方のインダクタ（例えば第１インダクタ）に中間タップが設けられていなくてもよい。例えば、増幅回路は、複数の第１インダクタを備えていてもよい。複数の第１インダクタのそれぞれは、第２インダクタとの距離が異なっていてもよく、第２インダクタとの重複面積が異なっていてもよく、または、第２インダクタとの間の透磁率が異なっていてもよい。そして、１以上（例えば複数）のスイッチのそれぞれと、複数の第１インダクタのそれぞれとが一対一に接続され、複数のスイッチのうち導通状態となるスイッチが選択される、すなわち複数の第１インダクタのうち第１トランジスタに接続される第１インダクタが選択されることで、相互インダクタンスＭを変更してもよい。

例えば、上記実施の形態では、１以上のスイッチとして、複数のＳＰＳＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｓｉｎｇｌｅ Ｔｈｒｏｗ）のスイッチを例示したが、１以上のスイッチは、ｍＰｎＴ（ｍ（ｍは１以上の整数） Ｐｏｌｅ ｎ（ｎは２以上の整数） Ｔｈｒｏｗ）のスイッチであってもよい。

例えば、上記実施の形態では、１以上のスイッチとして６つのスイッチを例示したが、１以上のスイッチは、１つのスイッチであってもよい。

例えば、第１インダクタおよび第２インダクタは、互いに重なるように、言い換えると、間挿し合うように、さらに言い換えると、インターリーブするように配置されていてもよい。

例えば、実施例１および実施例２では、増幅器がカスコード増幅器である例について説明したが、増幅器はカスコード増幅器でなくてもよい。つまり、実施例１では、増幅回路１は、トランジスタＴｒ２を備えていなくてもよく、実施例２では、増幅回路２は、トランジスタＴｒ１２を備えていなくてもよい。

本発明は、高周波信号を増幅する増幅回路として、携帯電話等の通信機器に広く利用できる。

１、１ａ、２、２ａ、３、３ａ 増幅回路
ｂ１、ｂ２、ｂ３、ｂ４、ｂ５、ｂ６、ｂ７ 半田バンプ
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ１５、Ｃ１６、Ｃ１７、Ｃ１８、Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４、Ｃ２５、Ｃ２６、Ｃ２７ キャパシタ
Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ１１、Ｌ１２、Ｌ１３、Ｌ１４、Ｌ１５、Ｌ１６、Ｌ１７、Ｌ２１、Ｌ２２ インダクタ
Ｌ１ａ、Ｌ１ｂ、Ｌ１ｃ、Ｌ１ｄ、Ｌ１ｅ、Ｌ１１ａ、Ｌ１１ｂ、Ｌ１１ｃ、Ｌ１１ｄ、Ｌ１１ｅ、Ｌ２１ａ、Ｌ２１ｂ、Ｌ２１ｃ、Ｌ２１ｄ、Ｌ２１ｅ インダクタンス成分
Ｍ 相互インダクタンス
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４ 中間タップ
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５、ＳＷ１６、ＳＷ２１、ＳＷ２２、ＳＷ２３、ＳＷ２４、ＳＷ２５、ＳＷ２６、ＳＷ２７、ＳＷ２８、ＳＷ２９、ＳＷ３０ スイッチ
ｔ１ 入力端子
ｔ２ 出力端子
ｔ３、ｔ４、ｔ５ バイアス端子
Ｔｒ１、Ｔｒ２、Ｔｒ１１、Ｔｒ１２、Ｔｒ２１ トランジスタ

Claims (16)

1. 高周波信号が入力される入力端子と高周波信号が出力される出力端子との間に設けられ、前記入力端子に接続されるゲートまたはベースである第１端子、グランドに接続されるソースまたはエミッタである第２端子、および、前記出力端子に接続されるドレインまたはコレクタである第３端子を有する第１トランジスタと、
   前記第２端子とグランドとの間に接続される第１インダクタと、
   前記第１端子と前記入力端子との間に接続される第２インダクタと、
   前記第１インダクタおよび前記第２インダクタのうちの少なくとも一方のインダクタに接続され、前記第１インダクタと前記第２インダクタとの相互インダクタンスを変更する１以上のスイッチと、を備える、
   増幅回路。
2. さらに、ゲートまたはベースである第４端子、前記第３端子に接続されるソースまたはエミッタである第５端子、および、前記出力端子に接続されるドレインまたはコレクタである第６端子を有する第２トランジスタを備え、
   前記第３端子は、前記第２トランジスタを介して前記出力端子に接続される、
   請求項１に記載の増幅回路。
3. 高周波信号が入力される入力端子と高周波信号が出力される出力端子との間に設けられ、前記入力端子に接続されるゲートまたはベースである第１端子、グランドに接続されるソースまたはエミッタである第２端子、および、前記出力端子に接続されるドレインまたはコレクタである第３端子を有する第１トランジスタと、
   前記第３端子と前記出力端子との間に接続される第１インダクタと、
   前記第１端子と前記入力端子との間に接続される第２インダクタと、
   前記第１インダクタおよび前記第２インダクタのうちの少なくとも一方のインダクタに接続され、前記第１インダクタと前記第２インダクタとの相互インダクタンスを変更する１以上のスイッチと、を備える、
   増幅回路。
4. さらに、ゲートまたはベースである第４端子、前記第３端子に接続されるソースまたはエミッタである第５端子、および、前記出力端子に接続されるドレインまたはコレクタである第６端子を有する第２トランジスタを備え、
   前記第３端子は、前記第２トランジスタを介して前記出力端子に接続され、
   前記第１インダクタは、前記第６端子と前記出力端子との間に接続される、
   請求項３に記載の増幅回路。
5. 前記少なくとも一方のインダクタは、前記第１インダクタである、
   請求項１〜４のいずれか１項に記載の増幅回路。
6. 高周波信号が入力される入力端子と高周波信号が出力される出力端子との間に設けられ、グランドに接続されるゲートまたはベースである第１端子、前記入力端子および前記出力端子の一方の端子に接続されるソースまたはエミッタである第２端子、ならびに、前記入力端子および前記出力端子の他方の端子に接続されるドレインまたはコレクタである第３端子を有する第１トランジスタと、
   前記第３端子と前記他方の端子との間に接続される第１インダクタと、
   前記第２端子と前記一方の端子との間に接続される第２インダクタと、
   前記第１インダクタおよび前記第２インダクタのうちの少なくとも一方のインダクタに接続され、前記第１インダクタと前記第２インダクタとの相互インダクタンスを変更する１以上のスイッチと、を備える、
   増幅回路。
7. 前記少なくとも一方のインダクタは、前記出力端子に接続されるインダクタである、
   請求項６に記載の増幅回路。
8. 前記１以上のスイッチは、前記入力端子に入力される高周波信号の強度に応じて、前記相互インダクタンスを変更する、
   請求項１〜７のいずれか１項に記載の増幅回路。
9. 前記１以上のスイッチは、前記第１インダクタと前記第２インダクタとの距離、前記第１インダクタと前記第２インダクタとの重複面積、または、前記第１インダクタと前記第２インダクタとの間の透磁率を変更することで、前記相互インダクタンスを変更する、
   請求項１〜８のいずれか１項に記載の増幅回路。
10. 前記１以上のスイッチは、前記少なくとも一方のインダクタの自己インダクタンスを略維持したまま前記相互インダクタンスを変更する、
    請求項１〜９のいずれか１項に記載の増幅回路。
11. 前記少なくとも一方のインダクタには、当該少なくとも一方のインダクタのインダクタンス成分を複数に分割する中間タップが設けられ、
    前記１以上のスイッチには、前記中間タップに接続されるスイッチが含まれる、
    請求項１〜１０のいずれか１項に記載の増幅回路。
12. 前記第１インダクタおよび前記第２インダクタを平面視した場合、前記第１インダクタおよび前記第２インダクタはスパイラル状のインダクタである、
    請求項１〜１１のいずれか１項に記載の増幅回路。
13. 前記第１インダクタおよび前記第２インダクタを平面視した場合、前記第１インダクタおよび前記第２インダクタは同心円状に設けられる、
    請求項１２に記載の増幅回路。
14. 前記第１インダクタおよび前記第２インダクタを平面視した場合、前記第１インダクタの少なくとも一部と、前記第２インダクタの少なくとも一部とが重複している、
    請求項１２に記載の増幅回路。
15. 前記第１インダクタおよび前記第２インダクタを平面視した場合、前記第１インダクタと前記第２インダクタとは重複していない、
    請求項１２に記載の増幅回路。
16. 前記１以上のスイッチには、前記少なくとも一方のインダクタにおける内側の導体に接続されたスイッチと、前記少なくとも一方のインダクタにおける外側の導体に接続されたスイッチとを含む、
    請求項１２〜１５のいずれか１項に記載の増幅回路。

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