JP4763310B2

JP4763310B2 - 半導体スイッチ集積回路

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Publication number: JP4763310B2
Application number: JP2005045772A
Authority: JP
Inventors: 世大川原
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Priority date: 2005-02-22
Filing date: 2005-02-22
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Description

本発明は、高周波信号の切り替えに用いられる半導体スイッチ集積回路に係り、特に、挿入損失の低減、歪み特性の向上等を図ったものに関する。

従来、この種の回路としては、例えば、図８に示された構成を有してなるものが良く知られている。以下、同図を参照しつつこの従来回路について概説すれば、この半導体スイッチ集積回路は、４つの高周波端子ＲＦ１〜ＲＦ４を有し、６つのスイッチ素子ＳＷ１〜ＳＷ６を主たる構成要素として、これらスイッチ素子ＳＷ１〜ＳＷ６の動作制御により任意の端子間における高周波信号の入出力が可能に構成されてなるものである。

すなわち、具体的には、第１の高周波端子ＲＦ１と第２の高周波端子ＲＦ２との間に、第１のスイッチ素子ＳＷ１が、第２の高周波端子ＲＦ２と第３の高周波端子ＲＦ３との間に、第２のスイッチ素子ＳＷ２が、第３の高周波端子ＲＦ３と第４の高周波端子ＲＦ４との間に、第３のスイッチ素子ＳＷ３が、第４の高周波端子ＲＦ４と第１の高周波端子ＲＦ１との間に、第４のスイッチ素子ＳＷ４が、それぞれ直列接続されて設けられている。また、第２の高周波端子ＲＦ２とアースとの間に、第５のスイッチ素子ＳＷ５が、第４の高周波端子ＲＦ４とアースとの間に、第６のスイッチ素子ＳＷ６が、それぞれ直列接続されて設けられている。

そして、第１及び第３のスイッチ素子ＳＷ１，ＳＷ３は、第１の制御電圧ＶＣ１により、第２及び第４のスイッチ素子ＳＷ２，ＳＷ４は、第２の制御電圧ＶＣ２により、第５のスイッチ素子ＳＷ５は、第３の制御電圧ＶＣ３により、第６のスイッチ素子ＳＷ６は、第４の制御電圧ＶＣ４により、それぞれその動作、すなわち、導通、非導通が制御可能とされている。ここで、第１の制御電圧ＶＣ１と第２の制御電圧ＶＣ２が相補的な電圧関係となるように、また、第３の制御電圧ＶＣ３と第５の制御電圧ＶＣ５が相補的な電圧関係となるように、それぞれ設定されるものとなっている。
そして、第１乃至第６のスイッチ素子ＳＷ１〜ＳＷ６は、いずれもその基本的構成を同じにするもので、この例では、電界効果トランジスタ（以下、「ＦＥＴ」と称する）が３段直列接続されて構成されたものとなっている。

かかる構成において、第１の高周波端子ＲＦ１と第２の高周波端子ＲＦ２との間に高周波信号を通過させる信号経路を選択する場合、まず、第１の制御電圧ＶＣ１を、第１及び第３のスイッチ素子ＳＷ１，ＳＷ３を構成するＦＥＴのピンチオフ電圧以上の電圧に設定する一方、第２の制御電圧ＶＣ２を、第２及び第４のスイッチ素子ＳＷ２，ＳＷ４を構成するＦＥＴのピンチオフ電圧以下の電圧に設定する。
また、第３の制御電圧ＶＣ３を、第５のスイッチ素子ＳＷ５を構成するＦＥＴのピンチオフ電圧以下の電圧に設定する一方、第６の制御電圧ＶＣ６を、第６のスイッチ素子ＳＷ６を構成するＦＥＴのピンチオフ電圧以上の電圧に設定する。

これによって、第１及び第２の高周波端子ＲＦ１，ＲＦ２間、第３及び第４の高周波端子ＲＦ３，ＲＦ４間、及び、第４の高周波端子ＲＦ４とアース間が、それぞれ高周波的に低インピーダンス状態となる一方、第２及び第３の高周波端子ＲＦ２，ＲＦ３間、第４及び第１の高周波端子ＲＦ４，ＲＦ１間、及び、第２の高周波端子ＲＦ２とアース間が、それぞれ高周波的に高インピーダンスとなる。

その結果、第１の高周波端子ＲＦ１と第２の高周波端子ＲＦ２との間に高周波信号を通過させることができる。一方、第２及び第３の高周波端子ＲＦ２，ＲＦ３間、及び、第４及び第１の高周波端子ＲＦ４，ＲＦ１間は、それぞれ非導通状態であるが、通過状態にある第１及び第２の高周波端子ＲＦ１，ＲＦ２間から漏洩する高周波信号が存在し、その漏洩高周波信号は、第３及び第４の高周波端子ＲＦ３，ＲＦ４間、及び、第４の高周波端子ＲＦ４とアース間が、それぞれ導通状態であることから、同じく導通状態にある第６のスイッチ素子ＳＷ６を介してアースされることとなる。

したがって、導通状態にある第１及び第２の高周波端子ＲＦ１，ＲＦ２間と第３及び第４の高周波端子ＲＦ３，ＲＦ４間とのアイソレーションは十分確保され、信号通過経路である第１及び第２の高周波端子ＲＦ１，ＲＦ２間の挿入損失の低減が図られるようになっている。

信号経路として第２及び第３の高周波端子ＲＦ２，ＲＦ３間を選択する場合には、上述と同様に、第１の制御電圧ＶＣ１を、第１及び第３のスイッチ素子ＳＷ１，ＳＷ３を構成するＦＥＴのピンチオフ電圧以下の電圧に設定する一方、第２の制御電圧ＶＣ２を、第２及び第４のスイッチ素子ＳＷ２，ＳＷ４を構成するＦＥＴのピンチオフ電圧以上の電圧に設定する。また、第３の制御電圧ＶＣ３を、第５のスイッチ素子ＳＷ５を構成するＦＥＴのピンチオフ電圧以下の電圧に設定する一方、第４の制御電圧ＶＣ４を、第６のスイッチ素子ＳＷ６を構成するＦＥＴのピンチオフ電圧以上に設定すればよい。

その結果、第２及び第３の高周波端子ＲＦ２，ＲＦ３間に高周波信号を通過させることができる。一方、第２及び第３の高周波端子ＲＦ２，ＲＦ３間からの漏洩高周波信号が存在する第１及び第４の高周波端子ＲＦ１，ＲＦ４側では、漏洩高周波信号は、導通状態にある第４及び第６のスイッチ素子ＳＷ４，ＳＷ６によってアースされるようになっている。

次に、第３及び第４の高周波端子ＲＦ３，ＲＦ４間を信号経路として選択する場合には、上述に準じて第１、第３及び第５のスイッチ素子ＳＷ１，ＳＷ３，ＳＷ５を導通状態とする一方、第２、第４及び第６のスイッチ素子ＳＷ２，ＳＷ４，ＳＷ６を非導通状態とするよう、第１乃至第４の制御電圧ＶＣ１〜ＶＣ４の設定を行えばよい。
また、第４及び第１の高周波端子ＲＦ４，ＲＦ１間を信号経路として選択する場合には、第２、第４及び第５のスイッチ素子ＳＷ２，ＳＷ４，ＳＷ５を導通状態とする一方、第１，第３及び第６のスイッチ素子ＳＷ１，ＳＷ３，ＳＷ６を非導通状態とするよう、第１乃至第４の制御電圧ＶＣ１〜ＶＣ４の設定を行えばよい。

ところで、このような半導体スイッチ集積回路に用いられるＦＥＴは、例えば、ゲート端子が零電位で導通状態、ピンチオフ電圧以下の負電位で非導通状態となる特性を有するディプレション型のＧａＡｓＦＥＴが用いられる。この場合、導通状態のＦＥＴのゲート・ドレイン間電圧Ｖｇｄ及びゲート・ソース間電圧Ｖｇｓは、０Ｖにて使用されるため、十分にオン抵抗が低減できず、挿入損失が大きくなってしまうという不都合を生じると共に、十分な低オン抵抗状態が実現できないために、導通状態のスイッチ素子を通過する信号の歪み特性の劣化を招くという問題があった。また、ＦＥＴを非導通状態とするための負電圧を生成する回路が必要となるが、この負電圧生成回路は、スイッチ素子を制御するための制御回路に設けられるため、制御回路の構成が複雑になるという問題もあった。

このような問題を解決するための回路として、図９に示された回路が提案されている。
以下、図９を参照しつつ、第２の従来回路について概説する。なお、図８に示された従来回路と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の従来回路は、先の図８に示された回路構成において、まず、第５及び第６のスイッチ素子ＳＷ５，ＳＷ６とアースとの間に、第１のキャパシタＣ１，第２のキャパシタＣ２がそれぞれ設けられている。また、第１乃至第４の制御電圧ＶＣ１〜ＶＣ４とは別に、基準電圧ＶＤを採用し、第１乃至第６のスイッチ素子ＳＷ１〜ＳＷ６に第１乃至第６の抵抗器Ｒ１〜Ｒ６を介して基準電圧ＶＤを印加するように構成されたものとなっている。

かかる構成においては、第５及び第６のスイッチ素子ＳＷ５，ＳＷ６のドレイン又はソースとアース間の導通が、第１、第２のキャパシタＣ１、Ｃ２により直流的に阻止されると共に、第１乃至第６のスイッチ素子ＳＷ１〜ＳＷ６のドレイン又はソース電位を、基準電圧ＶＤによって所望の値に設定できるので、第１乃至第４の制御電圧ＶＣ１〜ＶＣ４及び基準電圧ＶＤを、正電圧のみとしてスイッチ回路の導通、非導通の制御が可能となる。なお、第１乃至第４の高周波端子ＲＦ１〜ＲＦ４間における信号通過経路の選択に対する導通、非導通は先の図８に示された従来回路と基本的に同様である。

この図９に示された従来回路の場合、基準電圧ＶＤと第１乃至第４の制御電圧ＶＣ１〜ＶＣ４との間に電位差を設け、導通状態のスイッチ素子のＦＥＴのゲート・ドレイン間電圧Ｖｇｄ及びゲート・ソース間電圧Ｖｇｓが、Ｖｇｄ＞０及びＶｇｓ＞０となるように設定し動作させることで、図８に示された従来回路に対して、より低挿入損失で、かつ、低歪み特性を得ることができる。
上述したような従来の半導体スイッチ回路については、例えば、特許文献１、特許文献２などに開示されている。

特許第３３３２１９号公報（第４−６頁、図１−図７）特開平９−８６２７号公報（第３−７頁、図１−図５）

しかしながら、この特性改善がなされた従来回路といえども、ゲート・ドレイン間電圧Ｖｇｄ及びゲート・ソース間電圧Ｖｇｓを、Ｖｇｄ＞０及びＶｇｓ＞０に設定し、回路動作を得るためには、先に述べたように基準電圧ＶＤと第１乃至第４の制御電圧ＶＣ１〜ＶＣ４との間に電位差を設ける必要がある。そのためには、２つの準位の正電圧を供給することのできる制御回路を別に設けなければならず、その回路構成は単一の電圧を生成するものに比して複雑となってしまうという問題がある。

本発明は、上記実状に鑑みてなされたもので、導通状態のスイッチ素子を通過することによる歪み特性の劣化や、スイッチ回路を制御するための制御回路の複雑化を招くことなく、低挿入損失で、優れた歪み特性を有する半導体スイッチ集積回路を提供するものである。

上記本発明の目的を達成するため、本発明に係る半導体スイッチ集積回路は、
複数のアンテナ端子と複数の送受信端子と共に複数のスイッチ素子が設けられ、前記複数のスイッチ素子の動作を制御することで、前記複数のアンテナ端子と複数の送受信端子の中の所望するアンテナ端子と送受信端子間を導通状態とできるよう構成されてなるスイッチ回路部と、前記スイッチ回路部の動作制御に必要な電圧を生成、出力する制御回路部とを具備してなる半導体スイッチ集積回路であって、
前記スイッチ素子は、単一の電界効果トランジスタ又は複数の直列接続された電界効果トランジスタのドレイン電極とソース電極間の導通、非導通によってスイッチ素子としての開閉成動作が果たされるよう構成されてなり、
前記スイッチ回路部は、
第１の送受信端子と第１のアンテナ端子との間に直列接続されて設けられた第１のスイッチ素子と、
前記第１のアンテナ端子と第２の送受信端子との間に直列接続されて設けられた第２のスイッチ素子と、
前記第２の送受信端子と第２のアンテナ端子との間に直列接続されて設けられた第３のスイッチ素子と、
前記第２のアンテナ端子と前記第１の送受信端子との間に直列接続されて設けられた第４のスイッチ素子と、
前記第１のアンテナ端子に一端が接続される一方、他端が第１のコンデンサを介してアースに接続されて設けられた第５のスイッチ素子と、
前記第２のアンテナ端子に一端が接続される一方、他端が第２のコンデンサを介してアースに接続されて設けられた第６のスイッチ素子と、
一端が前記第１の送受信端子に接続され、他端に前記制御回路部からの基準電圧が印加可能に設けられた第１の抵抗器と、
一端が前記第２の送受信端子に接続され、他端に前記制御回路部からの基準電圧が印加可能に設けられた第２の抵抗器と、
前記第１の送受信端子とアース間に直列接続されて設けられた第３の抵抗器と、
前記第２の送受信端子とアース間に直列接続されて設けられた第４の抵抗器とを具備し、
前記第１及び第３のスイッチ素子は、前記制御回路部から印加される第１の制御電圧により、前記第２及び第４のスイッチ素子は、前記制御回路部から印加される第２の制御電圧により、前記第５のスイッチ素子は、前記制御回路部から印加される第３の制御電圧により、前記第６のスイッチ素子は、前記制御回路部から印加される第４の制御電圧により、それぞれその導通、非導通が制御可能に構成される一方、
前記第１の抵抗器と前記第３の抵抗器の相互の接続点の電圧、及び、前記第２の抵抗器と前記第４の抵抗器の相互の接続点の電圧は、前記第１乃至第６のスイッチ素子を構成する電界効果トランジスタの各々のゲート・ドレイン間電圧をＶｇｄとし、ゲート・ソース間電圧をＶｇｓとした場合に、Ｖｇｄ＞０及びＶｇｓ＞０に設定されてなるものである。

本発明によれば、スイッチ素子を構成する各々のＦＥＴの導通状態におけるドレイン及びソース電極の電位が、基準電圧が印加される基準電圧端子とアースとの間に接続された抵抗の分割比で定まる電位とされ、基準電圧とスイッチ素子へ印加される制御電圧とが同じであっても、ＦＥＴのゲート・ドレイン間電圧Ｖｇｄ及びゲート・ソース間電圧Ｖｇｓを、Ｖｇｄ＞０及びＶｇｓ＞０に設定することができるため、従来と異なり、制御回路部を電位差のある基準電圧と制御電圧とを生成、出力するよう構成する必要がなく、そのため、制御回路部を従来に比して簡素な構成とすることができ、しかも、低挿入損失で低歪み特性の半導体スイッチ集積回路を提供することができる。

以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ集積回路の基本構成例について、図１を参照しつつ説明する。
本発明の実施の形態における半導体スイッチ集積回路は、スイッチ回路部２０１と制御回路部２０２とを有して構成されたものとなっている。

本発明の実施の形態におけるスイッチ回路部２０１は、２つのアンテナ端子（図１においては、それぞれ「ＲＦ２」、「ＲＦ４」と表記）１５，１６と２つの送受信端子（図１においては、それぞれ「ＲＦ１」、「ＲＦ３」と表記）１７，１８とを有し、その中で任意のアンテナ端子と送受信端子とを選択し、その間における高周波信号の入出力が可能に構成されたものである。そして、このスイッチ回路部２０１の動作は、制御回路部２０２から供給される第１乃至第４の制御電圧ＶＣ１〜ＶＣ４と基準電圧ＶＤによって制御されるようになっている。

図２には、スイッチ回路部２０１のより具体的な回路構成例が示されており、以下、同図を参照しつつこの具体回路例について説明する。
スイッチ回路部２０１は、第１乃至第６のスイッチ素子（図２においては、それぞれ、「ＳＷ１」、「ＳＷ２」、「ＳＷ３」、「ＳＷ４」、「ＳＷ５」、「ＳＷ６」と表記）１０１〜１０６を中心に構成されたものとなっている。
すなわち、まず、第１のスイッチ素子１０１の一端は、第２のスイッチ素子１０２及び第５のスイッチ素子１０５の一端と共に第１のアンテナ端子１５に接続される一方、他端は第４のスイッチ素子１０４の一端と共に、第１の送受信端子１７に接続されている。また、第１のスイッチ素子１０１は、第１の制御電圧端子１９を介して制御回路部２０２からの第１の制御電圧ＶＣ１が印加されて、その開閉動作が制御されるようになっている。

第２のスイッチ素子１０２は、その一端が上述したように第１のアンテナ端子１５に接続される一方、他端は第３のスイッチ素子１０３の一端と共に第２の送受信端子１８に接続されている。また、第２のスイッチ素子１０２は、第２の制御電圧端子２０を介して制御回路部２０２からの第２の制御電圧ＶＣ２が印加されて、その開閉動作が制御されるようになっている。

第３のスイッチ素子１０３は、その一端が上述のように第２のスイッチ素子１０２の他端と共に第２の送受信端子１８に接続される一方、他端は第４及び第６のスイッチ素子１０４，１０６の一端と共に第２のアンテナ端子１６に接続されている。また、第３のスイッチ素子１０３は、第１の制御電圧端子１９を介して制御回路部２０２からの第１の制御電圧ＶＣ１が印加されて、その開閉動作が制御されるようになっている。

第４のスイッチ素子１０４は、既に述べたように第２のアンテナ端子１６と第１の送受信端子１７との間に接続されると共に、第２の制御電圧端子２０を介して制御回路部２０２からの第２の制御電圧ＶＣ２が印加されて、その開閉動作が制御されるようになっている。

第５のスイッチ素子１０５は、その一端が既に述べたように第１のアンテナ端子１５に接続される一方、他端は第１のコンデンサ（図２においては「Ｃ１」と表記）１１を介してアースに接続されている。そして、第５のスイッチ素子１０５は、第３の制御電圧端子２１を介して制御回路部２０２からの第３の制御電圧ＶＣ３が印加されて、その開閉動作が制御されるようになっている。

第６のスイッチ素子１０６は、その一端が、既に述べたように第２のアンテナ端子１６に接続される一方、他端は第２のコンデンサ（図２においては「Ｃ２」と表記）１２を介してアースに接続されている。そして、第６のスイッチ素子１０６は、第４の制御電圧端子２２を介して制御回路部２０２からの第４の制御電圧ＶＣ４が印加されて、その開閉動作が制御されるようになっている。

また、第１及び第４のスイッチ素子１０１，１０４と第１の送受信端子１７との接続点と基準電圧端子２３との間に、第１の抵抗器（図２においては「Ｒ１」と表記）１が接続されると共に、この接続点とアースとの間に第３の抵抗器（図２においては「Ｒ３」と表記）３が接続されており、基準電圧ＶＤが第１の抵抗器１と第３の抵抗器３により抵抗分割され、その抵抗分割比に応じた電圧がこの接続点に印加されるようになっている。

さらに、第３のスイッチ素子１０３と第２の送受信端子１８との接続点と基準電圧端子２３との間に、第２の抵抗器（図２においては「Ｒ２」と表記）２が接続されると共に、この接続点とアースとの間に第４の抵抗器（図２においては「Ｒ４」と表記）４が接続されており、基準電圧ＶＤが第２の抵抗器２と第４の抵抗器４により抵抗分割され、その抵抗分割比に応じた電圧がこの接続点に印加されるようになっている。
なお、第１及び第２の抵抗器１，２は、例えば、数ｋΩから数１０Ωの範囲の抵抗値を選択するのが好適であり、また、第３及び第４の抵抗器３，４は、例えば、数１０ｋΩ程度の抵抗値を選択するのが好適である。

次に、上述のスイッチ回路部２０１に用いられるスイッチ素子のより具体的な回路構成例について、図３を参照しつつ説明する。
図３には、第１のスイッチ素子１０１の具体的な回路構成例が示されているが、第２乃至第６のスイッチ素子１０２〜１０６のいずれも第１のスイッチ素子１０１と同一の回路構成であるので、第１のスイッチ素子１０１の回路構成例の説明を以て、第２乃至第６のスイッチ素子１０２〜１０６の回路構成例の説明に代えることとする。

この回路構成例における第１のスイッチ素子１０１は、３つの電界効果トランジスタ（以下、「ＦＥＴ」と称する）３１〜３３を主たる構成要素として構成されたものとなっている。
すなわち、まず、第１乃至第３のＦＥＴ（図３においては、それぞれ「ＦＥＴ１」、「ＦＥＴ２」、「ＦＥＴ３」と表記）３１〜３３は、第１及び第２の入出力端子５１，５２間において、ドレイン電極とソース電極が直列接続されており、第１のＦＥＴ３１のドレイン電極（又はソース電極）は、第１の入出力端子５１に、第３のＦＥＴ３３のソース電極（又はドレイン電極）は、第２の入出力端子５２に、それぞれ接続されている。なお、第１の入出力端子５１は、図２に示された構成例においては、第１の送受信端子１７（又は第１のアンテナ端子１５）に、また、第２の入出力端子５２は、第１のアンテナ端子１５（又は第１の送受信端子１７）に、それぞれ接続される。

第１のＦＥＴ３１、第２のＦＥＴ３２及び第３のＦＥＴ３３の各ゲート電極と制御信号端子５３との間には、第１のゲート抵抗器（図３においては「Ｒｇ１」と表記）４１、第２のゲート抵抗器（図３においては「Ｒｇ２」と表記）４２及び第３のゲート抵抗器（図３においては「Ｒｇ３」と表記）４３が、それぞれ接続されており、制御信号端子５３には、制御電圧が印加されるようになっている。この第１のスイッチ素子１０１の場合、制御信号端子５３には、第１の制御電圧ＶＣ１が印加されることとなる（図２参照）。

また、第１のＦＥＴ３１のドレイン・ソース電極間には、第１のドレイン・ソース間抵抗器（図３においては「Ｒｄ１」と表記）４５が、第２のＦＥＴ３２のドレイン・ソース電極間には、第２のドレイン・ソース間抵抗器（図３においては「Ｒｄ２」と表記）４６が、第３のＦＥＴ３３のドレイン・ソース電極間には、第３のドレイン・ソース間抵抗器（図３においては「Ｒｄ３」と表記）４７が、それぞれ接続されている。

ここで、第１乃至第３のゲート抵抗器４１〜４３は、例えば、数ｋΩから数１０ｋΩの範囲の抵抗値に設定すると好適である。また、第１乃至第３のドレイン・ソース間抵抗器４５〜４７は、例えば、数１０ｋΩ以上の抵抗値に設定するのが好適である。
上述の構成例は、３つのＦＥＴを用いた例であるが、勿論このような構成に限定される必要はなく、単一、又は、任意の複数のＦＥＴの直列接続によってスイッチ素子を構成するようにしてもよい。
なお、制御回路部２０２については、後述するスイッチ回路部２０１の動作説明によって、その回路構成、機能等を明らかにすることとする。

次に、上記構成における半導体スイッチ集積回路の動作について、図１乃至図３に、図４及び図５に示された真理値表を加えて説明することとする。
最初に、スイッチ回路部２０１の高周波信号の通過経路と、制御回路部２０２から出力される制御電圧ＶＣ１〜ＶＣ４との関係について、図２及び図４を参照しつつ説明する。
まず、図４に示された真理値表の”通過経路”と表記された欄において、”ＲＦ１−ＲＦ２”は、第１の送受信端子１７と第１のアンテナ端子１５の間における高周波信号の通過経路を、”ＲＦ２−ＲＦ３”は、第１のアンテナ端子１５と第２の送受信端子１８の間における高周波信号の通過経路を、”ＲＦ３−ＲＦ４”は、第２の送受信端子１８と第２のアンテナ端子１６の間における高周波信号の通過経路を、”ＲＦ４−ＲＦ１”は、第２のアンテナ端子１６と第１の送受信端子１７の間における高周波信号の通過経路を、それぞれ意味するものである。

また、同図において、”ＶＣ１”の表記は、第１及び第３のスイッチ素子１０１，１０３間の導通、非導通を制御する第１の制御電圧ＶＣ１を意味し、その欄は、上述の通過経路に応じた制御電圧ＶＣ１の設定状態が記されている。同じく”ＶＣ２”は、第２及び第４のスイッチ素子１０２，１０４間の導通、非導通を制御する第２の制御電圧ＶＣ２を意味し、その欄は、上述の通過経路に応じた制御電圧ＶＣ２の設定状態が記されている。同じく”ＶＣ３”は、第５のスイッチ素子１０５の導通、非導通を制御する第３の制御電圧ＶＣ３を意味し、その欄は、上述の通過経路に応じた制御電圧ＶＣ３の設定状態が記されている。同じく”ＶＣ４”は、第６のスイッチ素子１０６の導通、非導通を制御する第４の制御電圧ＶＣ４を意味し、その欄は、上述の通過経路に応じた制御電圧ＶＣ４の設定状態が記されている。

そして、図４において、”Ｈ”は、ＦＥＴが導通状態となる制御電圧の状態を、また、”Ｌ”は、ＦＥＴが非導通状態となる制御電圧の状態を、それぞれ意味している。
なお、基準電圧端子２３に印加される基準電圧ＶＤ（図２参照）は、本発明の実施の形態における半導体スイッチ集積回路を動作させる場合、上述の図４における”Ｈ”と同一の電圧状態とされる必要があり、その電圧は制御回路部２０２から出力され印加されるものとなっている。

したがって、本発明の制御回路部２０２は、スイッチ回路部２０１における高周波信号の通過経路を切り替えるために、ＦＥＴが導通状態となる２つの制御電圧を、図４に示されたように４つの状態、すなわち、ＶＣ１＝Ｈ、ＶＣ２＝Ｌ、ＶＣ３＝Ｌ、ＶＣ４＝Ｈの第１の状態、ＶＣ１＝Ｌ、ＶＣ２＝Ｈ、ＶＣ３＝Ｌ、ＶＣ４＝Ｈの第２の状態、ＶＣ１＝Ｈ、ＶＣ２＝Ｌ、ＶＣ３＝Ｈ、ＶＣ４＝Ｌの第３の状態、ＶＣ１＝Ｌ、ＶＣ２＝Ｈ、ＶＣ３＝Ｈ、ＶＣ４＝Ｌの第４の状態というように切り替えて出力するよう構成されたものとなっている。

次に、図５に示された通過経路と第１乃至第６のスイッチ素子１０１〜１０６の関係を示す真理値表について同図を参照しつつ説明する。
まず、同図において”通過経路”と表記された欄における”ＲＦ１ーＲＦ２”、”ＲＦ２ーＲＦ３”、”ＲＦ３ーＲＦ４”、”ＲＦ４ーＲＦ１”は、先の図４で説明したと同一の意味である。

また、図５において、”ＳＷ１”は、第１のスイッチ素子１０１の導通、非導通状態を、”ＳＷ２”は、第２のスイッチ素子１０２の導通、非導通状態を、”ＳＷ３”は、第３のスイッチ素子１０３の導通、非導通状態を、”ＳＷ４”は、第４のスイッチ素子１０４の導通、非導通状態を、”ＳＷ５”は、第５のスイッチ素子１０５の導通、非導通状態を、”ＳＷ６”は、第６のスイッチ素子１０６の導通、非導通状態を、それぞれ表している。
さらに、図５において、”ＯＮ”は、ＦＥＴの導通状態を、”ＯＦＦ”は、ＦＥＴの非導通状態を、それぞれ表している。

したがって、図５は、例えば、通過経路として”ＲＦ１ーＲＦ２”を選択する場合、”ＲＦ１ーＲＦ２”について見れば、第１のスイッチ素子１０１が導通、第２のスイッチ素子１０２が非導通、第３のスイッチ素子１０３が導通、第４及び第５のスイッチ素子１０４，１０５が非導通、第６のスイッチ素子１０６が導通状態とされることで、第１の送受信端子１７と第１のアンテナ端子１５間における高周波信号の通過が可能となることを表したものとなっている。
図５における他の通過経路についても、これに準ずればよく、ここでの各々の通過経路についての詳細な説明は省略することとする。

次に、基準電圧端子２３と第１乃至第４の制御電圧端子１９〜２２にそれぞれ印加される電位について説明する。
例えば、通過経路”ＲＦ１−ＲＦ２”を選択する場合、第１のスイッチ素子１０１は導通状態とされるべく”Ｈ”状態の第１の制御電圧ＶＣ１が印加されるが（図４及び図５参照）、この場合について説明すれば、第１のスイッチ素子１０１を構成する第１乃至第３のＦＥＴ３１〜３３のドレイン電極及びソース電極は、基準電圧端子２３とアースとの間に接続されている第１乃至第４の抵抗器１〜４の抵抗値によって定まる電位となり、ゲート電極は、第１の制御電圧端子１９に印加される第１の制御電圧ＶＣ１に設定されることとなる。

すなわち、ＦＥＴのゲート・ドレイン間電圧Ｖｇｄ及びゲート・ソース間電圧Ｖｇｓを、Ｖｇｄ＞０及び、Ｖｇｓ＞０にて動作させることができるようになっている。
なお、図４に示された真理値表において、上述した以外の制御電圧が”Ｈ”状態となるケースについても、上述の通過経路”ＲＦ１−ＲＦ２”の場合に準じて同様に考えることができ、スイッチ素子を構成する各々のＦＥＴのドレイン、ソース及びゲートの各電極の電位は、上述の場合と基本的に同様であるので、個々の詳細な説明は省略することとする。

一方、通過経路”ＲＦ１−ＲＦ２”を選択する場合において、第２のスイッチ素子１０２は非導通状態とされるべく”Ｌ”状態の第２の制御電圧ＶＣ２が印加されるが（図４及び図５参照）、この場合について説明すれば、まず、第２のスイッチ素子１０２を構成する各々のＦＥＴのドレイン電極及びソース電極は、基準電圧端子２３とアース間に接続されている第１乃至第４の抵抗器１〜４の抵抗値によって定まる電位となる。また、第２のスイッチ素子１０２を構成する各々のＦＥＴのゲート電極は、第２の制御電圧端子２０に印加される第２の制御電圧ＶＣ２、すなわち、この場合には、ＦＥＴを非導通状態とする電位に設定されることとなる。
すなわち、ＦＥＴのゲート・ドレイン間電圧Ｖｇｄ及びゲート・ソース間電圧ＶｇｓがＦＥＴのピンチオフ状態となるように設定されている。

なお、図４に示された真理値表において、上述した以外の制御電圧が”Ｌ”状態となるケースについても、スイッチ素子を構成する各々のＦＥＴのドレイン、ソース及びゲートの各電極の電位は、上述の場合と基本的に同様であるので、個々の詳細な説明は省略することとする。

このように、本発明の実施の形態における半導体スイッチ集積回路においては、第１乃至第６のスイッチ素子１０１〜１０６が導通状態にある場合においては、これらスイッチ素子１０１〜１０６を構成するそれぞれのＦＥＴのゲート・ドレイン間電圧Ｖｇｄ及びゲート・ソース間電圧ＶｇｓがＶｇｄ＞０及びＶｇｓ＞０に設定されるように構成されており、その結果、以下に説明する試験結果に示されたように従来回路に比して動作特性の改善が図られたものとなっている。

図６には、本発明の実施の形態における半導体スイッチ集積回路の使用周波数に対する挿入損失の変化特性が従来回路の特性と共に示されており、以下、同図について説明する。
同図において、横軸は使用周波数（ＧＨｚ）を、縦軸は挿入損失（ｄＢ）を、それぞれ表しており、この試験例では本発明に係る半導体スイッチ集積回路は、使用周波数の全域において、従来回路に比して挿入損失が確実に低減されていることが確認できるものとなっている。

図７には、スイッチ素子１０１〜１０６を構成するＦＥＴのゲート・ドレイン間電圧Ｖｇｄ及びゲート・ソース間電圧Ｖｇｓに対する歪み信号レベルの変化特性が示されており、以下、同図について説明する。
同図において、横軸はゲート・ドレイン間電圧Ｖｇｄ及びゲート・ソース間電圧Ｖｇｓ（Ｖ）を、縦軸は歪み信号レベル（ｄＢｃ）を、それぞれ表しており、この試験例では本発明に係る半導体スイッチ集積回路は、従来回路に比して歪み信号レベルを格段に低減する動作点で動作するものであることが確認できるものとなっている。

本発明の実施の形態における半導体スイッチ集積回路の基本構成例を示す構成図である。図１に示された本発明の実施の形態における半導体スイッチ集積回路を構成するスイッチ回路部の回路構成例を示す回路図である。図２に示されたスイッチ回路部に用いられるスイッチ素子の回路構成例を示す回路図である。本発明の実施の形態における半導体スイッチ集積回路の通過経路とスイッチ回路部に印加される制御電圧の関係を示す真理値表である。本発明の実施の形態における半導体スイッチ集積回路の通過経路とスイッチ素子の動作状態との関係を示す真理値表である。本発明の実施の形態における半導体スイッチ集積回路の使用周波数に対する挿入損失の変化特性を従来回路の特性と共に示した特性線図である。本発明の実施の形態における半導体スイッチ集積回路のゲート・ドレイン間電圧及びゲート・ソース間電圧に対する歪み信号レベルの変化を従来回路の特性と共に示した特性線図である。従来の半導体スイッチ集積回路に用いられるスイッチ回路の構成例を示す構成図である。従来の半導体スイッチ集積回路に用いられるスイッチ回路の他の構成例を示す構成図である。

符号の説明

１…第１の抵抗器
２…第２の抵抗器
３…第３の抵抗器
４…第４の抵抗器
１１…第１のコンデンサ
１２…第２のコンデンサ
１５…第１のアンテナ端子
１６…第２のアンテナ端子
１７…第１の送受信端子
１８…第２の送受信端子
１９…第１の制御電圧端子
２０…第２の制御電圧端子
２１…第３の制御電圧端子
２２…第４の制御電圧端子
２３…基準電圧端子
１０１…第１のスイッチ素子
１０２…第２のスイッチ素子
１０３…第３のスイッチ素子
１０４…第４のスイッチ素子
１０５…第５のスイッチ素子
１０６…第６のスイッチ素子
２０１…スイッチ回路部
２０２…制御回路部

Claims

複数のアンテナ端子と複数の送受信端子と共に複数のスイッチ素子が設けられ、前記複数のスイッチ素子の動作を制御することで、前記複数のアンテナ端子と複数の送受信端子の中の所望するアンテナ端子と送受信端子間を導通状態とできるよう構成されてなるスイッチ回路部と、前記スイッチ回路部の動作制御に必要な電圧を生成、出力する制御回路部とを具備してなる半導体スイッチ集積回路であって、
前記スイッチ素子は、単一の電界効果トランジスタ又は複数の直列接続された電界効果トランジスタのドレイン電極とソース電極間の導通、非導通によってスイッチ素子としての開閉成動作が果たされるよう構成されてなり、
前記スイッチ回路部は、
第１の送受信端子と第１のアンテナ端子との間に直列接続されて設けられた第１のスイッチ素子と、
前記第１のアンテナ端子と第２の送受信端子との間に直列接続されて設けられた第２のスイッチ素子と、
前記第２の送受信端子と第２のアンテナ端子との間に直列接続されて設けられた第３のスイッチ素子と、
前記第２のアンテナ端子と前記第１の送受信端子との間に直列接続されて設けられた第４のスイッチ素子と、
前記第１のアンテナ端子に一端が接続される一方、他端が第１のコンデンサを介してアースに接続されて設けられた第５のスイッチ素子と、
前記第２のアンテナ端子に一端が接続される一方、他端が第２のコンデンサを介してアースに接続されて設けられた第６のスイッチ素子と、
一端が前記第１の送受信端子に接続され、他端に前記制御回路部からの基準電圧が印加可能に設けられた第１の抵抗器と、
一端が前記第２の送受信端子に接続され、他端に前記制御回路部からの基準電圧が印加可能に設けられた第２の抵抗器と、
前記第１の送受信端子とアース間に直列接続されて設けられた第３の抵抗器と、
前記第２の送受信端子とアース間に直列接続されて設けられた第４の抵抗器とを具備し、
前記第１及び第３のスイッチ素子は、前記制御回路部から印加される第１の制御電圧により、前記第２及び第４のスイッチ素子は、前記制御回路部から印加される第２の制御電圧により、前記第５のスイッチ素子は、前記制御回路部から印加される第３の制御電圧により、前記第６のスイッチ素子は、前記制御回路部から印加される第４の制御電圧により、それぞれその導通、非導通が制御可能に構成される一方、
前記第１の抵抗器と前記第３の抵抗器の相互の接続点の電圧、及び、前記第２の抵抗器と前記第４の抵抗器の相互の接続点の電圧は、前記第１乃至第６のスイッチ素子を構成する電界効果トランジスタの各々のゲート・ドレイン間電圧をＶｇｄとし、ゲート・ソース間電圧をＶｇｓとした場合に、Ｖｇｄ＞０及びＶｇｓ＞０に設定されてなることを特徴とする半導体スイッチ集積回路。