JP2006237721A - 半導体スイッチ集積回路 - Google Patents
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Abstract
【解決手段】第1乃至第6のスイッチ素子101〜106は、複数の電界効果トランジスタのドレイン及びソース電極間の直列接続により構成されてなる一方、第1の送受信端子17には、基準電圧を第1及び第3の抵抗器1,3で抵抗分割した電圧が印加され、また、第2の送受信端子18には、基準電圧を第2及び第4の抵抗器2,4で抵抗分割した電圧が印加され、基準電圧が各スイッチ素子101〜106へ動作制御のために印加される制御電圧と同一の電圧レベルであっても、Vgd>0及びVgs>0が確保され、低挿入損失、かつ、低歪み特性で、制御回路部が簡易な構成で済む半導体スイッチ集積回路が提供されるものとなっている。
【選択図】図2
Description
そして、第1乃至第6のスイッチ素子SW1〜SW6は、いずれもその基本的構成を同じにするもので、この例では、電界効果トランジスタ(以下、「FET」と称する)が3段直列接続されて構成されたものとなっている。
また、第3の制御電圧VC3を、第5のスイッチ素子SW5を構成するFETのピンチオフ電圧以下の電圧に設定する一方、第6の制御電圧VC6を、第6のスイッチ素子SW6を構成するFETのピンチオフ電圧以上の電圧に設定する。
また、第4及び第1の高周波端子RF4,RF1間を信号経路として選択する場合には、第2、第4及び第5のスイッチ素子SW2,SW4,SW5を導通状態とする一方、第1,第3及び第6のスイッチ素子SW1,SW3,SW6を非導通状態とするよう、第1乃至第4の制御電圧VC1〜VC4の設定を行えばよい。
以下、図9を参照しつつ、第2の従来回路について概説する。なお、図8に示された従来回路と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第2の従来回路は、先の図8に示された回路構成において、まず、第5及び第6のスイッチ素子SW5,SW6とアースとの間に、第1のキャパシタC1,第2のキャパシタC2がそれぞれ設けられている。また、第1乃至第4の制御電圧VC1〜VC4とは別に、基準電圧VDを採用し、第1乃至第6のスイッチ素子SW1〜SW6に第1乃至第6の抵抗器R1〜R6を介して基準電圧VDを印加するように構成されたものとなっている。
上述したような従来の半導体スイッチ回路については、例えば、特許文献1、特許文献2などに開示されている。
複数のアンテナ端子と複数の送受信端子と共に複数のスイッチ素子が設けられ、前記複数のスイッチ素子の動作を制御することで、前記複数のアンテナ端子と複数の送受信端子の中の所望するアンテナ端子と送受信端子間を導通状態とできるよう構成されてなるスイッチ回路部と、前記スイッチ回路部の動作制御に必要な電圧を生成、出力する制御回路部とを具備してなる半導体スイッチ集積回路であって、
前記スイッチ素子は、単一の電界効果トランジスタ又は複数の直列接続された電界効果トランジスタのドレイン電極とソース電極間の導通、非導通によってスイッチ素子としての開閉成動作が果たされるよう構成されてなり、前記スイッチ回路部には、前記制御回路部から印加される基準電圧を抵抗分割する抵抗器が設けられ、当該抵抗分割により得られた電圧が、前記スイッチ素子を構成する電界効果トランジスタのドレイン電極及びソース電極に印加されてなるものである。
前記スイッチ回路部は、
第1の送受信端子と第1のアンテナ端子との間に直列接続されて設けられた第1のスイッチ素子と、
前記第1のアンテナ端子と第2の送受信端子との間に直列接続されて設けられた第2のスイッチ素子と、
前記第2の送受信端子と第2のアンテナ端子との間に直列接続されて設けられた第3のスイッチ素子と、
前記第2のアンテナ端子と前記第1の送受信端子との間に直列接続されて設けられた第4のスイッチ素子と、
前記第1のアンテナ端子に一端が接続される一方、他端が第1のコンデンサを介してアースに接続されて設けられた第5のスイッチ素子と、
前記第2のアンテナ端子に一端が接続される一方、他端が第2のコンデンサを介してアースに接続されて設けられた第6のスイッチ素子と、
一端が前記第1の送受信端子に接続され、他端に前記制御回路部からの基準電圧が印加可能に設けられた第1の抵抗器と、
一端が前記第2の送受信端子に接続され、他端に前記制御回路部からの基準電圧が印加可能に設けられた第2の抵抗器と、
前記第1の送受信端子とアース間に直列接続されて設けられた第3の抵抗器と、
前記第2の送受信端子とアース間に直列接続されて設けられた第4の抵抗器とを具備し、
前記第1及び第3のスイッチ素子は、前記制御回路部から印加される第1の制御電圧により、前記第2及び第4のスイッチ素子は、前記制御回路部から印加される第2の制御電圧により、前記第5のスイッチ素子は、前記制御回路部から印加される第3の制御電圧により、前記第6のスイッチ素子は、前記制御回路部から印加される第4の制御電圧により、それぞれその導通、非導通が制御可能に構成されてなるものが好適である。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ集積回路の基本構成例について、図1を参照しつつ説明する。
本発明の実施の形態における半導体スイッチ集積回路は、スイッチ回路部201と制御回路部202とを有して構成されたものとなっている。
スイッチ回路部201は、第1乃至第6のスイッチ素子(図2においては、それぞれ、「SW1」、「SW2」、「SW3」、「SW4」、「SW5」、「SW6」と表記)101〜106を中心に構成されたものとなっている。
すなわち、まず、第1のスイッチ素子101の一端は、第2のスイッチ素子102及び第5のスイッチ素子105の一端と共に第1のアンテナ端子15に接続される一方、他端は第4のスイッチ素子104の一端と共に、第1の送受信端子17に接続されている。また、第1のスイッチ素子101は、第1の制御電圧端子19を介して制御回路部202からの第1の制御電圧VC1が印加されて、その開閉動作が制御されるようになっている。
なお、第1及び第2の抵抗器1,2は、例えば、数kΩから数10Ωの範囲の抵抗値を選択するのが好適であり、また、第3及び第4の抵抗器3,4は、例えば、数10kΩ程度の抵抗値を選択するのが好適である。
図3には、第1のスイッチ素子101の具体的な回路構成例が示されているが、第2乃至第6のスイッチ素子102〜106のいずれも第1のスイッチ素子101と同一の回路構成であるので、第1のスイッチ素子101の回路構成例の説明を以て、第2乃至第6のスイッチ素子102〜106の回路構成例の説明に代えることとする。
すなわち、まず、第1乃至第3のFET(図3においては、それぞれ「FET1」、「FET2」、「FET3」と表記)31〜33は、第1及び第2の入出力端子51,52間において、ドレイン電極とソース電極が直列接続されており、第1のFET31のドレイン電極(又はソース電極)は、第1の入出力端子51に、第3のFET33のソース電極(又はドレイン電極)は、第2の入出力端子52に、それぞれ接続されている。なお、第1の入出力端子51は、図2に示された構成例においては、第1の送受信端子17(又は第1のアンテナ端子15)に、また、第2の入出力端子52は、第1のアンテナ端子15(又は第1の送受信端子17)に、それぞれ接続される。
上述の構成例は、3つのFETを用いた例であるが、勿論このような構成に限定される必要はなく、単一、又は、任意の複数のFETの直列接続によってスイッチ素子を構成するようにしてもよい。
なお、制御回路部202については、後述するスイッチ回路部201の動作説明によって、その回路構成、機能等を明らかにすることとする。
最初に、スイッチ回路部201の高周波信号の通過経路と、制御回路部202から出力される制御電圧VC1〜VC4との関係について、図2及び図4を参照しつつ説明する。
まず、図4に示された真理値表の”通過経路”と表記された欄において、”RF1−RF2”は、第1の送受信端子17と第1のアンテナ端子15の間における高周波信号の通過経路を、”RF2−RF3”は、第1のアンテナ端子15と第2の送受信端子18の間における高周波信号の通過経路を、”RF3−RF4”は、第2の送受信端子18と第2のアンテナ端子16の間における高周波信号の通過経路を、”RF4−RF1”は、第2のアンテナ端子16と第1の送受信端子17の間における高周波信号の通過経路を、それぞれ意味するものである。
なお、基準電圧端子23に印加される基準電圧VD(図2参照)は、本発明の実施の形態における半導体スイッチ集積回路を動作させる場合、上述の図4における”H”と同一の電圧状態とされる必要があり、その電圧は制御回路部202から出力され印加されるものとなっている。
まず、同図において”通過経路”と表記された欄における”RF1ーRF2”、”RF2ーRF3”、”RF3ーRF4”、”RF4ーRF1”は、先の図4で説明したと同一の意味である。
さらに、図5において、”ON”は、FETの導通状態を、”OFF”は、FETの非導通状態を、それぞれ表している。
図5における他の通過経路についても、これに準ずればよく、ここでの各々の通過経路についての詳細な説明は省略することとする。
例えば、通過経路”RF1−RF2”を選択する場合、第1のスイッチ素子101は導通状態とされるべく”H”状態の第1の制御電圧VC1が印加されるが(図4及び図5参照)、この場合について説明すれば、第1のスイッチ素子101を構成する第1乃至第3のFET31〜33のドレイン電極及びソース電極は、基準電圧端子23とアースとの間に接続されている第1乃至第4の抵抗器1〜4の抵抗値によって定まる電位となり、ゲート電極は、第1の制御電圧端子19に印加される第1の制御電圧VC1に設定されることとなる。
なお、図4に示された真理値表において、上述した以外の制御電圧が”H”状態となるケースについても、上述の通過経路”RF1−RF2”の場合に準じて同様に考えることができ、スイッチ素子を構成する各々のFETのドレイン、ソース及びゲートの各電極の電位は、上述の場合と基本的に同様であるので、個々の詳細な説明は省略することとする。
すなわち、FETのゲート・ドレイン間電圧Vgd及びゲート・ソース間電圧VgsがFETのピンチオフ状態となるように設定されている。
同図において、横軸は使用周波数(GHz)を、縦軸は挿入損失(dB)を、それぞれ表しており、この試験例では本発明に係る半導体スイッチ集積回路は、使用周波数の全域において、従来回路に比して挿入損失が確実に低減されていることが確認できるものとなっている。
同図において、横軸はゲート・ドレイン間電圧Vgd及びゲート・ソース間電圧Vgs(V)を、縦軸は歪み信号レベル(dBc)を、それぞれ表しており、この試験例では本発明に係る半導体スイッチ集積回路は、従来回路に比して歪み信号レベルを格段に低減する動作点で動作するものであることが確認できるものとなっている。
2…第2の抵抗器
3…第3の抵抗器
4…第4の抵抗器
11…第1のコンデンサ
12…第2のコンデンサ
15…第1のアンテナ端子
16…第2のアンテナ端子
17…第1の送受信端子
18…第2の送受信端子
19…第1の制御電圧端子
20…第2の制御電圧端子
21…第3の制御電圧端子
22…第4の制御電圧端子
23…基準電圧端子
101…第1のスイッチ素子
102…第2のスイッチ素子
103…第3のスイッチ素子
104…第4のスイッチ素子
105…第5のスイッチ素子
106…第6のスイッチ素子
201…スイッチ回路部
202…制御回路部
Claims (2)
- 複数のアンテナ端子と複数の送受信端子と共に複数のスイッチ素子が設けられ、前記複数のスイッチ素子の動作を制御することで、前記複数のアンテナ端子と複数の送受信端子の中の所望するアンテナ端子と送受信端子間を導通状態とできるよう構成されてなるスイッチ回路部と、前記スイッチ回路部の動作制御に必要な電圧を生成、出力する制御回路部とを具備してなる半導体スイッチ集積回路であって、
前記スイッチ素子は、単一の電界効果トランジスタ又は複数の直列接続された電界効果トランジスタのドレイン電極とソース電極間の導通、非導通によってスイッチ素子としての開閉成動作が果たされるよう構成されてなり、前記スイッチ回路部には、前記制御回路部から印加される基準電圧を抵抗分割する抵抗器が設けられ、当該抵抗分割により得られた電圧が、前記スイッチ素子を構成する電界効果トランジスタのドレイン電極及びソース電極に印加されてなることを特徴とする半導体スイッチ集積回路。 - 複数のアンテナ端子と複数の送受信端子と共に複数のスイッチ素子が設けられ、前記複数のスイッチ素子の動作を制御することで、前記複数のアンテナ端子と複数の送受信端子の中の所望するアンテナ端子と送受信端子間を導通状態とできるよう構成されてなるスイッチ回路部と、前記スイッチ回路部の動作制御に必要な電圧を生成、出力する制御回路部とを具備してなる半導体スイッチ集積回路であって、
前記スイッチ回路部は、
第1の送受信端子と第1のアンテナ端子との間に直列接続されて設けられた第1のスイッチ素子と、
前記第1のアンテナ端子と第2の送受信端子との間に直列接続されて設けられた第2のスイッチ素子と、
前記第2の送受信端子と第2のアンテナ端子との間に直列接続されて設けられた第3のスイッチ素子と、
前記第2のアンテナ端子と前記第1の送受信端子との間に直列接続されて設けられた第4のスイッチ素子と、
前記第1のアンテナ端子に一端が接続される一方、他端が第1のコンデンサを介してアースに接続されて設けられた第5のスイッチ素子と、
前記第2のアンテナ端子に一端が接続される一方、他端が第2のコンデンサを介してアースに接続されて設けられた第6のスイッチ素子と、
一端が前記第1の送受信端子に接続され、他端に前記制御回路部からの基準電圧が印加可能に設けられた第1の抵抗器と、
一端が前記第2の送受信端子に接続され、他端に前記制御回路部からの基準電圧が印加可能に設けられた第2の抵抗器と、
前記第1の送受信端子とアース間に直列接続されて設けられた第3の抵抗器と、
前記第2の送受信端子とアース間に直列接続されて設けられた第4の抵抗器とを具備し、
前記第1及び第3のスイッチ素子は、前記制御回路部から印加される第1の制御電圧により、前記第2及び第4のスイッチ素子は、前記制御回路部から印加される第2の制御電圧により、前記第5のスイッチ素子は、前記制御回路部から印加される第3の制御電圧により、前記第6のスイッチ素子は、前記制御回路部から印加される第4の制御電圧により、それぞれその導通、非導通が制御可能に構成されてなることを特徴とする半導体スイッチ集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2006237721A true JP2006237721A (ja) | 2006-09-07 |
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Family
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Family Applications (1)
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Publication number | Priority date | Publication date | Assignee | Title |
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