WO2007018037A1 - 高周波スイッチ回路 - Google Patents

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WO2007018037A1
WO2007018037A1 PCT/JP2006/314799 JP2006314799W WO2007018037A1 WO 2007018037 A1 WO2007018037 A1 WO 2007018037A1 JP 2006314799 W JP2006314799 W JP 2006314799W WO 2007018037 A1 WO2007018037 A1 WO 2007018037A1
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switch circuit
terminal
frequency
effect transistor
field effect
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PCT/JP2006/314799
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French (fr)
Inventor
Yuta Sugiyama
Shigeki Koya
Irei Kyu
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Hitachi Metals, Ltd.
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Definitions

  • the present invention relates to a high-frequency switch circuit configured to use a field effect transistor such as a high-electron mobility transistor in a switch circuit that switches connection paths of high-frequency signals.
  • a wireless communication device that switches transmission and reception in a time-sharing manner, it is necessary to switch connection between an antenna and a transmission / reception circuit.
  • a terminal using a plurality of frequency bands generally incorporates a plurality of transmission / reception circuits for each frequency band, so that switching of signal paths between the antenna and the transmission / reception circuits is required.
  • wireless communication equipment that employs diversity reception or MIMO (Multi-Input Multi-Output) systems must switch the signal paths of multiple antennas and transmission / reception circuits.
  • MIMO Multi-Input Multi-Output
  • the high-frequency switch circuit using a high-electron-mobility transistor (HEMT) as a switch has excellent characteristics. Therefore, it is widely used.
  • HEMT high-electron-mobility transistor
  • this depletion type high electron mobility transistor (HEMT) is normally in the ON state where the drain and source are connected with low resistance when the gate potential is equal to the drain Z source potential, and the gate voltage is the drain Z source. It shows the characteristics of the delay type that is in the off state connected with high impedance when the threshold voltage is lower than the voltage (about IV).
  • Patent Document 1 Japanese Patent Laid-Open No. 9-98078
  • Patent Document 2 discloses a circuit that generates a control voltage by using a field effect transistor. Proposed.
  • the power that can be cut off by the HEMT transistor is generally proportional to the square of the difference between the gate potential and the drain Z source potential. Therefore, if the control voltage decreases, these potential differences also decrease, and the high-speed switch circuit becomes The power that can be handled is also reduced.
  • the high-frequency signal is rectified and added to the control signal, and the internal control is performed. A method to increase the signal has been proposed.
  • FIG. 1 shows a high-frequency switch circuit described in Patent Document 1.
  • reference numerals 6 and 7 are depletion type field effect transistors
  • reference numerals 1 la and 1 lb are external control signal input terminals
  • reference numerals 14 and 15 are high frequency signal input terminals 14 and output terminals 15, respectively.
  • Reference numerals 21a and 21b are resistors
  • reference numerals 24a24b and 24c are capacities (capacitors).
  • the field effect transistor 7 to which a high frequency that varies the source-drain voltage of the field effect transistor 7 by about 0.2 V is input is turned on, and the high frequency switch circuit has sufficient isolation. As a result, there arises a problem that the power durability is reduced.
  • the pinch-off voltage should be close to OV.
  • the on-resistance of the field-effect transistor is increased, so that the high-frequency switch The insertion loss of the circuit increases.
  • the high-frequency switch circuit proposed in Patent Document 1 there is a high possibility that a problem will occur when the output of the logic circuit whose voltage is lowered is used as it is for the control of the high-frequency switch circuit.
  • Patent Document 4 in any of the proposed boost circuits (FIGS. 11, 12, 13, and 14 of Patent Document 4), the external control voltage is set to a low potential.
  • the potential due to rectification is added.
  • the output voltage becomes high and sufficient signal blocking ability cannot be obtained.
  • An object of the present invention is to solve the above-described problem and easily form a high-frequency switch circuit capable of controlling a large power signal even with a low control voltage by an integrated circuit process for a field effect transistor. It is to propose a circuit that can be integrated.
  • the high-frequency switch circuit of the present invention has the following configuration.
  • a high-frequency switch circuit includes a switch circuit unit that switches between a connected state and a non-connected state of a high-frequency signal path, and an internal control for controlling the switch circuit unit based on an external control signal.
  • a high-frequency switch circuit having a control voltage generation circuit section for generating a voltage, the control voltage generation circuit including a power take-in terminal of the control voltage generation circuit, a field effect transistor of a delay type, and an external control signal input terminal And the internal control voltage output terminal.
  • the field effect transistor has a gate grounded, a source connected to the external control signal input terminal, a drain connected to the power capture terminal, and an internal control voltage output terminal. The element is connected to the electrical connection path between the drain of the field effect transistor and the power intake terminal.
  • the gate of the preferred field effect transistor is grounded via a resistor, and the drain is connected to the power capture terminal via a first resistor.
  • a high-frequency switch circuit includes a switch circuit unit that switches between a connected state and a disconnected state of a high-frequency signal path, and an internal control for controlling the switch circuit unit based on an external control signal.
  • a high-frequency switch circuit having a control voltage generation circuit section for generating a voltage, the control voltage generation circuit including a power supply terminal of the control voltage generation circuit, a depletion type field effect transistor, a first resistor, The field effect transistor has an external control signal input terminal and an internal control voltage output terminal.
  • the field effect transistor has a gate grounded, a source connected to the external signal input terminal, and a drain connected to one terminal of the first resistor.
  • the other terminal of the first resistor is connected to the power supply terminal, and the internal control voltage output terminal It is connected to the electrical connection path between the drain of the transistor and one terminal of the first resistor.
  • the gate of the field effect transistor is grounded via the second resistor.
  • a plurality of high-frequency switch circuits according to the first and second inventions are used, and one end of a high-frequency signal path of each high-frequency switch circuit is connected to a common high-frequency port to provide a single-pole multi-throw high-frequency switch circuit You can also
  • a high-frequency switch circuit includes a switch circuit unit that switches between a connected state and a non-connected state of a high-frequency signal path, and an internal control for controlling the switch circuit unit based on an external control signal.
  • a high-frequency switch circuit having a control voltage generation circuit section for generating a voltage, the control voltage generation circuit section including a high-frequency circuit connection terminal, an external control signal input terminal, a depletion type field effect transistor,
  • the field effect transistor includes a first resistor and a second resistor, an internal control voltage output terminal, a capacitor, and a diode.
  • the field effect transistor has a gate connected to the ground, a source connected to the external control signal input terminal, and a drain connected to the node 1.
  • the first resistor has one terminal connected to node 1 and the other terminal connected to node 2, and the second resistor is connected to the internal control voltage output terminal via One terminal is connected to the node 2 and the other terminal is connected to the external control signal input terminal, and the capacitance is connected to the high frequency signal path via the high frequency circuit connection terminal.
  • the other terminal is connected to node 2, and the diode has a power sword connected to node 2 and an anode connected to the external control signal input terminal, and the internal control voltage output terminal is connected to the switch circuit section. It is connected.
  • the gate of the field effect transistor is grounded via the third resistor.
  • a high-frequency switch circuit includes a switch circuit unit that switches between a connected state and a non-connected state of a high-frequency signal path, and an internal control for controlling the switch circuit unit based on an external control signal.
  • a high-frequency switch circuit having a control voltage generation circuit section for generating a voltage, the control voltage generation circuit section including a high-frequency circuit connection terminal, an external control signal input terminal, a depletion type field effect transistor, 1st resistor and internal control voltage output
  • a field effect transistor having a gate grounded, a source connected to an external control signal input terminal, a drain connected to node 2, and a diode connected to a power sword. Is connected to node 2 and connected to anode force mode 1.
  • the first resistor has one terminal connected to the electrical connection path between node 1 and the internal control voltage output terminal, and the other terminal
  • the capacitor is connected to the external control signal input terminal, and the capacitor has one terminal connected to the high-frequency signal path via the high-frequency circuit connection terminal and the other terminal connected to the node 1, and the internal control voltage output terminal is connected to the switch. It is connected to the circuit section.
  • the gate of the field effect transistor is grounded via the second resistor.
  • a plurality of high-frequency switch circuits according to the third and fourth inventions are used, one end of the high-frequency signal path of each high-frequency switch circuit is connected to the common high-frequency port, and a capacitor provided in the control voltage generation circuit One terminal can be connected to a common high-frequency port via a high-frequency circuit connection terminal to form a single-pole multi-throw high-frequency switch circuit.
  • any active element used in the high-frequency switch circuit is a depletion type field effect transistor having a pinch-off voltage substantially equal to the field effect transistor.
  • the first resistor provided in the high-frequency switch circuit of the present invention can be an active load, and the internal control voltage output terminal is connected to the switch circuit unit via a low-pass filter. You can also.
  • a low-pass filter is composed of, for example, a resistor and a capacitor.
  • any of the combined high-frequency switch circuits can function as a single "high-frequency switch circuit". It is not always necessary. It is also possible to use a single-pole multi-throw high-frequency switch circuit by using a plurality of control voltage generation circuits having the above-described configuration and connecting these control voltage generation circuits to a common high-frequency port.
  • this circuit can be integrated by a depletion type pHEMT (Pseudom orphic High Electron-Mobility Transistor) semiconductor process that has already been put into practical use, it can be made an inexpensive circuit. .
  • pHEMT Pulseudom orphic High Electron-Mobility Transistor
  • the circuit can be formed without adding a new process during integration. Since it can be realized, it is inexpensive. Alternatively, by replacing the resistance in the control voltage generation circuit with an active load, the chip area for integration can be saved and the cost can be reduced.
  • the internal control voltage output terminal is connected to the switch circuit unit via a low-pass filter that also has a resistance and a capacitive force, so that the instability due to the generation of harmonics or the return of the signal is reduced. Means for avoiding the problem can be easily realized without hindering the integration.
  • Such a high-frequency switch circuit of the present invention can be used for a high-frequency wireless communication device that requires switching of a high-frequency signal path, such as a cellular phone or a wireless LAN terminal that supports transmission / reception time division or multiband. .
  • FIG. 1 is a diagram for explaining a configuration example of a conventional high-frequency switch circuit.
  • FIG. 2 is a circuit diagram of a high-frequency switch circuit according to the first embodiment of the present invention.
  • FIG. 3 is a diagram for explaining the gate voltage dependence of the drain current of the field effect transistor used in the circuit shown in FIG.
  • FIG. 4 is a circuit diagram of a high-frequency switch circuit according to a second embodiment of the present invention.
  • FIG. 5 is a circuit diagram of a high-frequency switch circuit according to a third embodiment of the present invention.
  • FIG. 6 is a circuit diagram of a high-frequency switch circuit according to a fourth embodiment of the present invention.
  • FIG. 7 is a circuit diagram of a high-frequency switch circuit according to a fifth embodiment of the present invention.
  • FIG. 8 is a circuit diagram of a high-frequency switch circuit according to a sixth embodiment of the present invention.
  • FIG. 9 is a circuit diagram of a high-frequency switch circuit according to a seventh embodiment of the present invention.
  • FIG. 10 is a circuit diagram of a high-frequency switch circuit according to an eighth embodiment of the present invention.
  • FIG. 11 is a circuit diagram of a high-frequency switch circuit according to a ninth embodiment of the present invention.
  • FIG. 12 is a circuit diagram of a high-frequency switch circuit according to a tenth embodiment of the present invention.
  • FIG. 2 is a circuit diagram of the high frequency switch circuit according to the first embodiment of the present invention.
  • reference numerals 114 and 115 are an input terminal 114 and an output terminal 115 for the high-frequency signal of the high-frequency switch circuit
  • 101 and 102 are depletion type field effect transistors
  • 121a to d are resistors.
  • the high-frequency signal input terminal 114 and the output terminal 115 are provided via a switch circuit unit including a depletion-type field effect transistor 102 that switches between a connected state and a disconnected state of the high-frequency signal path.
  • the resistor 121a used in the control voltage generation circuit 100 is a resistor formed of a tantalum nitride thin film.
  • Reference numerals 124a and 124b are capacitors having sufficiently small impedance in the high frequency band to be used, and reference numeral 122 is a power source.
  • the resistance values of the resistors 121a to 121d are 30 kQ, and the capacitance values of the capacitors 124a and 124b are 10pF.
  • the operating voltage of the logic circuit that controls the high-frequency switch circuit is 1.6 V, the power source 122 is a lithium ion battery, and the voltage is 3 V.
  • the part indicated by reference numeral 100 in the figure is a control voltage generation circuit (booster circuit) provided in the high-frequency switch circuit.
  • the control voltage generation circuit 100 includes a depletion-type field effect transistor 101.
  • the gate of the depletion type field effect transistor 101 is grounded and the source is externally controlled.
  • the drain is electrically connected to the signal input terminal 111, and the internal control voltage output terminal 112 is electrically connected to the drain of the depletion-type field effect transistor 101 and the power capture terminal 113. Connected to the connection path.
  • This control voltage generation circuit 100 is an internal control voltage that controls the switch circuit unit based on an external control signal from the external control signal input terminal 111.
  • the gate of a depletion type field effect transistor 101 provided in the circuit is grounded, and the source of the field effect transistor 101 is connected to the electric field from an external control signal input terminal 111.
  • a bias (Vb) greater than the absolute value of the pinch-off voltage of the effect transistor 101 is applied.
  • the drain of the field effect transistor 101 is connected to the power capture terminal 113, and the power capture terminal 113 has a sufficiently large bias (Va) compared to the absolute value of the pinch-off voltage of the field effect transistor 101. Va> Vb) is applied to the drain.
  • the frequency of the high-frequency signal is 2.5 GHz.
  • Field effect transistors 101 and 102 are FETs fabricated on the same chip by a pseudomorphic high electron mobility transistor (pHEMT) process and have almost the same pinch-off voltage. .
  • the field effect transistor 101 has a gate length of 100 m
  • the field effect transistor 102 has a gate length of 1 mm
  • the gate width of each field effect transistor is 1 m.
  • FIG. 3 is a diagram showing the drain current of the field-effect transistor 101 when the gate voltage is changed under the condition that the drain-source voltage (Vds) is 3V.
  • the operation of the high-frequency switch circuit will be described.
  • a high voltage of 1.6 V in the logic circuit is applied to the external control signal input terminal 111. Since the gate of the field effect transistor 101 is grounded, the gate-source voltage is 1.6 V and the drain current is 0.1 A or less. Then, the current flowing through the resistor 121a is also 0 .: A or less, so the voltage drop is also 3mV (0.1 AX 30k ⁇ ) or less. As a result, the voltage of the internal control voltage output terminal 112 is 3V, which is almost equal to the power supply voltage. Become.
  • the internal system In order to output a voltage substantially equal to the power supply voltage from the control voltage output terminal 112, it is understood that the operating voltage of the logic circuit only needs to be equal to or greater than the absolute value of the pinch-off voltage. In addition, the current consumption of the control voltage generation circuit 100 at this time is 0.:A or less as apparent from the above.
  • the internal control voltage output terminal 112 of the control voltage generation circuit 100 is connected to the gate of the field effect transistor 102. For this reason, about 3 V is applied to the gate of the field effect transistor 102 under the above-described conditions where the voltage of the internal control voltage output terminal 112 is substantially equal to the power supply voltage.
  • a resistor 121d is provided between the source and drain terminals of the field effect transistor 102 to equalize the potentials of both terminals. Since the resistor 121d has a resistance value of about 30 k ⁇ , a high frequency signal current does not flow between the source and drain terminals of the field effect transistor 102. Since the drain of the field effect transistor 102 is connected to the power supply 122 via the resistor 121b, the drain voltage and the source voltage of the field effect transistor 102 are both about 3V.
  • the gate-source voltage of the field effect transistor 102 is OV, and the field effect transistor 102 is turned on.
  • the high-frequency signal terminals 114 and 115 are connected, and the high-frequency switch circuit is in a state of passing a high-frequency signal (ON state).
  • the logic circuit power low voltage OV is applied to the external control signal input terminal 111.
  • the voltage between the gate and the source of the field effect transistor 101 becomes 0V, and a voltage of 3V is applied between the drain and the source, so that a drain current of 27 mA flows.
  • the resistance value of the resistor 121a is 30 k ⁇
  • the drain current of 27 mA is a current value more than 100 times the current flowing through the resistor 121a. Therefore, the field effect transistor 102 is approximately short-circuited. Can be considered. Therefore, the voltage of the internal control voltage output terminal 112 is approximately 0V.
  • the gate potential of the field effect transistor 102 is 0V, so the gate-source voltage is 13V. Accordingly, the field effect transistor 102 is turned off, and the high frequency signal terminals 114 and 115 are cut off as a high frequency switch circuit to be turned off. In addition, the reverse voltage is sufficiently large compared to the pinch-off voltage (1.16 V) of the field effect transistor 102. Therefore, even if the source potential fluctuates due to the high-frequency signal, it is not easily turned on. A large power durability can be obtained.
  • FIG. 4 is a circuit diagram of a high-frequency switch circuit according to a second embodiment of the present invention.
  • the same elements as those shown in FIG. 2 are denoted by the same reference numerals.
  • the gate of the field effect transistor 101 used in the control voltage generation circuit 100 is grounded via a resistor 121e.
  • the field effect transistor 101 is protected to some extent against an input of an excessive voltage, so that an improvement in reliability as a high-frequency switch circuit is expected.
  • the operation of the high frequency switch circuit of this embodiment will be described.
  • a high voltage of 1.6 V is applied to the logic circuit at the external control signal input terminal 111. Since the reverse current of the Schottky connection of the field effect transistor 101 is 0.1 A or less at a gate-source voltage of 1.6 V, the voltage across the resistor 121e is 3 mV or less. Therefore, the gate of the field effect transistor 101 is substantially equal to the ground potential. From this, as in the control voltage generation circuit of Example 1, the internal control voltage output terminal 112 becomes 3V, the capacitor 124a is charged through the resistor 12 lb, and the source-drain voltage of the field effect transistor 102 is charged. Becomes 3V.
  • the current flowing through the gate of the field effect transistor 102 can be ignored because the Schottky connection is in the opposite direction. Accordingly, the gate-source voltage of the field effect transistor 102 is ⁇ 3 V, and the high-frequency switch circuit is turned off.
  • the logic circuit applies OV to the external control signal input terminal 111.
  • the internal control voltage output terminal 112 outputs OV.
  • the source-drain voltage of the field effect transistor 102 is OV, and the gate-source voltage of the field effect transistor 2 is OV. Therefore, the source and drain of the field effect transistor 102 are connected, and the high-frequency switch circuit is turned on.
  • FIG. 5 is a circuit diagram of a high-frequency switch circuit according to a third embodiment of the present invention.
  • a single pole double throw (SPDT) circuit was realized.
  • the same elements as those shown in FIG. 2 are used with the same reference numerals, but this high frequency switch circuit generates two control voltages.
  • the components of each control voltage generation circuit include subscripts a for each component, for example, external control signal input terminals 11 la and 1 1 lb. And b.
  • the high-frequency switch circuit according to this embodiment includes two control voltage generation circuits 100a and 100b, and external control signal voltages having complementary logic circuit power are applied to the external control signal input terminals 111a and 111b, respectively. Is done.
  • power take-in terminals 113a and 113b of these two control voltage generation circuits are both connected to a single power supply 122, and are provided in the respective control voltage generation circuits via resistors 121a and 121b.
  • the field effect transistors 101a and 101b are electrically connected to the drain side terminals.
  • the capacitor 124a With the output of 3V from the internal control voltage output terminal 112a, the capacitor 124a is charged by the forward current of the Schottky connection of the field effect transistor 102a, whereby the potential of the node nl becomes 3V. Similarly, the potential of the node n2 connected to the internal control voltage output terminal 112a is also + 3V. On the other hand, the potential of the node n3 becomes OV by the output of OV from the internal control voltage output terminal 112b. [0066] Accordingly, the gate-source voltages of the field effect transistor 102a, the field effect transistor 102b, the field effect transistor 103a, and the field effect transistor 103b are OV, ⁇ 3V, ⁇ 3V, and OV, respectively. The switch states are on (field effect transistor 102a), off (field effect transistor 102b), off (field effect transistor 103a), and on (field effect transistor 103b).
  • the high frequency signal terminals 114 and 116 are connected at a high frequency, and the high frequency signal terminal 115 is insulated. Further, since the field effect transistor 103b is in an on state, the high frequency signal terminal 115 is grounded at a high frequency. Due to the grounding of the high-frequency signal terminal 115, leakage of the high-frequency signal current from the field effect transistor 102b in the off state is released to the ground, and a better insulating state can be maintained.
  • the logic circuit applies the low voltage OV to the external control signal input terminal 11 la and 1.6 V to 111b, the high-frequency signal terminals 115 and 116 are now connected for the same reason as described above. On the other hand, the high frequency signal terminal 114 is insulated.
  • FIG. 6 is a circuit diagram for explaining a fourth embodiment of the control voltage generating circuit provided in the high-frequency switch circuit of the present invention.
  • the resistance used in the control voltage generation circuit is a force formed by a tantalum nitride thin film. Its minimum line width is 5 m, and the sheet resistance is 50 ⁇ . The mouth. Therefore, in order to obtain a resistor with a resistance value of 30 k ⁇ , a length of 3 mm is required.
  • a depletion-type field effect transistor 104 having a gate (terminal) connected to a source (terminal) is used as an active load (active load).
  • the resistor 121a shown in FIG. 2 is substituted.
  • Other configurations are the same as those of the control voltage generation circuit 100 shown in FIG. Note that the gate width of the field effect transistor 104 used for the active load is 5 m.
  • the gate width of the field effect transistor 101 is 100 m as in the first embodiment.
  • the field effect transistor 101 When a high voltage of 1.6 V is applied to the external control signal input terminal 111, the field effect transistor 101 is in an off state and the field effect transistor 104 as an active load is in an on state.
  • the voltage output terminal 112 outputs 3V of the same potential as the power supply 122. It is powered.
  • the field effect transistor 101 and the field effect transistor 104 are both in the on state.
  • the field effect transistor 104 as an active load has a small gate width (5 Therefore, the operation is performed in the saturation region, and the current flowing through the source terminal of the field effect transistor 104 is about 2 mA.
  • the gate width of the field effect transistor 101 is wide (100 m), it operates in a non-saturated region, and a large drain current flows compared to the current flowing through the source terminal of the field effect transistor 104 described above.
  • a voltage drop of 0.05 V occurs between the drain and source of the field effect transistor 101, and as a result, 0.05 V is output from the internal control voltage output terminal 112.
  • FIG. 7 is a circuit diagram of a high-frequency switch circuit according to a fifth embodiment of the present invention.
  • reference numeral 202 denotes a delay type field effect transistor that constitutes a switch circuit unit for switching between passing and blocking high-frequency signals between the high-frequency ports RF1 (input side) and RF2 (output side).
  • the source terminal and drain terminal of the depletion-type field effect transistor 202 are connected to a high frequency signal path, and the source and drain are connected by a resistor 214 to keep the DC potential equal.
  • the gate terminal of the field effect transistor 202 is grounded via a resistor 215.
  • the field effect transistor 202 is a depletion type, when the potential of the gate terminal is higher than the threshold voltage between the source and drain terminals, the field effect transistor 202 is connected between the source and drain terminals. Is turned on, but when it is lower than the threshold voltage, it is turned off. In this embodiment, the threshold voltage of the field effect transistor 202 is ⁇ 1.IV.
  • reference numeral 200 denotes a control voltage generation circuit
  • L1 is an external control signal input terminal
  • T2 is an internal control voltage output terminal
  • T1 is a high frequency circuit connection terminal
  • 221 is a capacitor
  • 231 is a Schottky.
  • the diodes 211 and 212 are resistors and both have a resistance value of 10 kQ.
  • Reference numeral 201 denotes a depletion-type field effect transistor, which is an FET manufactured by the same process as the field-effect transistor 202 which is also a depletion type, and has a threshold voltage of -1. IV. Nl indicates the position of node 1 and n2 indicates the position of node 2.
  • a depletion-type field effect transistor 201 provided in the control voltage suppression circuit 200 has a gate grounded, a source terminal connected to the external control signal input terminal L1, and a drain. The terminal is connected to node 1 (nl).
  • One terminal of the first resistor 211 is connected to the node 1 (nl), and the other terminal is connected to the node 2 (n2).
  • the internal control voltage output terminal T2 is connected to the node l (nl), and the capacitor 221 has one terminal connected to the high-frequency signal path via the high-frequency circuit connection terminal T1, and the other terminal Connected to node 2 (n2).
  • the force sword of the diode 231 is connected to the node 2 (n2), and the anode is connected to the external control signal input terminal L1.
  • One terminal of the second resistor 212 is connected to the node 2 (n2), and the other terminal is connected to the external control signal input terminal L1.
  • the internal control voltage output terminal T2 of the control voltage generation circuit 200 is connected to the drain terminal of the dispersion type field effect transistor 202 constituting the switch circuit section via the resistor 216.
  • the resistor 216 is a load provided to suppress the influence of the control voltage suppression circuit 200 on the high frequency signal, and has a resistance value sufficiently larger than the characteristic impedance of the high frequency signal path.
  • the characteristic impedance of the high-frequency signal path is 50 ⁇ or 75 ⁇ , and therefore the resistance value of the resistor 216 is set to 10 k ⁇ in this embodiment.
  • the internal control voltage output terminal T2 and the switch circuit unit are connected to the source terminal or the gate terminal in addition to connecting the resistor 216 to the drain terminal of the diffusion field effect transistor 202. May be.
  • the switch circuit section is not limited to the configuration shown in FIG. 7 which is configured by the depression type field effect transistor 202.
  • the capacitance of the capacitor 221 needs to be sufficiently small in order to suppress the influence of the control voltage suppression circuit 200 on the high-frequency signal to a negligible level. However, if the capacity is too small, rectification does not occur and sufficient voltage is not generated. Therefore, it is desirable that the capacitance of the capacitor 221 be larger than the capacitance value of the Schottky diode 231. In this embodiment, the capacitance of the capacitor 221 is set to 0. It is lpF.
  • the potential of node 1 (nl) is 1.6 V, and this is output from the internal control voltage output terminal T2 to the drain terminal of the depletion-type field effect transistor 202 via the resistor 216. . Since the drain and source of the field effect transistor 202 are connected via the resistor 214, the potentials thereof are kept equal, so the source potential of the field effect transistor 202 is also 1.6V. Therefore, the potential difference between the gate and the source terminal of the field effect transistor 202 is ⁇ 1.6 V, and the field effect transistor 202 is turned off. As a result, the high frequency ports RF1 and RF2 are cut off.
  • the depletion-type field effect transistor 201 is in an off state with a potential difference between the gate and source terminals of 1.6 V. Therefore, a potential higher than 1.6V is output from the internal control voltage output terminal T2 by rectification, and the potential difference between the gate and source terminals of the depletion-type field effect transistor 202 is also higher than the external control signal potential 1.6V. .
  • the power that can be cut off by the HEMT transistor is proportional to the square of the difference between the gate potential and the drain Z source potential.
  • a low voltage OV in the logic circuit is applied to the external control signal input terminal L1, and When the high-frequency signal input to the high-frequency port RF1 is low power, the voltage amplitude of the node 2 (n2) is sufficiently small because the high-frequency signal is low power, so the rectification action by the Schottky diode 231 does not occur. . As a result, the delay type field effect transistor 201 is turned on because the potential difference between the gate and the source terminals becomes OV.
  • the potential of the node 1 (nl) becomes OV, and this potential is output from the internal control voltage output terminal T2 to the drain terminal of the depletion-type field effect transistor 202 via the resistor 216.
  • the potential difference between the gate and source terminals of the effect transistor 202 is OV.
  • the delay type field effect transistor 202 is turned on, and the high frequency ports RF1 and RF2 are connected in a high frequency manner.
  • the depletion-type field effect transistor 201 is turned on when the potential difference between the gate and the source terminal is OV, so that the resistance between the source and the drain (on resistance) is sufficiently small. . Therefore, the potential of the node 1 (nl) is substantially equal to the potential 0 V of the external control signal terminal L1.
  • This potential is output from the internal control voltage output terminal T2 to the drain terminal of the depletion-type field effect transistor 202 via the resistor 216. As a result, the gate of the depletion-type field effect transistor 202 is output. The potential difference between one source terminal is also OV. The field effect transistor 202 is turned on, and the high frequency ports RF1 and RF2 are connected in a high frequency manner.
  • the high-frequency switch circuit of this embodiment operates as a high-frequency switch circuit that can control the interruption and passage of a high-power high-frequency signal even by a low-voltage external control signal.
  • FIG. 8 is a circuit diagram of a high-frequency switch circuit according to a sixth embodiment of the present invention.
  • the delay type of the fifth embodiment shown in FIG. Field effect transition The gate of the star 201 is grounded via a resistor 213.
  • a large current is applied to the gate of the field effect transistor 201.
  • FIG. 9 is a circuit diagram of a single-pole double-throw (SPDT) type high-frequency switch circuit according to a seventh embodiment of the present invention.
  • Reference numerals 202a and 202b in the figure are Schottky junction field effect transistors that constitute a switch circuit section for turning on and off the high-frequency signal path, and the sources and drains thereof are resistors 214a and 214b, respectively. Connected via
  • the drain terminals of these field-effect transistors 202a and 202b are connected to high-frequency ports RF1 and RF2 via capacitors 224a and 224b that have sufficiently small impedance in the high-frequency band.
  • control voltage generation circuit sections 200a and 200b are control voltage generation circuits having the same configuration as that of the control voltage generation circuit (200 in Fig. 8) of the sixth embodiment. It was illustrated.
  • Lla and Lib are external control signal input terminals of the control voltage generation circuit units 200a and 200b, and are supplied with complementary control signal voltages from an external circuit (not shown). Also, the internal control voltage output terminals T2a and T2b of the control voltage generation circuit units 200a and 200b are connected to the switch circuit unit via a low-pass filter composed of resistors 217a and 217b and capacitors 232a and 232b, and resistors 215a and 215b. Are connected to the respective gate terminals of the field effect transistors 202a and 202b.
  • the high frequency circuit connection terminals Tla and Tib of the control voltage generation circuit units 200a and 200b are connected to the high frequency port RF3. Since the high-frequency switch circuit of this embodiment is an SPDT type high-frequency switch circuit having the high-frequency port RF3 as a common terminal, it can be used regardless of whether RF1 and RF3 are connected or RF2 and RF3 are connected. Even in this case, the high-frequency circuit connection terminals Tla and Tib are connected to the high-frequency signal path. In this high frequency switch circuit, since complementary control signals are input to the external control signal input terminals Lla and Lib, the internal control voltage output terminal (T2a , T2b) Force High potential is output.
  • the internal control voltage output terminal T2b is at a high potential for the same reason as in the above-described fifth embodiment, and the Schottky junction dispersion is reduced.
  • the gate terminal of the p-type field effect transistor 202b is also at a high potential, and the source / drain terminals are also at a high potential via the Schottky junction.
  • the field effect transistor 202b since the voltage between the gate and the source terminal of the depletion-type field effect transistor 202b becomes higher than the threshold voltage, the field effect transistor 202b is turned on and the drain and source terminals are connected.
  • the internal control voltage output terminal T2a has a low potential, and the output of this low voltage causes the gate terminal of the depletion-type field effect transistor 202a to have a low potential.
  • the drain terminal and the source terminal of the field effect transistor 202a are DC-connected to the source terminal of the depletion type field effect transistor 202b, they have the same potential (High potential). As a result, the Schottky junction of the gate terminal of the depletion type field effect transistor 202a becomes a reverse voltage, and no current flows.
  • the voltage between the gate and the source terminal of the depletion-type field effect transistor 202a is lower than the threshold value so that the voltage is turned off, and the source terminal and the drain terminal of the field effect transistor 202a are disconnected. .
  • the high frequency ports RF2 and RF3 are connected, while RF1 is disconnected.
  • the output potential of the control voltage generation circuit unit 200a does not depend on the high-frequency power and is maintained at 0 V, so the potential of the gate terminal of the field effect transistor 202a does not change. Therefore, the potential difference between the gate and source of this field effect transistor 202a becomes large, and even a high-frequency high-frequency signal deteriorates the isolation between the high-frequency ports RF1 and RF3. It is possible to maintain the shut-off state without causing it.
  • FIG. 10 is a circuit diagram of the high-frequency switch circuit according to the eighth embodiment of the present invention.
  • reference numeral 302 denotes a depletion-type field effect transistor that constitutes a switch circuit unit for switching between passing and blocking of a high-frequency signal between the high-frequency ports RF1 and RF2.
  • the source terminal and the drain terminal are connected to a high frequency signal path, and the source and the drain are connected by a resistor 314 so as to keep the DC potential equal.
  • the drain terminal of the field effect transistor 302 is pulled up to a potential of 2.OV via a resistor 318.
  • this field effect transistor 302 is a depletion type, when the gate terminal potential is higher than the source 'drain terminal potential by more than the threshold voltage, the source-drain terminal of the field effect transistor 302 is turned on. When it becomes low, it is turned off.
  • the threshold voltage of the field effect transistor 302 is ⁇ 1. IV.
  • Reference numeral 300 denotes a control voltage generation circuit unit included in the high-frequency switch circuit of this embodiment, L1 is an external control signal input terminal, T2 is an internal control voltage output terminal, and T1 is a high-frequency circuit connection terminal.
  • Is a capacitor 331 is a Schottky diode, 311 is a resistor having a resistance value of 10 kQ, and 301 is a depletion type field effect transistor.
  • Nl indicates the position of node 1 and n2 indicates the position of node 2.
  • the gate terminal of the depletion-type field effect transistor 301 is grounded, and the source terminal of the field effect transistor 301 and the external control signal input terminal L1 are connected.
  • the drain terminal is connected to node 2 (n2).
  • the resistor 311 has one terminal connected to the node 1 (nl) and the other terminal connected to the external control signal input terminal L1.
  • the node l (nl) is connected to the internal control voltage output terminal T2, and the internal control voltage output terminal T2 is connected to the gate terminal of the depletion type field effect transistor 302 via the resistor 315.
  • the capacitor 321 has one terminal connected to the high-frequency circuit connection terminal T1 to be connected to the high-frequency signal path, and the other terminal connected to the node 1 (nl).
  • the force sword is connected to node 2 (n2) and the anode is connected to node 1 (nl).
  • the resistor 315 is provided so that the control voltage generation circuit 300 does not affect the high-frequency signal, and its resistance value needs to be sufficiently larger than the characteristic impedance of the high-frequency signal path.
  • the characteristic impedance is 50 ⁇ or 75 ⁇ , so in this embodiment, the resistance value of the resistor 315 is set to 10 k ⁇ .
  • the capacitance of the capacitor 321 needs to be sufficiently small in order to suppress the influence of the control voltage suppression circuit 300 on the high-frequency signal to a negligible level. However, if the capacity is too small, rectification does not occur and sufficient voltage is not generated. Therefore, it is desirable that the capacitance of the capacitor 321 be larger than the capacitance value of the Schottky diode 331. In this embodiment, the capacitance of the capacitor 321 is set to 0. lpF.
  • the delay type field effect transistor 301 is manufactured by the same process as that of the field effect transistor 302, which is also a depletion type, and has a threshold voltage of ⁇ 1.IV.
  • Reference numerals 324a and 324b are provided to cut a DC component so that a bias voltage of 2.0 V is applied to the source terminal and the drain terminal of the depletion-type field effect transistor 302. Because it is premised on that it can pass high-frequency signals, a sufficiently large capacitance value is required. In this embodiment, the capacitances of the procedures 324a and 324b are both 10pF!
  • the high voltage 2.0V in the logic circuit is applied to the external control signal input terminal L1.
  • the voltage amplitude of the node l (nl) is sufficiently small because the high-frequency signal is low power. No rectifying action occurs!
  • the potential of the external control signal input terminal L1 is output from the internal control voltage output terminal T2 via the resistor 311 to the gate terminal of the depletion-type field effect transistor 302 via the resistor 315,
  • the potential difference between the gate and source terminals of the field effect transistor 302 is 0 V.
  • the delay type field effect transistor 302 is turned on, and the high frequency ports RF1 and RF2 are connected.
  • the high voltage 2.OV in the logic circuit is applied to the external control signal input terminal L1, and the high-frequency signal input to the high-frequency port RF1 is high power.
  • the high-frequency signal is a high power
  • the voltage amplitude of the node l (nl) is sufficiently increased through the capacitor 321 and the rectifying action by the Schottky diode 331 is about to occur.
  • the potential of the node 2 (n2) needs to be higher than the potential of the source terminal of the depletion type field effect transistor 301.
  • the drain terminal since 2. OV is applied to the source terminal of the depletion-type field effect transistor 301, the drain terminal also has a potential of 2. OV or higher. The potential difference of OV becomes 2.OV, and the field effect transistor 301 is in the off state. For this reason, no forward current flows. Further, the reverse current in the Schottky diode 331 does not flow if the diode characteristic force is a voltage equal to or lower than the withstand voltage. In this way, it can be seen that neither forward current nor reverse current flows through the Schottky key diode 331, and no rectification action actually occurs.
  • the low voltage OV in the logic circuit is applied to the external control signal input terminal L1, and When the high-frequency signal input to the high-frequency port RF1 is low power, the voltage amplitude of the node l (nl) is sufficiently small because the high-frequency signal is low power, so the rectifying action by the Schottky diode 331 is also achieved. Does not occur.
  • Node 1 (nl) is connected to OV of the external control signal input terminal L1 through the resistor 311. This is connected from the internal control voltage output terminal T2 to the gate terminal of the depletion-type field effect transistor 302. And output through resistor 315.
  • the potential of the gate of the depletion-type field effect transistor 302 is also OV, and the potential difference between the gate and source terminals is 2.OV.
  • the field effect transistor 302 is turned off, and the high frequency ports RF1 and RF2 are disconnected at high frequency.
  • the depletion type field effect transistor 301 is in an on state because the potential difference between its gate and source terminals is 0V. For this reason, the current of the Schottky diode 331 cannot be prevented, and the DC potential of the node 1 (n 1) becomes lower than OV due to the rectifying action of the Schottky diode 331, which is deviated from the internal control voltage output terminal T2. Is output to the gate terminal of the field effect transistor 302 of the type via a resistor 315. For this reason, the potential difference between the gate and source terminals of the dispersion type field effect transistor 302 is lower than 2.0 V, the field effect transistor 302 is turned off, and the high frequency ports RF1 and RF2 are cut off at high frequency. It becomes the state.
  • the potential difference between the gate and source terminals of the depletion-type field effect transistor 302 is lower than ⁇ 2.0 V, it is possible to cut off larger power.
  • the high-frequency switch circuit of this embodiment operates as a high-frequency switch circuit that can control the interruption and passage of a high-power high-frequency signal even by a low-voltage external control signal.
  • FIG. 11 is a circuit diagram of the high-frequency switch circuit according to the ninth embodiment of the present invention.
  • the gate of the depletion type field effect transistor 301 of the eighth embodiment shown in FIG. 10 is grounded via a resistor 313.
  • a large current is applied to the gate of the field effect transistor 301. This prevents the field effect transistor 301 from being broken.
  • FIG. 12 is a circuit diagram of a single pole double throw (SPDT) type high frequency switch circuit according to a tenth embodiment of the present invention.
  • Reference numerals 302a and 302b in the figure are Schottky junction field effect transistors that constitute a switch circuit section for turning on and off the high-frequency signal path, and the sources and drains thereof are resistors 314a and 314b, respectively. Are connected through.
  • the drain terminals of these field-effect transistors 302a and 302b are connected to high-frequency ports RF1 and RF2 via capacitors 324a and 324b that have sufficiently small impedance in the high-frequency band.
  • control voltage generation circuit units 300a and 300b are control voltage generation circuits having the same configuration as the control voltage generation circuit (300 in Fig. 11) of the ninth embodiment, so the details of the circuit configuration are not detailed. It was illustrated.
  • Lla and Lib are external control signal input terminals of the control voltage generation circuit units 300a and 300b, and are supplied with complementary control signal voltages from an external circuit (not shown). Also, the internal control voltage output terminals T2a and T2b of the control voltage generation circuit units 300a and 300b are connected to the switch circuit unit via a low-pass filter composed of resistors 317a and 317b and capacitors 332a and 332b, and resistors 315a and 315b. Are connected to respective gate terminals of the Schottky junction type field effect transistors 302a and 302b.
  • the high frequency circuit connection terminals Tla and Tib of the control voltage generating circuit sections 300a and 300b are connected to the high frequency port RF3. Since the high-frequency switch circuit of this embodiment is an SPDT type high-frequency switch circuit having the high-frequency port RF3 as a common terminal, it can be used regardless of whether RF1 and RF3 are connected or RF2 and RF3 are connected. Even in cases The high-frequency circuit connection terminals Tla and Tib are connected to the high-frequency signal path.
  • the external control signal input terminal Lib becomes a high potential
  • the internal control voltage output terminal T2b becomes a high potential for the same reason as in the above-described eighth embodiment, and the Schottky junction dispersion is reduced.
  • the gate terminal of the type field effect transistor 302b is also at a high potential, and the source / drain terminals are also at a high potential via the Schottky junction.
  • the field effect transistor 302b since the voltage between the gate and the source terminal of the depletion type field effect transistor 302b is higher than the threshold voltage, the field effect transistor 302b is turned on, and the drain and source terminals are connected.
  • the internal control voltage output terminal T2a has a low potential, and the output of this low voltage causes the gate terminal of the depletion-type field effect transistor 302a to have a low potential.
  • the drain terminal and the source terminal of the field effect transistor 302a are connected to the source terminal of the depletion type field effect transistor 302b in a direct current manner, they have the same potential (High potential). As a result, the Schottky junction of the gate terminal of the depletion-type field effect transistor 302a becomes a reverse voltage, and no current flows.
  • the voltage between the gate and the source terminal of the depletion-type field effect transistor 302a is lower than the threshold value so that it is turned off, and the source terminal and the drain terminal of the field effect transistor 302a are disconnected. .
  • the high frequency ports RF2 and RF3 are connected, while RF1 is disconnected.
  • the output potential of the control voltage generation circuit unit 300b does not depend on the high frequency power and is maintained at 2.0 V, so that the potential of the gate terminal of the field effect transistor 302b does not change. Therefore, the potential difference between the gate and source of this field effect transistor 302b becomes large, and even when a high-power high-frequency signal is used, the isolation between the high-frequency ports RF1 and RF3 is adversely affected. It is possible to maintain the shut-off state without causing it to occur.
  • a single-pass filter composed of resistors (317a, 317b) and capacitors (332a, 332b) is connected to the gate terminals of the dispersion type field effect transistors (302a, 302b).
  • the gate of the field effect transistor provided in the control voltage generation circuit is grounded via a resistor, or the drain of the field effect transistor is connected to the power intake terminal (or power supply terminal) via a resistor. This is possible in all high-frequency switch circuit embodiments of the present invention.
  • the resistance provided in the high-frequency switch circuit of the present invention can be substituted with an active load, or all active elements used in the high-frequency switch circuit can be made to be a depression type field effect transistor having a substantially equal pinch-off voltage, Alternatively, it is possible to connect the internal control voltage output terminal to the switch circuit unit via a single pass filter in all the high-frequency switch circuit modes of the present invention.
  • a single-pole multi-throw high-frequency switch circuit is formed by using two or more high-frequency switch circuits of the present invention, specifically, one end of the high-frequency signal path of each high-frequency switch circuit is shared. It can be connected to a high-frequency port to form a single-pole multi-throw high-frequency switch circuit. This is possible in all high frequency switch circuit embodiments of the invention.
  • any of the combined high-frequency switch circuits can function as a single "high-frequency switch circuit". It is not always necessary. It is also possible to use a single-pole multi-throw high-frequency switch circuit by using a plurality of control voltage generation circuits having the above-described configuration and connecting these control voltage generation circuits to a common high-frequency port.
  • the high-frequency switch circuit of the present invention can be used for a high-frequency wireless communication apparatus that requires switching of a high-frequency signal path, such as a transmission / reception time division method, a mobile phone that supports multiband, and a wireless LAN terminal.

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Abstract

　本発明の高周波スイッチ回路は、制御電圧発生回路（１００）を備えている。この制御電圧発生回路（１００）には、ディプレッション型電界効果トランジスタ（１０１）と、外部制御信号入力端子（１１１）と、内部制御電圧出力端子（１１２）と、当該制御電圧発生回路の電力取込端子（１１３）が設けられている。電界効果トランジスタ（１０１）のゲートは接地され、ソースが外部制御信号入力端子（１１１）に、ドレインが電力取込端子（１１３）に電気的に接続されるとともに、内部制御電圧出力端子（１１２）が電界効果トランジスタ（１０１）のドレインと電力取込端子（１１３）との電気的接続経路に接続されている。

Description

明 細 書
高周波スィッチ回路
技術分野
[0001] 本発明は、高周波信号の接続経路を切り替えるスィッチ回路において、特に高電 子移動度トランジスタなどのデイブレツシヨン型電界効果トランジスタを用いて構成さ れた高周波スィッチ回路に関するものである。
背景技術
[0002] 時分割で送受信を切り替える無線通信機器においては、アンテナと送受信回路の 接続の切換が必要となる。あるいは複数の周波数帯を利用する端末では、一般に周 波数帯ごとに送受信回路を複数内蔵しているので、アンテナと送受信回路の信号経 路の切換が必要となっている。あるいはまた、ダイバーシティ受信や MIMO (Multi In put Multi Output)方式を採用している無線通信機器では、複数のアンテナと送受 信回路の信号経路を切り換える必要がある。
[0003] この信号経路を切り替えるために高周波スィッチ回路が利用されている力 デイブ レツシヨン型高電子移動度トランジスタ（HEMT : High Electron-Mobility Transistor) をスィッチとして用いた高周波スィッチ回路が特性的に優れているため、広く利用さ れている。一般に、このデイブレツシヨン型高電子移動度トランジスタ（HEMT)は、通 常ゲート電位がドレイン Zソース電位に等しい場合にドレイン ソース間が低抵抗で 接続されたオン状態となり、ゲート電圧がドレイン Zソース電圧より閾値電圧 (約 IV程 度)低 、場合に高インピーダンスで接続されたオフ状態となるデイブレツシヨン型の特 性を示す。
[0004] したがって、高周波スィッチ回路を集積ィ匕することを考えた場合、回路内のトランジ スタはすべてデイブレツシヨン型電界効果トランジスタを使用する方が製造上有利で ある。デイブレツシヨン型電界効果トランジスタを用いて負の電源を用いずに高周波ス イッチ回路を構成するには、例えば、特開平 9-98078公報 (特許文献 1)のような構成 が提案されて 、る。またある 、は別の方法として特開 2000-004149公報 (特許文献 2) には、デイブレツシヨン型電界効果トランジスタを用いて制御電圧を発生する回路が 提案されている。
[0005] カロえて、制御電圧としては上述の閾値電圧より十分大きな電圧を与えることが望ま しいが、近年の無線通信機器では、低電圧化が進んでおり、制御電圧も低下する傾 向にある。例えば、携帯電話に代表される移動可能な無線端末においては、電源と して電池を利用しているため、動作時間の延長には消費電力の抑制が強く求められ ている。無線端末のさまざまな制御 '変復調にはデジタルロジック回路が使用されて おり、このロジック回路部の消費電力を抑制するためには、ロジック回路の動作電圧 を低く抑える設計が有効である。したがってロジック回路が直接高周波スィッチ回路 を制御する場合、高周波スィッチ回路に必要な制御電圧も低くすることが望ましい。
[0006] しかし、一般に HEMTトランジスタが遮断できる電力は、ゲート電位とドレイン Zソー ス電位の差の 2乗に比例するので、制御電圧が低下すれば、これらの電位差も小さく なり、高速スィッチ回路が取り扱える電力も低下してしまう。このことを避けるために、 特開平 10-84267公報 (特許文献 3)及び特開 2004-48692公報 (特許文献 4)にお ヽ ては、高周波信号を整流して制御信号に加算し、内部制御信号を大きくする方法が 提案されている。
[0007] し力しながら、特許文献 1に開示されている高周波スィッチ回路においては、制御 電圧の変動が、回路に用いられているデイブレツシヨン形電界効果トランジスタのピン チオフ電圧の絶対値と比較し十分大きくない場合には、スィッチとして機能しなくなる 。この課題について詳細を記述する。
[0008] 第 1図は、特許文献 1記載の高周波スィッチ回路である。この図において、符号 6お よび 7はデイブレツシヨン型電界効果トランジスタ、符号 1 laおよび 1 lbは外部制御信 号入力端子、符号 14および 15はそれぞれ高周波信号の入力端子 14および出力端 子 15、符号 21aおよび 21bは抵抗、そして、符号 24a24b、および 24cは容量（キヤ パシタ）である。
[0009] 端子 11a及び l ibに差動電圧を加えて制御を行うのである力 今ロジック回路の動 作電圧が 1. 6Vとし、高周波スィッチ回路に使用されているデイブレツシヨン型電界効 果トランジスタのピンチオフ電圧が— 1.5Vとする。端子 11aに High電圧（1. 6V)、端 子電圧 l ibに Low電圧 (OV)を印加し、高周波スィッチ回路としてオフの状態にしたと する。このとき、電界効果トランジスタ（6, 7)のそれぞれのドレインおよびソースの電 圧は、電界効果トランジスタ 6のショットキ接合の順方向電流によって昇圧されて何れ も 1. 6Vとなる。したがって、電界効果トランジスタ 7のゲート ソース間電圧は 1. 6 Vにしかならない。
[0010] このため、電界効果トランジスタ 7のソース ドレイン間電圧を 0. 2V程度変動させ る高周波が入力される電界効果トランジスタ 7はオン状態となってしまい、高周波スィ ツチ回路が十分なアイソレーションを確保できず、その結果、耐電力特性が小さくな るという問題が起きてしまう。
[0011] 上記の耐電力特性の問題を解決するには、ピンチオフ電圧を OVに近づければよ いが、ピンチオフ電圧を OVに近づけると、電界効果トランジスタのオン抵抗を大きくし てしまうため高周波スィッチ回路の挿入損失が増加してしまう。以上の理由から特許 文献 1提案の高周波スィッチ回路では、低電圧化したロジック回路の出力をそのまま 高周波スィッチ回路の制御に用いる場合、問題が発生してしまう可能性が大きい。
[0012] また、特許文献 2記載のインバータ回路構成においては、インバータの出力端子が Low状態にある場合においても、ダイオードのオン電圧の 2倍となる電圧が出力され ており、出力電圧の変動が小さくなるという欠点をもつ。このインバータを用いて差動 電圧を作製したとしても、現在携帯電話で用いられて ヽるリチウムイオン電池の電圧 である 3Vを電源電圧とした場合には、ダイオードのオン電圧が約 0. 7Vであるので、 Low電圧出力の場合でも 1. 4 Vの正電圧を出力する。 High電圧の出力がせいぜい 電源電圧の 3Vであることを考慮すると、得られる電圧差は僅かに 1. 6Vであり、電界 効果トランジスタのオフ状態を十分に確保できず、耐電力特性が小さくなるという特 許文献 1の場合と同様の問題を招いてしまう。
[0013] 特許文献 3で提案されている方式では、制御信号を切換るための切換回路を備え ることが必要で、その切換回路のために別途電源が必要になる、あるいは回路を構 成する素子が多 、と 、つた問題点がある。
[0014] さらに、特許文献 4では、提案されている何れの方式の昇圧回路 (特許文献 4の図 1 1、図 12、図 13、図 14)においても、外部制御電圧を低電位とした場合でも大電力 高周波信号が高周波検出端子に印加された場合、整流作用による電位が加算され 、出力電圧が高くなつてしまい、十分な信号遮断能力が得られないという問題がある 発明の開示
発明が解決しょうとする課題
[0015] 本発明の課題は、上記の問題を解決して、低い制御電圧を用いても大電力信号を 制御できる高周波スィッチ回路を、デイブレツシヨン型電界効果トランジスタ用集積回 路プロセスで容易に集積ィ匕可能な回路を提案することである。
発明を解決するための手段
[0016] このために、本発明の高周波スィッチ回路は、下記のような構成を有している。
[0017] 第 1の発明にかかる高周波スィッチ回路は、高周波信号経路の接続状態と非接続 状態の切替を行うスィッチ回路部と、外部制御信号に基づ!ヽてスィッチ回路部制御 用の内部制御電圧を発生する制御電圧発生回路部とを有する高周波スィッチ回路 であって、制御電圧発生回路は、制御電圧発生回路の電力取込端子と、デイブレツ シヨン型の電界効果トランジスタと、外部制御信号入力端子と、内部制御電圧出力端 子とを備え、電界効果トランジスタは、ゲートが接地され、ソースが外部制御信号入力 端子に接続され、ドレインが電力取込端子に接続されており、内部制御電圧出力端 子は、電界効果トランジスタのドレインと電力取込端子との電気的接続経路に接続さ れていることを特徴とする。
[0018] 好ましぐ電界効果トランジスタのゲートは抵抗を介して接地され、ドレインは第 1の 抵抗を介して電力取込端子に接続される。
[0019] 第 2の発明にかかる高周波スィッチ回路は、高周波信号経路の接続状態と非接続 状態の切替を行うスィッチ回路部と、外部制御信号に基づ!ヽてスィッチ回路部制御 用の内部制御電圧を発生する制御電圧発生回路部とを有する高周波スィッチ回路 であって、制御電圧発生回路は、制御電圧発生回路の電源端子と、デイブレツシヨン 型の電界効果トランジスタと、第 1の抵抗と、外部制御信号入力端子と、内部制御電 圧出力端子とを備え、電界効果トランジスタは、ゲートが接地され、ソースが外部信号 入力端子に接続され、ドレインは第 1の抵抗の一方端子に接続されており、第 1の抵 抗の他方端子は電源端子に接続されており、内部制御電圧出力端子は、電界効果 トランジスタのドレインと第 1の抵抗の一方端子との電気的接続経路に接続されてい る。
[0020] 第 2の発明にお 、ても、電界効果トランジスタのゲートは、第 2の抵抗を介して接地 することが好ましい。
[0021] 第 1および第 2の発明にかかる高周波スィッチ回路を複数用い、夫々の高周波スィ ツチ回路の高周波信号径路の一端を共通高周波ポートに接続して単極多投型の高 周波スィッチ回路とすることもできる。
[0022] 第 3の発明にかかる高周波スィッチ回路は、高周波信号経路の接続状態と非接続 状態の切替を行うスィッチ回路部と、外部制御信号に基づ!ヽてスィッチ回路部制御 用の内部制御電圧を発生する制御電圧発生回路部とを有する高周波スィッチ回路 であって、制御電圧発生回路部は、高周波回路接続端子と、外部制御信号入力端 子と、デイブレツシヨン型の電界効果トランジスタと、第 1及び第 2の抵抗と、内部制御 電圧出力端子と、容量と、ダイオードとを備え、電界効果トランジスタは、ゲートが接 地され、ソースが外部制御信号入力端子に接続され、ドレインがノード 1を介して内 部制御電圧出力端子に接続されており、記第 1の抵抗は、一方端子がノード 1に接 続されるとともに他方端子がノード 2に接続されており、第 2の抵抗は、一方端子がノ ード 2に接続されるとともに他方端子が外部制御信号入力端子に接続されており、容 量は、一方端子が高周波回路接続端子を介して高周波信号経路に接続されるととも に他方端子がノード 2に接続され、ダイオードは、力ソードがノード 2に接続されるとと もにアノードが外部制御信号入力端子に接続されており、内部制御電圧出力端子は 、スィッチ回路部に接続されていることを特徴とする。
[0023] 第 3の発明にお 、ても、電界効果トランジスタのゲートは、第 3の抵抗を介して接地 することが好ましい。
[0024] 第 4の発明にかかる高周波スィッチ回路は、高周波信号経路の接続状態と非接続 状態の切替を行うスィッチ回路部と、外部制御信号に基づ!ヽてスィッチ回路部制御 用の内部制御電圧を発生する制御電圧発生回路部とを有する高周波スィッチ回路 であって、制御電圧発生回路部は、高周波回路接続端子と、外部制御信号入力端 子と、デイブレツシヨン型の電界効果トランジスタと、第 1の抵抗と、内部制御電圧出力 端子と、容量と、ダイオードとを備え、電界効果トランジスタは、ゲートが接地され、ソ ースが外部制御信号入力端子に接続され、ドレインがノード 2に接続されており、ダイ オードは、力ソードがノード 2に接続されるとともにアノード力 ード 1に接続されており 、第 1の抵抗は、一方端子がノード 1と内部制御電圧出力端子との電気的接続経路 に接続されるとともに他方端子が外部制御信号入力端子に接続されており、容量は 、一方端子が高周波回路接続端子を介して高周波信号経路に接続されるとともに他 方端子がノード 1に接続され、内部制御電圧出力端子は、スィッチ回路部に接続され ていることを特徴とする。
[0025] 第 4の発明にお 、ても、電界効果トランジスタのゲートは、第 2の抵抗を介して接地 することが好ましい。
[0026] 第 3および第 4の発明にかかる高周波スィッチ回路を複数用い、夫々の高周波スィ ツチ回路の高周波信号径路の一端を共通高周波ポートに接続するとともに、制御電 圧発生回路に設けられた容量の一方端子を高周波回路接続端子を介して共通高周 波ポートに接続して単極多投型の高周波スィッチ回路とすることもできる。
[0027] 本発明の高周波スィッチ回路の好ましい態様においては、高周波スィッチ回路内 で用いられる能動素子は何れも、電界効果トランジスタと略等しいピンチオフ電圧の デイブレツシヨン型電界効果トランジスタとされる。
[0028] また、本発明の高周波スィッチ回路に設けられる第 1の抵抗は能動負荷とすること ができ、内部制御電圧出力端子をローパスフィルタを介してスィッチ回路部に接続す るように構成することもできる。このようなローパスフィルタは、例えば、抵抗と容量によ り構成される c
[0029] なお、本発明の高周波スィッチ回路を単極多投型のものとする場合には、組み合 わされる高周波スィッチ回路の何れもが単独の「高周波スィッチ回路」として機能し得 るものであることは必ずしも必要ではな 、。上述した構成の制御電圧発生回路を複 数用い、これらの制御電圧発生回路を共通高周波ポートに接続することで単極多投 型の高周波スィッチ回路とした態様も可能である。
[0030] 本発明によれば、低い電圧を動作電圧とするロジック回路により直接高周波スイツ チ回路の制御を行うことが可能となり、無線通信端末のロジック回路の低電圧化に寄 与し、ひいては無線通信端末の低消費電力化に寄与することができる。
[0031] し力も、この回路は、既に実用化されているデイブレツシヨン型の pHEMT(Pseudom orphic High Electron-Mobility Transistor)半導体プロセスで素子を集積化可能な ため、安価な回路とすることができる。
[0032] また、上述のデイブレツシヨン型電界効果トランジスタのゲートを抵抗を介して接地 することにより、外部制御信号入力端子に過大な電圧が力かった際にも、電流を抑 制し熱破壊を避けることができるため、信頼性の向上に寄与することが可能となる。
[0033] さらに、能動素子としてピンチオフ電圧が略等しいデイブレツシヨン型電界効果トラ ンジスタのみを用いて高周波スィッチ回路を構成することにより、集積ィ匕の際に新た なプロセスを追加することなく回路を実現できるので、安価である。あるいはまた、制 御電圧発生回路における抵抗を能動負荷で代用することにより、集積回路化の際の チップ面積が節約でき、コスト削減が可能である。
[0034] あるいはまた、本発明において、内部制御電圧出力端子を抵抗と容量力もなるロー ノ スフィルタを介してスィッチ回路部に接続することにより、高調波発生や信号の帰 還による不安定ィ匕を回避するための手段を、集積ィ匕を妨げることなぐしかも容易に 実現可能である。
[0035] このような本発明の高周波スィッチ回路は、送受信時分割方式やマルチバンドに対 応した携帯電話、無線 LAN端末など高周波信号経路の切り換えが必要な高周波無 線通信機器に用いることができる。
図面の簡単な説明
[0036] [図 1]第 1図は、従来の高周波スィッチ回路構成例を説明するための図
[図 2]第 2図は、本発明の第 1の実施例である高周波スィッチ回路の回路図
[図 3]第 3図は、第 2図に図示の回路において用いた電界効果トランジスタのドレイン 電流のゲート電圧依存性を説明するための図
[図 4]第 4図は、本発明の第 2の実施例である高周波スィッチ回路の回路図
[図 5]第 5図は、本発明の第 3の実施例である高周波スィッチ回路の回路図
[図 6]第 6図は、本発明の第 4の実施例である高周波スィッチ回路の回路図
[図 7]第 7図は、本発明の第 5の実施例である高周波スィッチ回路の回路図 [図 8]第 8図は、本発明の第 6の実施例である高周波スィッチ回路の回路図
[図 9]第 9図は、本発明の第 7の実施例である高周波スィッチ回路の回路図
[図 10]第 10図は、本発明の第 8の実施例である高周波スィッチ回路の回路図
[図 11]第 11図は、本発明の第 9の実施例である高周波スィッチ回路の回路図
[図 12]第 12図は、本発明の第 10の実施例である高周波スィッチ回路の回路図であ る。
発明を実施するための最良の形態
[0037] 以下に、図面を参照して、本発明の実施の最良の形態について実施例に基づいて 説明する。
[0038] (実施例 1)
[0039] 第 2図は本発明の第 1の実施例である高周波スィッチ回路の回路図である。図中に ぉ 、て、符号 114および 115はそれぞれこの高周波スィッチ回路の高周波信号の入 力端子 114および出力端子 115であり、 101および 102はデイブレツシヨン型電界効 果トランジスタ、 121a〜dは抵抗で、高周波信号の入力端子 114および出力端子 11 5は、高周波信号経路の接続状態と非接続状態の切替を行うデイブレツシヨン型電界 効果トランジスタ 102を含むスィッチ回路部を介して設けられている。
[0040] なお、本実施例では、制御電圧発生回路 100内で用いた抵抗 121aは、窒化タンタ ル薄膜で形成した抵抗である。また、符号 124aおよび 124bは使用する高周波帯に おいて十分小さなインピーダンスとなる容量であり、符号 122は電源である。
[0041] この図に示した回路構成例では、抵抗 121a〜dのもつ抵抗値は 30k Q、容量 124 aおよび 124bの容量値は 10pFである。また、この高周波スィッチ回路を制御してい るロジック回路の動作電圧は 1. 6Vであり、電源 122はリチウムイオン電池でありその 電圧は 3 Vである。
[0042] 図中の符号 100で示した部分はこの高周波スィッチ回路に設けられた制御電圧発 生回路 (ブースタ回路)であり、この制御電圧発生回路 100には、デイブレツシヨン型 電界効果トランジスタ 101と、外部制御信号入力端子 111と、内部制御電圧出力端 子 112と、当該制御電圧発生回路の電力取込端子 113が設けられている。そして、 デイブレツシヨン型電界効果トランジスタ 101のゲートは接地され、ソースが外部制御 信号入力端子 111に、ドレインが電力取込端子 113に電気的に接続されるとともに、 内部制御電圧出力端子 112がデイブレツシヨン型電界効果トランジスタ 101のドレイ ンと電力取込端子 113との電気的接続経路に接続されて ヽる。
[0043] 制御電圧発生回路 100の具体的動作の詳細は後述するが、この制御電圧発生回 路 100は外部制御信号入力端子 111からの外部制御信号に基づいてスィッチ回路 部を制御する内部制御電圧を発生させる回路であって、当該回路内に設けられたデ ィプレツシヨン型の電界効果トランジスタ 101のゲートが接地されており、この電界効 果トランジスタ 101のソースには外部制御信号入力端子 111から当該電界効果トラン ジスタ 101のピンチオフ電圧の絶対値以上のバイアス (Vb)が印加される。一方、電 界効果トランジスタ 101のドレインは電力取込端子 113に接続されており、この電力 取込端子 113からは電界効果トランジスタ 101のピンチオフ電圧の絶対値と比較して 充分に大きなバイアス (Va :Va>Vb)がドレインに印加される。
[0044] 本実施例において、高周波信号の周波数は 2. 5GHzである。また、電界効果トラ ンジスタ 101および 102は擬似格子整合型高電子移動度トランジスタ (pHEMT: Pse udomorphic High Electron-Mobility Transistor)プロセスで同一のチップ上に作製 された FETで、ほぼ同一のピンチオフ電圧をもつ。なお、電界効果トランジスタ 101 のゲート長は 100 m、電界効果トランジスタ 102のゲート長は lmmであり、ゲート幅 は何れの電界効果トランジスタも 1 mである。
[0045] 第 3図は、ドレイン ソース間電圧 (Vds)を 3Vとした条件下での、ゲート電圧を変 化させた場合の電界効果トランジスタ 101のドレイン電流を示す図である。ゲート—ソ ース間電圧（Vgs)がー 1.6Vのときのドレイン電流は 0. 1 A以下であり、 Vgs = 0V のときのドレイン電流は約 27mAである。
[0046] 以下、高周波スィッチ回路の動作について説明する。いま、ロジック回路における H igh電圧 1. 6Vが外部制御信号入力端子 111に印加された場合を考える。電界効果 トランジスタ 101のゲートは接地されているので、ゲート一ソース間電圧は一 1. 6Vと なりドレイン電流は 0. 1 A以下となる。すると抵抗 121aに流れる電流も 0.： A以 下であるから電圧降下も 3mV(0. 1 A X 30k Ω )以下となり、その結果、内部制御 電圧出力端子 112の電圧は電源電圧に略等しい 3Vとなる。以上のことから、内部制 御電圧出力端子 112から電源電圧に略等しい電圧を出力させるためには、ロジック 回路の動作電圧は、ピンチオフ電圧の絶対値以上あればよいことがわかる。また、こ のときの制御電圧発生回路 100の消費電流は、以上から明らかなように 0.： A以 下である。
[0047] 図 2に図示されているように、制御電圧発生回路 100の内部制御電圧出力端子 11 2は、電界効果トランジスタ 102のゲートに接続されている。このため、内部制御電圧 出力端子 112の電圧が電源電圧に略等しい上述の条件下では、電界効果トランジス タ 102のゲートには約 3Vが印加されることとなる。
[0048] また、電界効果トランジスタ 102のソース一ドレイン端子間には、両端子の電位を等 しくするために抵抗 121dが設けられて!/、る。この抵抗 121dは 30k Ω程度の抵抗値 を有するため、電界効果トランジスタ 102のソース ドレイン端子間に高周波信号電 流が流れることはない。そして、電界効果トランジスタ 102のドレインは抵抗 121bを介 して電源 122に接続されているから、電界効果トランジスタ 102のドレイン電圧および ソース電圧は何れも約 3 Vである。
[0049] つまり、この状態では電界効果トランジスタ 102のゲート ソース間電圧は OVとなり 、電界効果トランジスタ 102はオン状態となる。その結果、高周波信号端子 114と 11 5が接続され、この高周波スィッチ回路は高周波信号を通過させる状態 (オン状態）と なる。
[0050] 次にロジック回路力 Low電圧 OVが外部制御信号入力端子 111に印加された場 合を考える。このときの電界効果トランジスタ 101のゲート一ソース間電圧は 0Vとなり 、ドレイン ソース間には 3Vの電圧が印加される結果、 27mAのドレイン電流が流れ る。上述したように、抵抗 121aの抵抗値は 30k Ωであるから、 27mAというドレイン電 流は、抵抗 121aに流れる電流の 100倍以上の電流値であるから、近似的に電界効 果トランジスタ 102をショートと看做すことができる。したがって、内部制御電圧出力端 子 112の電圧は略 0Vとなる。
[0051] この状態では、電界効果トランジスタ 102のゲートの電位は 0Vとなるので、ゲート ソース間電圧は一 3Vとなる。したがって電界効果トランジスタ 102はオフ状態となり、 高周波スィッチ回路として高周波信号端子 114と 115が遮断されてオフ状態となる。 また、電界効果トランジスタ 102のピンチオフ電圧（一 1. 6V)と比較して十分大きな 逆電圧となって 、るので、高周波信号に起因したソース電位の変動が生じても容易 にオン状態にならず、大きな耐電力性が得られる。
[0052] 加えて、このときの制御電圧発生回路 100の消費電流は 0. lmA ( = 3V/30k Q ) と小さくて済む。
[0053] (実施例 2)
[0054] 第 4図は、本発明の第 2の実施例である高周波スィッチ回路の回路図である。なお 、この図において第 2図で図示した要素と同一の要素については同じ符号を付して いる。この高周波スィッチ回路においては、制御電圧発生回路 100に用いられてい る電界効果トランジスタ 101のゲートは、抵抗 121eを介して接地されている。
[0055] このように抵抗 121eを介してゲートを接地することにより、外部制御信号入力端子 1 11から過大な電圧が入力されたとしても、この過大な電圧に起因して生じる電流は かならず抵抗 121a若しくは 121eを通って流れることとなるため、電界効果トランジス タ 101に印加される電圧（トランジスタ中を流れる電流）が抑制される。
[0056] このようにして、過大電圧の入力に対し、電界効果トランジスタ 101がある程度保護 されるため、高周波スィッチ回路としての信頼性の向上が期待される。
[0057] 次に本実施例の高周波スィッチ回路の動作について説明する。ロジック回路にお ける High電圧 1. 6Vが外部制御信号入力端子 111に印加された場合を考える。電界 効果トランジスタ 101のショットキー接続の逆方向電流はゲート—ソース間電圧— 1. 6Vにおいて 0. 1 A以下であるので、抵抗 121eの両端の電圧は 3mV以下である。 したがって電界効果トランジスタ 101のゲートは接地電位に略等しい。このことから実 施例 1の制御電圧発生回路と同様に、内部制御電圧出力端子 112は 3Vとなり、抵 抗 12 lbを介して容量 124aが充電され、電界効果トランジスタ 102のソース―ドレイ ン間電圧は 3Vとなる。
[0058] なお、電界効果トランジスタ 102のゲートに流れる電流は、ショットキー接続が逆方 向となるために無視できる。したがって電界効果トランジスタ 102のゲート一ソース間 電圧は—3Vとなり、高周波スィッチ回路はオフ状態となる。
[0059] 次に、ロジック回路が OVを外部制御信号入力端子 111に印加した場合を考えると 、実施例 1と同様に、内部制御電圧出力端子 112は OVを出力する。このとき、容量 1 24aの電荷も抵抗 121bを介して放電されるため、電界効果トランジスタ 102のソース ドレイン間電圧は OVとなり、電界効果トランジスタ 2のゲート ソース間電圧は OVと なる。したがって電界効果トランジスタ 102のソース—ドレイン間は接続され、高周波 スィッチ回路はオン状態となる。
[0060] (実施例 3)
[0061] 第 5図は、本発明の第 3の実施例である高周波スィッチ回路の回路図である。本実 施例では単極双投 (SPDT)回路を実現した。なお、第 5図においても、第 2図で図示し た要素と同一の要素にっ 、ては同じ符号を付して用いることとして 、るが、この高周 波スィッチ回路が 2つの制御電圧発生回路（100a、 100b)を備えていることに対応し て、各制御電圧発生回路の構成要素には、例えば外部制御信号入力端子 11 laと 1 1 lbのように、それぞれの構成要素に添字 aおよび bを付してある。
[0062] 以下、本実施例の高周波スィッチ回路の動作を説明する。本実施例による高周波 スィッチ回路は、 100aと 100bの 2つの制御電圧発生回路を備えており、それぞれの 外部制御信号入力端子 111aと 111bには相補的なロジック回路力 の外部制御信 号電圧が印加される。
[0063] なお、これら 2つの制御電圧発生回路の電力取込端子 113aおよび 113bは何れも 単一の電源 122に接続されており、抵抗 121aおよび 121bを介してそれぞれの制御 電圧発生回路内に設けられた電界効果トランジスタ 101aおよび 101bのドレイン側の 端子に電気的に接続されている。
[0064] ロジック回路より外部制御信号入力端子 11 laに High電圧 1. 6V、 1111)に0¥が印 加された場合、内部制御電圧出力端子 112aおよび 112bからはそれぞれ 3Vおよび OVが出力される。
[0065] 内部制御電圧出力端子 112aからの 3Vの出力により、電界効果トランジスタ 102a のショットキー接続の順方向電流によって容量 124aが充電され、これによりノード nl の電位は 3Vとなる。同様に、内部制御電圧出力端子 112aに接続されたノード n2の 電位も + 3Vとなる。一方、ノード n3の電位は内部制御電圧出力端子 112bからの OV の出力により OVとなる。 [0066] したがって電界効果トランジスタ 102a、電界効果トランジスタ 102b、電界効果トラン ジスタ 103a、および、電界効果トランジスタ 103bのゲート—ソース間電圧はそれぞ れ、 OV、— 3V、— 3V、および、 OVとなり、スィッチとしての状態はそれぞれ、オン（ 電界効果トランジスタ 102a)、オフ（電界効果トランジスタ 102b)、オフ（電界効果トラ ンジスタ 103a)、オン (電界効果トランジスタ 103b)の接続状態となる。
[0067] この結果、高周波信号端子 114と 116が高周波において接続され、高周波信号端 子 115は絶縁される。また、電界効果トランジスタ 103bがオン状態となっているため 、高周波信号端子 115を高周波において接地する。この高周波信号端子 115の接 地により、オフ状態となっている電界効果トランジスタ 102bからの高周波信号電流の 漏れがグランドに逃がされ、より良い絶縁状態を保つことができる。
[0068] また、ロジック回路が外部制御信号入力端子 11 laに Low電圧 OV、 111bに 1. 6V を印加した場合には、上述の説明と同様の理由により、今度は高周波信号端子 115 と 116が接続される一方、高周波信号端子 114が絶縁されることとなる。
[0069] (実施例 4)
[0070] 第 6図は、本発明の高周波スィッチ回路が備える制御電圧発生回路の第 4の実施 例を説明するための回路図である。上述の実施例 1の半導体プロセスでは、制御電 圧発生回路内で使用している抵抗は窒化タンタル薄膜によって形成されたものであ る力 その最小線幅は 5 mであり、シート抵抗は 50 ΩΖ口である。したがって、 30k Ωの抵抗値の抵抗体とするためには、 3mmもの長さが必要となってしまう。
[0071] そこで、本実施例においては、第 6図に示すように、ゲート (端子)をソース (端子）と 接続したデイブレツシヨン型電界効果トランジスタ 104をアクティブロード (能動負荷） として用い、第 2図に図示した抵抗 121aを代用することとしている。その他の構成は 、第 2図に図示した制御電圧発生回路 100と同様である。なお、アクティブロードに用 いた電界効果トランジスタ 104のゲート幅は 5 mである。また、電界効果トランジスタ 101のゲート幅は、実施例 1同様に、 100 mである。
[0072] 外部制御信号入力端子 111に High電圧 1. 6Vが印加された場合、電界効果トラン ジスタ 101はオフ状態にあり、アクティブロードとしての電界効果トランジスタ 104はォ ン状態にあるので、内部制御電圧出力端子 112からは電源 122と同電位の 3Vが出 力される。
[0073] 外部制御信号入力端子 111に Low電圧 OVが加わった場合、電界効果トランジスタ 101と電界効果トランジスタ 104はともにオン状態にある力 アクティブロードとしての 電界効果トランジスタ 104はゲート幅が小さ 、（5 m)ために飽和領域での動作とな り、電界効果トランジスタ 104のソース端子に流れる電流は約 2mAとなる。
[0074] 一方、電界効果トランジスタ 101のゲート幅は広い（100 m)ために非飽和領域で の動作となり、上記の電界効果トランジスタ 104のソース端子に流れる電流に比較し て大きなドレイン電流が流れ、この電界効果トランジスタ 101のドレイン ソース間で 0 . 05Vの電圧降下が生じ、その結果、内部制御電圧出力端子 112からは 0. 05Vが 出力される。
[0075] (実施例 5)
[0076] 第 7図は、本発明の第 5の実施例の高周波スィッチ回路の回路図である。図中、 20 2は高周波ポート RF1 (入力側）および RF2 (出力側）間の高周波信号を通過'遮断 を切り替えるためのスィッチ回路部を構成するデイブレツシヨン型の電界効果トランジ スタである。このスィッチ回路部は、デイブレツシヨン型の電界効果トランジスタ 202の ソース端子とドレイン端子が高周波信号径路に接続され、ソース ドレイン間が抵抗 214により接続されて DC電位を等しく保つようにしてある。また、電界効果トランジス タ 202のゲート端子は、抵抗 215を介して接地されている。
[0077] 電界効果トランジスタ 202はデイブレツシヨン型であるので、ゲート端子の電位がソ ース—ドレイン端子間の電位よりも閾値電圧以上高い場合には、電界効果トランジス タ 202のソース ドレイン端子間はオン状態となる一方、閾値電圧よりも低くなつた場 合にはオフ状態となる。なお、本実施例の場合の電界効果トランジスタ 202の閾値電 圧は—1. IVである。
[0078] 第 7図において、符号 200は制御電圧発生回路であり、 L1が外部制御信号入力端 子、 T2が内部制御電圧出力端子、 T1が高周波回路接続端子、 221は容量、 231は ショットキーダイオード、 211及び 212は抵抗で何れも 10k Qの抵抗値を有する。また 、 201はデイブレツシヨン型の電界効果トランジスタで、同じくデイブレツシヨン型である 電界効果トランジスタ 202と同一のプロセスによって作製された FETで、閾値電圧は - 1. IVである。なお、 nlはノード 1、 n2はノード 2の位置を示している。
[0079] この制御電圧圧制回路 200に設けられたデイブレツシヨン型の電界効果トランジスタ 201は、そのゲートが接地されており、そのソース端子と外部制御信号入力端子 L1と が接続されるとともに、ドレイン端子はノード 1 (nl)に接続されている。
[0080] 第 1の抵抗 211は、その一方の端子がノード 1 (nl)に接続され、他方の端子はノー ド 2 (n2)に接続されている。また、内部制御電圧出力端子 T2はノード l (nl)に接続 されており、容量 221は、その一方の端子が高周波回路接続端子 T1を介して高周 波信号経路に接続され、他方の端子はノード 2(n2)に接続されて ヽる。
[0081] ダイオード 231の力ソードはノード 2 (n2)に接続され、アノードは外部制御信号入 力端子 L1に接続されている。また、第 2の抵抗 212の一方の端子はノード 2 (n2)に 接続され、他方の端子は外部制御信号入力端子 L1に接続されている。そして、この 制御電圧発生回路 200の内部制御電圧出力端子 T2が、抵抗 216を介して、スイツ チ回路部を構成するデイブレツシヨン型電界効果トランジスタ 202のドレイン端子に接 続されている。
[0082] 抵抗 216は、制御電圧圧制回路 200が高周波信号に与える影響を抑制するため に設けられた負荷であり、高周波信号経路の特性インピーダンスよりも十分に大きな 抵抗値を有している。実用上、高周波信号経路の特性インピーダンスは 50 Ω若しく は 75 Ωであるため、本実施例では抵抗 216の抵抗値を 10k Ωとした。
[0083] なお、内部制御電圧出力端子 T2とスィッチ回路部との接続は、抵抗 216をデイブ レツシヨン型電界効果トランジスタ 202のドレイン端子に接続する態様のほか、ソース 端子若しくはゲート端子に接続するようにしてもよい。また、スィッチ回路部は、デイブ レツシヨン型電界効果トランジスタ 202で構成する第 7図に図示した構成に限定され るものではない。
[0084] なお、制御電圧圧制回路 200が高周波信号に与える影響を無視できる程度に抑 制するためには、容量 221のキャパシタンスも十分に小さくする必要がある。しかし、 容量が小さすぎた場合、整流作用が起こらずに十分な電圧が発生しなくなる。したが つて、容量 221のキャパシタンスは、ショットキーダイオード 231のもつ容量値よりも大 きくすることが望ましい。なお、本実施例においては、容量 221のキャパシタンスを 0. lpFとしている。
[0085] 次に、本実施例の高周波スィッチ回路の動作について説明する。
[0086] 先ず、ロジック回路における High電圧 1. 6Vが外部制御信号入力端子 L1に印加さ れ、且つ、高周波ポート RF1に入力される高周波信号が小電力の場合には、高周波 信号が小電力であるためにノード 2(n2)の電圧振幅も十分小さぐショットキーダイォ ード 231による整流作用も発生しない。このため、デイブレツシヨン型の電界効果トラ ンジスタ 201のゲート一ソース端子間の電位差は一 1. 6Vとなってオフ状態となる。
[0087] 一方、ノード 1 (nl)の電位は 1. 6Vとなり、これが内部制御電圧出力端子 T2から抵 抗 216を介してデイブレツシヨン型の電界効果トランジスタ 202のドレイン端子へと出 力される。電界効果トランジスタ 202のドレインとソースとは抵抗 214を介して接続さ れているため、その電位は等しく保たれているから、電界効果トランジスタ 202のソー スの電位も 1. 6Vとなる。したがって、電界効果トランジスタ 202のゲート ソース端子 間の電位差は— 1. 6Vとなり、電界効果トランジスタ 202はオフ状態となる。この結果 、高周波ポート RF1と RF2は遮断された状態となる。
[0088] 次に、ロジック回路における High電圧 1. 6Vが外部制御信号入力端子 L1に印加さ れ、且つ、高周波ポート RF1に入力される高周波信号が大電力の場合考える。この 場合には、高周波信号が大電力であるため、容量 221を通してノード 2 (n2)の電圧 振幅も十分大きくなり、ショットキーダイオード 231による整流作用が発生する。このた め、ノード 2 (n2)の直流電位も高周波信号の電力に応じて上昇する。
[0089] このとき、デイブレツシヨン型の電界効果トランジスタ 201は、ゲート ソース端子間 の電位差が 1. 6Vとなってオフ状態となっている。したがって、内部制御電圧出力 端子 T2からは、整流作用によって 1. 6Vより高い電位が出力され、デイブレツシヨン 型の電界効果トランジスタ 202のゲート ソース端子間電位差も外部制御信号電位 1 . 6Vより高くなる。
[0090] なお、一般に、 HEMTトランジスタが遮断できる電力はゲート電位とドレイン Zソー ス電位の差の 2乗に比例するため、デイブレツシヨン型の電界効果トランジスタ 202の 遮断可能な電力も大きくなる。
[0091] ロジック回路における Low電圧 OVが外部制御信号入力端子 L1に印加され、且つ、 高周波ポート RF1に入力される高周波信号が小電力の場合には、高周波信号が小 電力であることにより、ノード 2 (n2)の電圧振幅も十分小さぐしたがってショットキー ダイオード 231による整流作用も発生しない。その結果、デイブレツシヨン型の電界効 果トランジスタ 201はゲート一ソース端子間電位差が OVとなり、オン状態となる。
[0092] そして、ノード 1 (nl)の電位は OVとなり、この電位が内部制御電圧出力端子 T2か らデイブレツシヨン型の電界効果トランジスタ 202のドレイン端子へと抵抗 216を介し て出力され、電界効果トランジスタ 202のゲート—ソース端子間電位差は OVとなる。 その結果、デイブレツシヨン型の電界効果トランジスタ 202はオン状態となり、高周波 ポート RF1と RF2は、高周波的に接続された状態となる。
[0093] ロジック回路における Low電圧 OVが外部制御信号入力端子 L1に印加され、且つ、 高周波ポート RF1に入力される高周波信号が大電力の場合には、高周波信号が大 電力であることにより、容量 221を通してノード 2 (n2)の電圧振幅が十分大きくなると ショットキーダイオード 231による整流作用が発生する。したがって、ノード 2 (n2)の 直流電位も高周波信号の電力に応じて上昇する。
[0094] し力し、このときデイブレツシヨン型の電界効果トランジスタ 201はゲート一ソース端 子間電位差が OVでオン状態となっているため、ソース一ドレイン間の抵抗 (オン抵抗 )は十分小さい。したがって、ノード 1 (nl)の電位は、外部制御信号端子 L1の電位 0 Vにほぼ等しくなる。
[0095] この電位が内部制御電圧出力端子 T2からデイブレツシヨン型の電界効果トランジス タ 202のドレイン端子へと抵抗 216を介して出力され、その結果、デイブレツシヨン型 の電界効果トランジスタ 202のゲート一ソース端子間電位差も OVとなる。そして、この 電界効果トランジスタ 202はオン状態となり、高周波ポート RF1と RF2は、高周波的 に接続された状態となる。
[0096] このように、本実施例の高周波スィッチ回路は、低電圧外部制御信号によっても、 大電力高周波信号の遮断'通過を制御可能な高周波スィッチ回路として動作する。
[0097] (実施例 6)
[0098] 第 8図は、本発明の第 6の実施例である高周波スィッチ回路の回路図で、この回路 にお 、ては、第 7図で図示した第 5の実施例のデイブレツシヨン型の電界効果トランジ スタ 201のゲートを抵抗 213を介して接地させている。このように、電界効果トランジス タ 201のゲートを抵抗 213を介して接地することで、過剰な電圧が外部制御信号入 力端子 L 1に入力された場合でも、電界効果トランジスタ 201のゲートに大電流が流 れることが回避され、電界効果トランジスタ 201の破壊を防止できる。
[0099] (実施例 7)
[0100] 第 9図は、本発明の第 7の実施例である単極双投 (SPDT)型高周波スィッチ回路の 回路図である。図中の符号 202aおよび 202bは高周波信号経路をオン'オフするた めのスィッチ回路部を構成するショットキー接合デイブレツシヨン型電界効果トランジ スタであり、そのソースとドレインはそれぞれ、抵抗 214aおよび 214bを介して接続さ れている。
[0101] これらの電界効果トランジスタ 202aおよび 202bのドレイン端子のそれぞれは、高 周波帯において十分小さなインピーダンスとなる容量 224aおよび 224bを介して、高 周波ポート RF1および RF2に接続されている。
[0102] なお、制御電圧発生回路部 200aおよび 200bは、第 6の実施例の制御電圧発生 回路 (第 8図の 200)と同じ構成の制御電圧発生回路であるので、回路構成の詳細は 不図示とした。
[0103] Llaおよび Libは制御電圧発生回路部 200aおよび 200bの外部制御信号入力端 子であり、外部回路 (不図示)からの相補的な制御信号電圧が印加される。また、制 御電圧発生回路部 200aおよび 200bの内部制御電圧出力端子 T2aおよび T2bは、 抵抗 217aおよび 217bと容量 232aおよび 232bで構成されたローパスフィルタ並び に抵抗 215aおよび 215bを介して、スィッチ回路部のショットキー接合デイブレツショ ン型の電界効果トランジスタ 202aおよび 202bのそれぞれのゲート端子に接続され ている。
[0104] 制御電圧発生回路部 200aおよび 200bの高周波回路接続端子 Tlaおよび Tibは 、高周波ポート RF3に接続されている。本実施例の高周波スィッチ回路は、高周波 ポート RF3を共通端子とする SPDT型高周波スィッチ回路であるので、 RF1と RF3が 接続されている場合も、 RF2と RF3が接続されている場合も、何れの場合においても 、高周波回路接続端子 Tlaと Tibは高周波信号経路に接続していることになる。 [0105] この高周波スィッチ回路においては、相補的な制御信号が外部制御信号入力端子 Llaと Libに入力されるため、制御電圧発生回路部 200aと 200bの何れかの内部制 御電圧出力端子 (T2a、 T2b)力 High電位が出力されることになる。
[0106] ここで、外部制御信号入力端子 Libが High電位となったとすると、上述の実施例 5 の場合と同様の理由により、内部制御電圧出力端子 T2bが High電位となり、ショット キー接合デイブレツシヨン型電界効果トランジスタ 202bのゲート端子も High電位とな り、ショットキー接合を介してソース ·ドレイン端子も High電位となる。
[0107] このとき、デイブレツシヨン型の電界効果トランジスタ 202bのゲート ソース端子間 電圧は閾値電圧よりも高くなるので、電界効果トランジスタ 202bはオン状態となり、ド レイン—ソース端子間が接続される。一方、内部制御電圧出力端子 T2aは Low電位 となり、この Low電圧の出力により、デイブレツシヨン型の電界効果トランジスタ 202aの ゲート端子は Low電位となる。また、この電界効果トランジスタ 202aのドレイン端子及 びソース端子はデイブレツシヨン型の電界効果トランジスタ 202bのソース端子と直流 的に接続されているので、同電位 (High電位）となる。その結果、デイブレツシヨン型の 電界効果トランジスタ 202aのゲート端子のショットキー接合は逆電圧となり、電流は 流れない。
[0108] このとき、デイブレツシヨン型の電界効果トランジスタ 202aのゲート ソース端子間 電圧は閾値より低くなるためにオフ状態となり、この電界効果トランジスタ 202aのソー ス端子とドレイン端子は非接続状態となる。その結果、高周波ポート RF2と RF3が接 続される一方、 RF1は非接続状態となる。
[0109] 電界効果トランジスタ 202bのソース—ドレイン端子間を通過する高周波信号電力 が増大すると、制御電圧発生回路部 200bから出力される High電位も高まるため、デ ィプレツシヨン型電界効果トランジスタ（202a、 202b)のソース端子およびドレイン端 子の電位も上昇する。
[0110] 一方、制御電圧発生回路部 200aの出力電位は、高周波電力に依存せず、 0Vを 保持するため、電界効果トランジスタ 202aのゲート端子の電位には変動がない。した がって、この電界効果トランジスタ 202aのゲート ソース間電位差が大きくなり、大電 力の高周波信号であっても高周波ポート RF1— RF3間のアイソレーションを悪ィ匕さ せることなく遮断状態を保持可能となる。
[0111] また、外部制御信号入力端子 Llaが High電位になった場合には、上述とは対称的 に、高周波ポート RF1と RF3が接続される。この場合でも、共通高周波ポート RF3を 高周波信号が通過するので、高周波回路接続端子 Tlaおよび Tibは何れも高周波 信号経路に接続され、制御電圧発生回路部（200a、 200b)が有効に動作可能であ る。その結果、デイブレツシヨン型電界効果トランジスタ 202bのゲート—ソース間電位 差が大きくなり、大電力の高周波信号であっても高周波ポート RF2— RF3間のアイソ レーシヨンを悪化させることなく遮断状態を保持可能となる。
[0112] (実施例 8)
[0113] 第 10図は、本発明の第 8の実施例の高周波スィッチ回路の回路図である。図中、 符号 302は高周波ポート RF1および RF2間の高周波信号の通過 ·遮断を切り替える ためのスィッチ回路部を構成するデイブレツシヨン型の電界効果トランジスタである。 このデイブレツシヨン型の電界効果トランジスタ 302は、ソース端子とドレイン端子が高 周波信号径路に接続され、ソース ドレイン間は抵抗 314により接続されて DC電位 を等しく保つようにしてある。また、この電界効果トランジスタ 302のドレイン端子は、 抵抗 318を介して 2. OVの電位にプルアップされている。
[0114] この電界効果トランジスタ 302はデイブレツシヨン型であるので、ゲート端子電位がソ ース 'ドレイン端子電位より閾値電圧以上高い場合には、電界効果トランジスタ 302 のソース一ドレイン端子間はオン状態となり、低くなつた場合にはオフ状態となる。な お、本実施例の場合、電界効果トランジスタ 302の閾値電圧は— 1. IVである。
[0115] 符号 300は本実施例の高周波スィッチ回路が備える制御電圧発生回路部であり、 L1が外部制御信号入力端子、 T2が内部制御電圧出力端子、 T1が高周波回路接 続端子であり、 321は容量、 331はショットキーダイオード、 311は 10kQの抵抗値を 有する抵抗、 301はデイブレツシヨン型の電界効果トランジスタである。なお、 nlはノ ード 1、 n2はノード 2の位置を示している。
[0116] この制御電圧発生回路部 300は、デイブレツシヨン型の電界効果トランジスタ 301の ゲート端子が接地されており、この電界効果トランジスタ 301のソース端子と外部制御 信号入力端子 L1が接続されており、ドレイン端子はノード 2 (n2)に接続されている。 [0117] 抵抗 311は、その一方の端子がノード 1 (nl)に接続され、他方の端子が外部制御 信号入力端子 L1に接続されている。ノード l (nl)は、内部制御電圧出力端子 T2に 接続され、この内部制御電圧出力端子 T2がデイブレツシヨン型の電界効果トランジス タ 302のゲート端子に抵抗 315を介して接続されている。
[0118] 容量 321は、その一方の端子が高周波回路接続端子 T1に接続されて高周波信号 経路に接続されるとともに、他方の端子はノード 1 (nl)に接続されており、ダイオード 331は、その力ソードがノード 2(n2)に接続され、アノードはノード 1 (nl)に接続され ている。
[0119] この抵抗 315は、制御電圧発生回路 300が高周波信号に影響を与えないために 設けられたものであり、その抵抗値は高周波信号経路の特性インピーダンスより十分 大きくする必要がある。実用上、特性インピーダンスは 50 Ω若しくは 75 Ωであるので 、本実施例では抵抗 315の抵抗値を 10k Ωとしている。
[0120] なお、制御電圧圧制回路 300が高周波信号に与える影響を無視できる程度に抑 制するためには、容量 321のキャパシタンスも十分に小さくする必要がある。しかし、 容量が小さすぎた場合、整流作用が起こらずに十分な電圧が発生しなくなる。したが つて、容量 321のキャパシタンスは、ショットキーダイオード 331のもつ容量値よりも大 きくすることが望ましい。なお、本実施例においては、容量 321のキャパシタンスを 0. lpFとしている。
[0121] デイブレツシヨン型の電界効果トランジスタ 301は、同じくデイブレツシヨン型である電 界効果トランジスタ 302と同一のプロセスによって作製されるものであり、その閾値電 圧は—1. IVである。
[0122] 符号 324aおよび 324bは、直流成分をカットしてデイブレツシヨン型の電界効果トラ ンジスタ 302のソース端子及びドレイン端子に 2. 0Vのバイアス電圧が印加されるよう にするために設けられるものである力 高周波信号を通過させ得るものであることが 前提であることから、十分に大きい容量値が必要である。本実施例では、要領 324a および 324bのキャパシタンスは何れも 10pFとして!/、る。
[0123] 次に、本実施例の高周波スィッチ回路の動作について説明する。
[0124] 先ず、ロジック回路における High電圧 2. 0Vが外部制御信号入力端子 L1に印加さ れ、且つ、高周波ポート RF1に入力される高周波信号が小電力の場合には、高周波 信号が小電力であるためにノード l(nl)の電圧振幅も十分小さぐショットキーダイォ ード 331による整流作用も発生しな!ヽ。
[0125] このため、外部制御信号入力端子 L1の電位が抵抗 311を介して内部制御電圧出 力端子 T2からデイブレツシヨン型の電界効果トランジスタ 302のゲート端子に抵抗 31 5を介して出力され、電界効果トランジスタ 302のゲート ソース端子間の電位差は 0 Vとなる。
[0126] その結果、デイブレツシヨン型の電界効果トランジスタ 302はオン状態となり、高周波 ポート RF1と RF2は、接続された状態となる。
[0127] 次に、ロジック回路における High電圧 2. OVが外部制御信号入力端子 L1に印加さ れ、且つ、高周波ポート RF1に入力される高周波信号が大電力の場合考える。この 場合には、高周波信号が大電力であるため、容量 321を通してノード l (nl)の電圧 振幅も十分大きくなり、ショットキーダイオード 331による整流作用が発生しょうとする 。ここで、ショットキーダイオード 331に順方向電流が流れようとした場合には、ノード 2 (n2)の電位はデイブレツシヨン型の電界効果トランジスタ 301のソース端子の電位よ り高くなる必要がある。
[0128] し力し、この場合は、デイブレツシヨン型の電界効果トランジスタ 301のソース端子に は 2. OVが印加されているので、ドレイン端子も 2. OV以上の電位となり、結局ゲート 端子との電位差が 2. OVとなり、この電界効果トランジスタ 301はオフ状態となって いる。このため、順方向電流は流れない。また、ショットキーダイオード 331中の逆方 向電流はそのダイオード特性力も耐圧以下の電圧であれば流れない。このように、シ ヨットキーダイオード 331には、順方向電流も逆方向電流も流れず、実際には整流作 用は生じないことがわかる。
[0129] そして、内部制御電圧出力端子 T2からは、外部制御信号入力端子 L1に印加され た電位が抵抗 311を介して出力されるため、デイブレツシヨン型の電界効果トランジス タ 302のゲート ソース端子間電位差は OVとなり、この電界効果トランジスタ 302は オン状態となって、高周波ポート RF1と RF2が接続された状態となる。
[0130] ロジック回路における Low電圧 OVが外部制御信号入力端子 L1に印加され、且つ、 高周波ポート RF1に入力される高周波信号が小電力の場合には、高周波信号が小 電力であるため、ノード l (nl)の電圧振幅も十分小さぐしたがってショットキーダイォ ード 331による整流作用も発生しない。ノード 1 (nl)は抵抗 311を介して外部制御信 号入力端子 L1の OVに接続された状態であり、これが内部制御電圧出力端子 T2か らデイブレツシヨン型の電界効果トランジスタ 302のゲート端子へと抵抗 315を介して 出力される。
[0131] したがって、デイブレツシヨン型の電界効果トランジスタ 302のゲートの電位も OVと なり、ゲート ソース端子間の電位差は 2. OVとなる。その結果、電界効果トランジ スタ 302はオフ状態となり、高周波ポート RF1と RF2は高周波的に切断された状態と なる。
[0132] ロジック回路における Low電圧 OVが外部制御信号入力端子 L1に印加され、且つ、 高周波ポート RF1に入力される高周波信号が大電力の場合には、高周波信号が大 電力であることにより、容量 321を通してノード 1 (nl)の電圧振幅も十分大きくなると 、ショットキーダイオード 331による整流作用が発生する。
[0133] デイブレツシヨン型の電界効果トランジスタ 301は、そのゲート ソース端子間の電 位差が 0Vとなるためにオン状態となっている。このため、ショットキーダイオード 331 の電流を防ぐことはできず、ショットキーダイオード 331の整流作用によってノード 1 (n 1)の直流電位は OVよりも低くなり、これが内部制御電圧出力端子 T2からデイブレツ シヨン型の電界効果トランジスタ 302のゲート端子へと抵抗 315を介して出力される。 このため、デイブレツシヨン型の電界効果トランジスタ 302のゲート ソース端子間の 電位差は 2. 0Vよりも低くなり、この電界効果トランジスタ 302はオフ状態となり、高 周波ポート RF1と RF2は高周波的に遮断された状態となる。
[0134] また、デイブレツシヨン型電界効果トランジスタ 302のゲート ソース端子間の電位 差が—2. 0Vよりも低くなつたことにより、より大きな電力を遮断可能となる。
[0135] このように、本実施例の高周波スィッチ回路は、低電圧外部制御信号によっても、 大電力高周波信号の遮断'通過を制御可能な高周波スィッチ回路として動作する。
[0136] (実施例 9)
[0137] 第 11図は、本発明の第 9の実施例の高周波スィッチ回路の回路図で、この回路に おいては、第 10図で図示した第 8の実施例のデイブレツシヨン型の電界効果トランジ スタ 301のゲートを抵抗 313を介して接地させている。このように、電界効果トランジス タ 301のゲートを抵抗 313を介して接地することで、過剰な電圧が外部制御信号入 力端子 L1に入力された場合でも、電界効果トランジスタ 301のゲートに大電流が流 れることが回避され、電界効果トランジスタ 301の破壊を防止できる。
[0138] (実施例 10)
[0139] 第 12図は、本発明の第 10の実施例である単極双投 (SPDT)型高周波スィッチ回路 の回路図である。図中の符号 302aおよび 302bは高周波信号経路をオン'オフする ためのスィッチ回路部を構成するショットキー接合デイブレツシヨン型電界効果トラン ジスタであり、そのソースとドレインはそれぞれ、抵抗 314aおよび 314bを介して接続 されている。
[0140] これらの電界効果トランジスタ 302aおよび 302bのドレイン端子のそれぞれは、高 周波帯において十分小さなインピーダンスとなる容量 324aおよび 324bを介して、高 周波ポート RF1および RF2に接続されている。
[0141] なお、制御電圧発生回路部 300aおよび 300bは、第 9の実施例の制御電圧発生 回路 (第 11図の 300)と同じ構成の制御電圧発生回路であるので、回路構成の詳細 は不図示とした。
[0142] Llaおよび Libは制御電圧発生回路部 300aおよび 300bの外部制御信号入力端 子であり、外部回路 (不図示)からの相補的な制御信号電圧が印加される。また、制 御電圧発生回路部 300aおよび 300bの内部制御電圧出力端子 T2aおよび T2bは、 抵抗 317aおよび 317bと容量 332aおよび 332bで構成されたローパスフィルタ並び に抵抗 315aおよび 315bを介して、スィッチ回路部のショットキー接合デイブレツショ ン型の電界効果トランジスタ 302aおよび 302bのそれぞれのゲート端子に接続され ている。
[0143] 制御電圧発生回路部 300aおよび 300bの高周波回路接続端子 Tlaおよび Tibは 、高周波ポート RF3に接続されている。本実施例の高周波スィッチ回路は、高周波 ポート RF3を共通端子とする SPDT型高周波スィッチ回路であるので、 RF1と RF3が 接続されている場合も、 RF2と RF3が接続されている場合も、何れの場合においても 、高周波回路接続端子 Tlaと Tibは高周波信号経路に接続していることになる。
[0144] この高周波スィッチ回路においては、相補的な制御信号が外部制御信号入力端子 Llaと Libに入力されるため、制御電圧発生回路部 300aと 300bの何れかの内部制 御電圧出力端子 (T2a、 T2b)力 High電位が出力されることになる。
[0145] ここで、外部制御信号入力端子 Libが High電位となったとすると、上述の実施例 8 の場合と同様の理由により、内部制御電圧出力端子 T2bが High電位となり、ショット キー接合デイブレツシヨン型電界効果トランジスタ 302bのゲート端子も High電位とな り、ショットキー接合を介してソース ·ドレイン端子も High電位となる。
[0146] このとき、デイブレツシヨン型の電界効果トランジスタ 302bのゲート ソース端子間 電圧は閾値電圧よりも高くなるので、電界効果トランジスタ 302bはオン状態となり、ド レイン—ソース端子間が接続される。一方、内部制御電圧出力端子 T2aは Low電位 となり、この Low電圧の出力により、デイブレツシヨン型の電界効果トランジスタ 302aの ゲート端子は Low電位となる。また、この電界効果トランジスタ 302aのドレイン端子及 びソース端子はデイブレツシヨン型の電界効果トランジスタ 302bのソース端子と直流 的に接続されているので、同電位 (High電位）となる。その結果、デイブレツシヨン型の 電界効果トランジスタ 302aのゲート端子のショットキー接合は逆電圧となり、電流は 流れない。
[0147] このとき、デイブレツシヨン型の電界効果トランジスタ 302aのゲート ソース端子間 電圧は閾値より低くなるためにオフ状態となり、この電界効果トランジスタ 302aのソー ス端子とドレイン端子は非接続状態となる。その結果、高周波ポート RF2と RF3が接 続される一方、 RF1は非接続状態となる。
[0148] 電界効果トランジスタ 302bのソース—ドレイン端子間を通過する高周波信号電力 が増大すると、制御電圧発生回路部 300aから出力される Low電位は低下するため、 デイブレツシヨン型電界効果トランジスタ 302aのゲートの電位も低下する。
[0149] 一方、制御電圧発生回路部 300bの出力電位は、高周波電力に依存せず、 2. 0V を保持するため、電界効果トランジスタ 302bのゲート端子の電位には変動がない。し たがって、この電界効果トランジスタ 302bのゲート—ソース間電位差が大きくなり、大 電力の高周波信号であっても高周波ポート RF1— RF3間のアイソレーションを悪ィ匕 させることなく遮断状態を保持可能となる。
[0150] また、外部制御信号入力端子 Llaが High電位になった場合には、上述とは対称的 に、高周波ポート RF1と RF3が接続される。この場合でも、共通高周波ポート RF3を 高周波信号が通過するので、高周波回路接続端子 Tlaおよび Tibは何れも高周波 信号経路に接続され、制御電圧発生回路部（300a、 300b)が有効に動作可能であ る。その結果、デイブレツシヨン型電界効果トランジスタ 302bのゲート—ソース間電位 差が大きくなり、大電力の高周波信号であっても高周波ポート RF2— RF3間のアイソ レーシヨンを悪化させることなく遮断状態を保持可能となる。
[0151] 本実施例においては、抵抗（317a、 317b)および容量（332a、 332b)からなる口 一パスフィルタをデイブレツシヨン型の電界効果トランジスタ（302a、 302b)のゲート端 子に接続したことにより、制御電圧発生回路部（300a、 300b)から発生する高調波 を減衰させ、高周波信号への高調波混入を防いだり、正帰還による発振を防止した りといった効果を得ることができる。
[0152] 以上、実施例により本発明の高周波スィッチ回路について説明したが、上記実施 例は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではな い。
[0153] 例えば、制御電圧発生回路に設けられる電界効果トランジスタのゲートを抵抗を介 して接地することや、電界効果トランジスタのドレインを抵抗を介して電力取込端子（ あるいは電源端子）〖こ接続することは、本発明の全ての高周波スィッチ回路の態様に おいて可能である。
[0154] また、本発明の高周波スィッチ回路に設けられる抵抗を能動負荷で代用したり、高 周波スィッチ回路内で用いられる全ての能動素子を略等しいピンチオフ電圧のディ プレツシヨン型電界効果トランジスタとしたり、あるいは、内部制御電圧出力端子を口 一パスフィルタを介してスィッチ回路部に接続するように構成することも、本発明の全 ての高周波スィッチ回路の態様にお!、て可能である。
[0155] さらに、本発明の高周波スィッチ回路を 2つ以上用いて単極多投型の高周波スイツ チ回路とすること、具体的には、夫々の高周波スィッチ回路の高周波信号径路の一 端を共通高周波ポートに接続して単極多投型の高周波スィッチ回路とすることも、本 発明の全ての高周波スィッチ回路の態様において可能である。
[0156] なお、本発明の高周波スィッチ回路を単極多投型のものとする場合には、組み合 わされる高周波スィッチ回路の何れもが単独の「高周波スィッチ回路」として機能し得 るものであることは必ずしも必要ではな 、。上述した構成の制御電圧発生回路を複 数用い、これらの制御電圧発生回路を共通高周波ポートに接続することで単極多投 型の高周波スィッチ回路とした態様も可能である。
[0157] このように、上述の実施例を種々変形することは本発明の範囲内にあり、更に本発 明の範囲内において他の様々な実施例が可能である。
産業上の利用可能性
[0158] 本発明の高周波スィッチ回路は、送受信時分割方式やマルチバンドに対応した携 帯電話、無線 LAN端末など高周波信号経路の切り換えが必要な高周波無線通信機 器に用いることができる。

Claims

請求の範囲
[1] 高周波信号経路の接続状態と非接続状態の切替を行うスィッチ回路部と、外部制 御信号に基づいて前記スィッチ回路部制御用の内部制御電圧を発生する制御電圧 発生回路部とを有する高周波スィッチ回路であって、
前記制御電圧発生回路は、該制御電圧発生回路の電力取込端子と、デイブレツシ ヨン型の電界効果トランジスタと、外部制御信号入力端子と、内部制御電圧出力端子 とを備え、
前記電界効果トランジスタは、ゲートが接地され、ソースが前記外部制御信号入力 端子に接続され、ドレインが前記電力取込端子に接続されており、
前記内部制御電圧出力端子は、前記電界効果トランジスタのドレインと前記電力取 込端子との電気的接続経路に接続されていることを特徴とする高周波スィッチ回路。
[2] 前記電界効果トランジスタのゲートは、抵抗を介して接地されていることを特徴とす る請求項 1に記載の高周波スィッチ回路。
[3] 前記電界効果トランジスタのドレインは、第 1の抵抗を介して前記電力取込端子に 接続されていることを特徴とする請求項 1または請求項 2に記載の高周波スィッチ回 路。
[4] 高周波信号経路の接続状態と非接続状態の切替を行うスィッチ回路部と、外部制 御信号に基づいて前記スィッチ回路部制御用の内部制御電圧を発生する制御電圧 発生回路部とを有する高周波スィッチ回路であって、
前記制御電圧発生回路は、該制御電圧発生回路の電源端子と、デイブレツシヨン 型の電界効果トランジスタと、第 1の抵抗と、外部制御信号入力端子と、内部制御電 圧出力端子とを備え、
前記電界効果トランジスタは、ゲートが接地され、ソースが前記外部信号入力端子 に接続され、ドレインは前記第 1の抵抗の一方端子に接続されており、
前記第 1の抵抗の他方端子は前記電源端子に接続されており、
前記内部制御電圧出力端子は、前記電界効果トランジスタのドレインと前記第 1の 抵抗の一方端子との電気的接続経路に接続されていることを特徴とする高周波スィ ツチ回路。
[5] 前記電界効果トランジスタのゲートは、第 2の抵抗を介して接地されていることを特 徴とする請求項 4に記載の高周波スィッチ回路。
[6] 少なくとも第 1の高周波スィッチ回路部と第 2の高周波スィッチ回路部とを備えた単 極多投型の高周波スィッチ回路であって、
前記第 1および第 2の高周波スィッチ回路部は請求項 1乃至請求項 5の何れ力 1項 に記載の高周波スィッチ回路であり、
前記第 1および第 2の高周波スィッチ回路部は何れも、前記高周波信号径路の一 端が共通高周波ポートに接続されていることを特徴とする単極多投型の高周波スイツ チ回路。
[7] 高周波信号経路の接続状態と非接続状態の切替を行うスィッチ回路部と、外部制 御信号に基づいて前記スィッチ回路部制御用の内部制御電圧を発生する制御電圧 発生回路部とを有する高周波スィッチ回路であって、
前記制御電圧発生回路部は、高周波回路接続端子と、外部制御信号入力端子と 、デイブレツシヨン型の電界効果トランジスタと、第 1及び第 2の抵抗と、内部制御電圧 出力端子と、容量と、ダイオードとを備え、
前記電界効果トランジスタは、ゲートが接地され、ソースが前記外部制御信号入力 端子に接続され、ドレイン力 ード 1を介して前記内部制御電圧出力端子に接続され ており、
前記第 1の抵抗は、一方端子が前記ノード 1に接続されるとともに他方端子がノード 2に接続されており、
前記第 2の抵抗は、一方端子が前記ノード 2に接続されるとともに他方端子が前記 外部制御信号入力端子に接続されており、
前記容量は、一方端子が前記高周波回路接続端子を介して前記高周波信号経路 に接続されるとともに他方端子が前記ノード 2に接続され、
前記ダイオードは、力ソードが前記ノード 2に接続されるとともにアノードが前記外部 制御信号入力端子に接続されており、
前記内部制御電圧出力端子は、前記スィッチ回路部に接続されていることを特徴と する高周波スィッチ回路。
[8] 前記電界効果トランジスタのゲートは、第 3の抵抗を介して接地されていることを特 徴とする請求項 7に記載の高周波スィッチ回路。
[9] 高周波信号経路の接続状態と非接続状態の切替を行うスィッチ回路部と、外部制 御信号に基づいて前記スィッチ回路部制御用の内部制御電圧を発生する制御電圧 発生回路部とを有する高周波スィッチ回路であって、
前記制御電圧発生回路部は、高周波回路接続端子と、外部制御信号入力端子と 、デイブレツシヨン型の電界効果トランジスタと、第 1の抵抗と、内部制御電圧出力端 子と、容量と、ダイオードとを備え、
前記電界効果トランジスタは、ゲートが接地され、ソースが前記外部制御信号入力 端子に接続され、ドレイン力 ード 2に接続されており、
前記ダイオードは、力ソードが前記ノード 2に接続されるとともにアノードがノード 1に 接続されており、
前記第 1の抵抗は、一方端子が前記ノード 1と前記内部制御電圧出力端子との電 気的接続経路に接続されるとともに他方端子が前記外部制御信号入力端子に接続 されており、
前記容量は、一方端子が前記高周波回路接続端子を介して前記高周波信号経路 に接続されるとともに他方端子が前記ノード 1に接続され、
前記内部制御電圧出力端子は、前記スィッチ回路部に接続されていることを特徴と する高周波スィッチ回路。
[10] 前記電界効果トランジスタのゲートは、第 2の抵抗を介して接地されていることを特 徴とする請求項 9に記載の高周波スィッチ回路。
[11] 少なくとも第 1の高周波スィッチ回路部と第 2の高周波スィッチ回路部とを備えた単 極多投型の高周波スィッチ回路であって、
前記第 1および第 2の高周波スィッチ回路部は請求項 7乃至 10の何れ力 1項に記 載の高周波スィッチ回路であり、
前記第 1および第 2の高周波スィッチ回路部は何れも、前記高周波信号径路の一 端が共通高周波ポートに接続されるとともに、前記制御電圧発生回路に設けられた 前記容量の一方端子が前記高周波回路接続端子を介して前記共通高周波ポートに 接続されていることを特徴とする単極多投型の高周波スィッチ回路。
[12] 前記高周波スィッチ回路内で用いられる能動素子は何れも、前記電界効果トランジ スタと略等しいピンチオフ電圧のデイブレツシヨン型電界効果トランジスタであることを 特徴とする請求項 1乃至請求項 11の何れか 1項に記載の高周波スィッチ回路。
[13] 前記第 1の抵抗は、能動負荷であることを特徴とする請求項 3乃至請求項 12の何 れか 1項に記載の高周波スィッチ回路。
[14] 前記内部制御電圧出力端子は、ローパスフィルタを介して前記スィッチ回路部に接 続されていることを特徴とする請求項 1乃至請求項 13の何れか 1項に記載の高周波 スィッチ回路。
[15] 前記ローパスフィルタは、抵抗と容量により構成されていることを特徴とする請求項 14に記載の高周波スィッチ回路。
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