CN115117025A - 一种集成电路、芯片及电子设备 - Google Patents

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CN115117025A CN202110310515.1A CN202110310515A CN115117025A CN 115117025 A CN115117025 A CN 115117025A CN 202110310515 A CN202110310515 A CN 202110310515A CN 115117025 A CN115117025 A CN 115117025A
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Abstract

本申请实施例提供一种集成电路、芯片及电子设备，涉及微电子电路技术领域，可以改善因静电放电导致的集成电路失效。集成电路，包括：衬底以及设置在衬底上的晶体管；晶体管的栅极与开关器件的第一端耦合，开关器件的第二端与接地端耦合；其中，开关器件被配置为在控制端接收的控制信号的控制下处于导通状态或断开状态；开关器件在导通状态将晶体管的栅极的静电电压传输至接地端；或者，开关器件在断开状态将晶体管的栅极与接地端断路。

Description

一种集成电路、芯片及电子设备
技术领域
本申请涉及微电子电路技术领域，尤其涉及一种集成电路、芯片及电子设备。
背景技术
目前，在集成电路的组装加工过程中(例如贴片至封装基板过程中)常会产生静电放电(electro-static discharging，ESD)，而静电放电通常是有害且无法消除的，静电放电有可能会损坏集成电路。例如，集成电路的信号电极(电极pad、引脚pin等)在组装加工过程中会产生静电，而静电放电电流可能会从集成电路中与信号电极耦合的晶体管泄放，从而导致集成电路中与信号电极耦合的晶体管损坏，进而导致集成电路失效。尤其，对于采用异质外延方式在衬底上采用与衬底的材料不同的III族氮化物材料外延形成沟道层的高电子迁移率晶体管(high electron mobility transistor，HEMT)，在工作时，这类晶体管的栅极泄露电流较大。当ESD事件发生在栅极上时，栅极承受ESD脉冲的物理结构几乎只有栅介质层和势垒层。当通过电流大于一定值后，该栅介质层将被击穿，引起器件失效。
发明内容
本申请实施例提供一种集成电路、芯片及电子设备，可以改善因静电放电导致的集成电路失效。
为达到上述目的，本申请采用如下技术方案：
第一方面，提供一种集成电路。该集成电路可以为是裸芯、裸片或晶粒(die)的形式。该集成电路，其特征在于，包括：衬底以及设置在所述衬底上的晶体管；所述晶体管的栅极与开关器件的第一端耦合，所述开关器件的第二端与接地端耦合；其中，所述开关器件被配置为在控制端接收的控制信号的控制下处于导通状态或断开状态；所述开关器件在导通状态将所述晶体管的栅极的静电电压传输至所述接地端；或者，所述开关器件在断开状态将所述晶体管的栅极与所述接地端断路。这样，在将集成电路贴片至封装基板的过程中，通过将集成电路上的开关器件配置为导通状态，将晶体管的栅极G的静电电压VESD传输至接地端GND；能够有效的避免静电放电将晶体管击穿，导致集成电路失效，此外在将集成电路贴片至封装基板后，通过将集成电路上的开关器件配置为断开状态，确保了将晶体管的栅极G和接地端GND断路，从而确保了晶体管在工作中的正常功能。此外，在将集成电路贴片至封装基板之前的在片筛选阶段，在控制电极Pm施加控制信号使得开关器件处于关断状态，这样晶体管的栅极G和接地端GND处于断路状态，则可以在晶体管的栅极G连接的栅电极上施加测试信号，并通过检测漏极D的输出信号实现晶体管的在片筛选；在将集成电路贴片至封装基板的贴片过程中，在控制电极施加控制信号使得开关器件处于导通状态(或者开关器件的另一状态是常通状态，可以理解的是开关器件例如HEMT的一个状态为常通状态时，对其栅极施加控制信号可以改变HEMT的状态切换为关断状态，则在开关器件为常通状态下，其栅极可以不加任何控制信号，或者控制信号为0)，这样晶体管的栅极G和接地端GND通过开关器件短路，通过开关器件将晶体管的栅极G的静电电压VESD传输至接地端GND；在将集成电路贴片至封装基板后，为了确保晶体管正常工作需要将晶体管的栅极G和接地端GND断路，因此通过控制信号将开关器件断开，实现将晶体管的栅极G和接地端GND断路。
在一种可能的实现方式中，所述开关器件的控制端与控制电极耦合，所述控制电极被配置为接收所述控制信号。
在一种可能的实现方式中，所述晶体管的栅极还与栅电极耦合，所述晶体管的栅极与所述栅电极通过过孔电连接。由于晶体管的栅极在通常时覆盖在保护层内部的，因此为了实现晶体管的栅极与其他部件例如封装基板连接，因此通常需要在保护层外侧制作电极(栅电极)与晶体管的栅极连接，从而在将集成电路通过贴片方式与其他部件例如封装基板连接时，保护层外侧的电极(栅电极)与封装基板上的电极形成连接，从而实现PCB向集成电路提供信号或者将集成电路输出的信号传输至PCB。
在一种可能的实现方式中，所述开关器件包括耗尽型HEMT，所述耗尽型HEMT的第一有源极耦合所述接地端、所述耗尽型HEMT的第二有源极耦合所述晶体管的栅极，所述耗尽型HEMT的栅极耦合控制电极，其中所述控制电极与所述耗尽型HEMT的栅极通过过孔电连接；所述耗尽型HEMT处于导通状态，或者所述耗尽型HEMT的栅极接收所述控制电极传输的第一控制电压，并且所述耗尽型HEMT在所述第一控制电压的控制下处于断开状态。其中，耗尽型HEMT的源极S可以理解为第一有源极，耗尽型HEMT的漏极D可以理解为第二有源极，在一种实施例中，耗尽型HEMT的源极S耦合至静电释放导线的第一端，耗尽型HEMT的漏极D耦合至晶体管的栅极；在另一种实施例中，还可以耗尽型HEMT的漏极D耦合至静电释放导线的第一端，耗尽型HEMT的源极S耦合至至晶体管的栅极。此外，在将集成电路贴片至封装基板的贴片过程中，由于会将上述的各个电极(栅电极及控制电极封装起来，因此该过程中无法通过探针在控制电极施加控制信号。此外，如果可以在控制电极通过探针方式施加控制信号的话，ESD也会直接通过探针释放，并不存在静电放电问题。因此开关器件的可以为耗尽型HEMT，由于耗尽型HEMT在栅极不施加信号时(或控制信号为0)为常通状态，对于耗尽型HEMT，栅极不加电压时就有足够的二维电子气浓度，因此耗尽型HEMT的源极S和漏极D常通状态，关断耗尽型HEMT就要在耗尽型HEMT的栅极G加负电压，在耗尽型HEMT的栅极G提供的负电压小于阈值电压时耗尽型HEMT关断，耗尽型HEMT的栅极G的负电压产生一个和内建电场相反的电场，减轻势垒层/沟道层异质结界面能带弯曲，减小三角形势阱深度，从而减小二维电子气浓度。因此，在将集成电路贴片至封装基板的贴片过程中可以通过常通状态的耗尽型HEMT将晶体管的栅极G的静电电压VESD传输至接地端GND。
在一种可能的实现方式中，所述晶体管和/或所述开关器件包括鳍栅结构的晶体管。
在一种可能的实现方式中，所述晶体管的沟道层包括Ⅲ族氮化物。
在一种可能的实现方式中，所述晶体管的沟道层包括与所述衬底不同的材料，所述沟道层位于所述衬底上。
在一种可能的实现方式中，所述耗尽型HEMT的沟道层和势垒层包括Ⅲ族氮化物。
在一种可能的实现方式中，所述耗尽型HEMT的栅介质层的厚度大于晶体管的栅介质层的厚度。在将集成电路贴片至封装基板的贴片过程中，控制电极Pm也会聚集静电电荷，因此耗尽型HEMT的栅极也存在ESD问题，为了降低耗尽型HEMT的栅介质层和势垒层被击穿的风险，耗尽型HEMT的栅介质层设置的足够厚。如为了能抗住的100V ESD，栅介质层厚度约为200nm。耗尽型HEMT的栅介质层与晶体管的栅介质层采用相同材料时，耗尽型HEMT的栅介质层的厚度大于晶体管的栅介质层的厚度。
在一种可能的实现方式中，所述耗尽型HEMT的势垒层的厚度小于所述晶体管的势垒层的厚度。在栅介质层加厚以后，由于栅电容减小，耗尽电子的能力变弱，因此需要更负的电压才能将沟道层下面的电子完全耗尽，这显然是无法接受的。为了减小耗尽电子所需的电压，那么另外一个途径就是减小电子总数量，从而减小耗尽电子所需的电压。而最有效的减小电子数量的方法就是减小势垒层厚度。因此，耗尽型HEMT的势垒层与晶体管的势垒层采用相同材料时，耗尽型HEMT的势垒层的厚度小于晶体管的势垒层的厚度。
在一种可能的实现方式中，所述耗尽型HEMT的势垒层的厚度为0.1nm-100nm。
在一种可能的实现方式中，所述耗尽型HEMT的栅介质层的厚度为0.1nm-200nm。
在一种可能的实现方式中，所述耗尽型HEMT的阈值电压为-60V至-0.1V。
在一种可能的实现方式中，所述集成电路为单片微波集成电路MMIC。
第二方面，提供一种芯片，包括上述的集成电路以及封装基板，其中所述集成电路与所述封装基板耦合。
第三方面，提供一种电子设备，包括印刷电路板和如上述的芯片；所述芯片与所述印刷电路板耦合。
第四方面，提供一种静电防护方法，应用于第一方面提供的集成电路；包括：在将所述集成电路贴片至封装基板的过程中，控制所述开关器件处于导通状态，将所述晶体管的栅极的静电电压导通至所述接地端。
在一种可能的实现方式中，在将所述集成电路贴片至封装基板之前，还包括：控制所述开关器件处于关断状态，向所述晶体管的栅极输出测试信号。
在一种可能的实现方式中，在将所述集成电路贴片至封装基板后，包括：控制开关器件处于断开状态。
其中，第二方面、第三方面、第四方面中任一种可能实现方式中所带来的技术效果可参见上述第一方面不同的实现方式所带来的技术效果，此处不再赘述。
附图说明
图1A为本申请的实施例提供的一种电子设备的结构示意图；
图1B为本申请的另一实施例提供的一种电子设备的结构示意图；
图1C为本申请的又一实施例提供的一种电子设备的结构示意图；
图2为本申请的实施例提供的一种基站的结构示意图；
图3为本申请的实施例提供的一种芯片的结构示意图；
图4为本申请的实施例提供的一种集成电路的结构示意图；
图5为本申请的另一实施例提供的一种集成电路的结构示意图；
图6为本申请的又一实施例提供的一种集成电路的结构示意图；
图7为本申请的实施例提供的一种HEMT的ESD问题原理示意图；
图8为本申请的再一实施例提供的一种集成电路的结构示意图；
图9为本申请的另一实施例提供的一种集成电路的结构示意图；
图10为本申请的又一实施例提供的一种集成电路的结构示意图；
图11为本申请的再一实施例提供的一种集成电路的结构示意图；
图12为本申请的实施例提供的一种集成电路的工艺流程示意图；
图13为本申请的另一实施例提供的一种集成电路的结构示意图；
图14为本申请的又一实施例提供的一种集成电路的结构示意图；
图15为本申请的再一实施例提供的一种集成电路的结构示意图；
图16为本申请的另一实施例提供的一种集成电路的结构示意图；
图17为本申请的又一实施例提供的一种集成电路的结构示意图；
图18为本申请的再一实施例提供的一种集成电路的结构示意图；
图19为本申请的实施例提供的一种HEMT的结构示意图；
图20为本申请的实施例提供的一种HEMT的结构示意图；
图21为本申请的另一实施例提供的一种HEMT的结构示意图；
图22为本申请的另一实施例提供的一种HEMT的结构示意图；
图23为本申请的实施例提供的一种HEMT的势垒层厚度、栅介质厚度、栅电容和栅电压的关系曲线示意图；
图24为本申请的另一实施例提供的一种集成电路的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
除非另有定义，否则本文所用的所有科技术语都具有与本领域普通技术人员公知的含义相同的含义。在本申请中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，a和b，a和c，b和c或a、b和c，其中a、b和c可以是单个，也可以是多个。另外，在本申请的实施例中，“第一”、“第二”等字样并不对数量和次序进行限定。
此外，本申请中，“上”、“下”等方位术语是相对于附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件所放置的方位的变化而相应地发生变化。
需要说明的是，本申请中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
本申请实施例提供的集成电路、芯片可以应用于电子设备，该电子设备为手机、平板电脑、个人计算机(personal computer，PC)、个人数字助理(personal digitalassistant，PDA)、智能手表、上网本、可穿戴电子设备、增强现实技术(augmented reality，AR)设备、虚拟现实(virtual reality，VR)设备、车载设备、智能汽车、智能音响、机器人、智能眼镜等等等不同类型的终端；该电子设备还可以为基站等网络设备。电子设备也可以是用于上述电子设备中的芯片等装置。电子设备还可以包含印刷电路板，上述的芯片设置于印刷电路板上。其中，芯片中封装有设置在封装基板上的集成电路，其中集成电路可以采用贴片方式与封装基板连接。本申请实施例对上述电子设备的具体形式不做特殊限制。
以手机为例，图1A至图1C示出了一种电子设备100的结构示意图，其中，图1A示出了所描述的实施例的电子设备100的顶视图。图1B示出了所描述的实施例的电子设备100的底视图。图1C示出了将电子设备100的后盖被打开后的顶视图，其展示了依据被描述的实施例的各式内部部件的一特定的配置，图1C中的虚线箭头表示后盖被打开的方向。可以理解的是，本实施例示意的结构并不构成对电子设备100的具体限定。在本申请另一些实施例中，电子设备100可以包括比图示更多或更少的部件，或者组合某些部件，或者拆分某些部件，或者不同的部件布置。
如图1A和图1B所示，电子设备100可以包括壳体100A，壳体100A可以包括前盖101、后盖103以及边框102，前盖101和后盖103相对设置，边框102围绕在前盖101和后盖103的四周，并将前盖101和后盖103连接在一起。前盖101可以为玻璃盖板，显示器194设置在前盖101下方。电子设备100可以围绕壳体100A的外周设置输入/输出部件。例如，可以在前盖101的顶部设置诸如前置摄像头的孔105A和受话器的孔106。可以在边框102的一条边缘设置按键190，并在边框102的底缘设置麦克风的孔107、扬声器的孔108以及USB接口的孔109。可以在后盖103的顶部设置诸如后置摄像头的孔105B。
壳体100A内部可以具有腔体104，内部部件封装在该腔体内。如图1C所示，内部部件可以被收纳在腔体104内，内部部件可以包括印刷电路板(printed circuit boards，PCB)110、用于将音频电信号转换为声音信号的扬声器170A、用于将音频电信号转换成声音信号的受话器170B、用于将声音信号转换为电信号的麦克风170C、USB接口130、前置摄像头193A、后置摄像头193B以及用于产生振动提示的马达191等部件。其中，印刷电路板110上可以设置有处理器120、电源管理集成电路(power management integrated circuit，PMIC)140、至少一个功率放大器(在一个实施例中，包括功率放大器(power amplifier，PA)152A、功率放大器PA 152B、功率放大器PA 152C、功率放大器PA 152D，不同的功率放大器PA支持不同的频段，用于放大不同频段的发送信号，例如，功率放大器PA 152A和功率放大器PA152B可以用于放大第一带宽范围的发送信号，功率放大器PA 152C和功率放大器PA 152D可以用于放大第二带宽范围的发送信号)、至少一个用于为功率放大器供电的包络跟踪调制器(envelope tracking modulator)ETM(在一个实施例中，包括包络跟踪调制器ETM151A和包络跟踪调制器ETM 151B，不同的包络跟踪调制器ETM支持不同的带宽，例如包络跟踪调制器ETM 151A为功率放大器PA 152A和功率放大器PA 152B供电，包络跟踪调制器ETM151B为功率放大器PA 152C和功率放大器PA 152D供电)、切换开关153以及天线电路154等部件。此外，印刷电路板110还可以包括滤波器、低噪声放大器、音频编解码器、内部存储器、传感器、电感、电容等部件，为了清楚显示本实施例，滤波器、低噪声放大器、音频编解码器、内部存储器、传感器、电感、电容未在图1C中示出。印刷电路板110上的部件排布紧密，以在有限的空间内放下所有的部件。印刷电路板110上的部件的排布方式并不做限定。在一些实施例中，印刷电路板110上的部件可以设置在印刷电路板110的一面(例如面向后盖102的一面)。在一些实施例中，印刷电路板110上的部件可以设置在印刷电路板110的两面(例如，分别位于面向后盖102的一面，以及位于面向前盖101的一面)。
处理器120可以包括一个或多个处理单元，例如：处理器120可以包括应用处理器(application processor，AP)，调制解调处理器，图形处理器(graphics processingunit，GPU)，图像信号处理器(image signal processor，ISP)，神经网络处理器(neural-network processing unit，NPU)，控制器，视频编解码器，数字信号处理器(digitalsignal processor，DSP)，基带，和/或射频电路等。控制器可以根据指令操作码和时序信号，产生操作控制信号，完成取指令和执行指令的控制。
处理器120中可以设置存储器，用于存储指令和数据。在一些实施例中，处理器120中的存储器为包括高速缓冲存储器。该存储器可以保存处理器120刚用过或循环使用的指令或数据。如果处理器120需要再次使用该指令或数据，可从所述存储器中直接调用。避免了重复存取，减少了处理器120的等待时间，因而提高了系统的效率。
处理器120可以根据移动通信技术或无线通信技术对信号进行调频。移动通信技术可以包括全球移动通讯系统(global system for mobile communications，GSM)，通用分组无线服务(general packet radio service，GPRS)，码分多址接入(code divisionmultiple access，CDMA)，带宽码分多址(wideband code division multiple access，WCDMA)，时分码分多址(time-division code division multiple access，TD-SCDMA)，长期演进(long term evolution，LTE)，新兴的无线通信技术(又可称为第五代移动通信技术，英语：5th generation mobile networks或5th generation wireless systems、5th-Generation、5th-Generation New Radio，简称5G、5G技术或5G NR)等。无线通信技术可以包括无线局域网(wireless local area networks，WLAN)(如无线保真(wirelessfidelity，Wi-Fi)网络)，蓝牙(bluetooth，BT)，全球导航卫星系统(global navigationsatellite system，GNSS)，调频(frequency modulation，FM)，近距离无线通信技术(nearfield communication，NFC)，红外技术(infrared，IR)等。
处理器120还可以包括至少一个基带和至少一个射频电路。基带是指用来合成即将发射的基带信号，或/和用于对接收到的基带信号进行解码。具体地说，就是发射时，基带把语音或其他数据信号编码成用来发射的基带信号(基带码)；接收时，把收到的基带信号(基带码)解码为语音或其他数据信号。基带可以包括编码器、解码器和基带处理器等部件。编码器用来合成即将发射的基带信号，解码器用于对接收到的基带信号进行解码。基带处理器可以为微处理器(MCU)，基带处理器可以用于控制编码器和解码器，例如，基带处理器可以用于完成编码和解码的调度，编码器和解码器之间的通信，以及外设驱动(可以通过向基带以外的部件发送使能信号，以使能基带以外的部件)等等。射频电路用于将基带信号进行处理以形成发送(transmit，TX)信号，并将发送信号传递给功率放大器PA进行放大；或/和，射频电路用于将接收(receive，RX)信号进行处理以形成基带信号，并将形成的基带信号发送基带进行解码。在一些实施例中，每个基带对应一个射频电路，以根据一种或多种通信技术对信号进行调频。例如，第一基带和第一射频电路根据5G技术对信号进行调频，第二基带和第二射频电路根据4G技术对信号进行调频，第三基带和第三射频电路根据Wi-Fi技术对信号进行调频，第四基带和第四射频电路根据蓝牙技术对信号进行调频，等等。或者，第一基带和第一射频电路可以同时根据4G技术和5G技术对信号进行调频，第二基带和第二射频电路根据Wi-Fi技术对信号进行调频，等等。在一些实施例中，还可以一个基带对应多个射频电路，以提高集成度。
在一些实施例中，基带和射频电路可以与处理器120的其它部件集成在一个集成电路中。在一些实施例中，基带和射频电路可以分别为独立于处理器120的一个独立器件。在一些实施例中，可以一个基带与一个射频电路可以集成一个与处理器120独立的器件中。
在处理器120中，不同的处理单元可以是独立的器件，也可以集成在一个或多个集成电路中。
天线电路154用于发射和接收电磁波信号(射频信号)。天线电路154中可以包括多个天线或多组天线(多组天线包括两个以上的天线)，每个天线或多组天线可用于覆盖单个或多个通信频带。多个天线可以为多频天线、阵列天线或片上(on-chip)天线中的一种或几种。
处理器120与天线电路154相耦合，以实现发射和接收射频信号相关联的各种功能。例如，当电子设备100发射信号时，基带将待发射的数据(数字信号)合成即将发射的基带信号，基带信号由射频电路转化为发送信号(射频信号)，发送信号经功率放大器进行放大，功率放大器输出的放大输出信号传递给切换开关153，并经天线电路154发射出去。发送信号由处理器120发送到切换开关153的路径为发射链路(或称为发射路径)。当电子设备100需要接收信号时，天线电路154将接收信号(射频信号)发送给切换开关153，切换开关153将射频信号发送给射频电路，射频电路将射频信号处理为基带信号，射频电路将处理后的基带信号转化为数据后，发送给相应的应用处理器。射频信号由切换开关153发送到处理器120的路径为接收链路(或称为接收路径)。
切换开关153可以被配置为选择性的将天线电路154电连接到发射链路或接收链路。在一些实施例中，切换开关153可以包括多个开关。切换开关153还可以被配置为提供额外的功能，包括对信号进行滤波和/转接(duplexing)。
SIM卡接口195用于连接SIM卡。SIM卡可以通过插入SIM卡接口195，或从SIM卡接口195拔出，实现和电子设备100的接触和分离。电子设备100可以支持1个或N个SIM卡接口，N为大于1的正整数。SIM卡接口195可以支持Nano SIM卡，Micro SIM卡，SIM卡等。同一个SIM卡接口195可以同时插入多张卡。所述多张卡的类型可以相同，也可以不同。每张SIM卡可以支持一个或多个通信标准，每个通信标准具有规定的频段，并规定有不同的最大带宽。SIM卡接口195也可以兼容不同类型的SIM卡。SIM卡接口195也可以兼容外部存储卡。电子设备100通过SIM卡和网络交互，实现通话以及数据通信等功能。在一些实施例中，电子设备100采用eSIM，即：嵌入式SIM卡。eSIM卡可以嵌在电子设备100中，不能和电子设备100分离。
PMIC 140用于管理电子设备100中的电源。例如，PMIC 140可以包括充电管理电路和供电管理电路。其中，充电管理电路用于从充电器接收充电输入，例如，在一些有线充电的实施例中，充电管理电路可以通过USB接口130接收有线充电器的充电输入。供电管理电路用于接收电池142和/或充电管理电路的输入，为处理器120、显示器194、前置摄像头193A、后置摄像头193B和马达191等部件供电。在其他一些实施例中，充电管理电路和供电管理电路也可以设置于处理器120中。在另一些实施例中，充电管理电路和供电管理电路也可以设置于不同的器件中。
在另一个示例中，本申请的实施例提供的电子设备以5G基站为例，5G基站可分为基带处理单元(baseband unit，BBU)-有源天线单元(active antenna unit，AAU)、集中单元-分布单元(central unit-distribute unit，CU-DU)-AAU、BBU-射频拉远单元(remoterad io unit，RRU)-天线(antenna)、CU-DU-RRU-Antenna、一体化5G基站(5G node basestation，gNB)等不同的架构。以BBU-RRU架构的基站为例，参照图2所示，基站：包括BBU21、RRU22和天线23；其中BBU21与RRU22通过光纤连接，两者之间的接口是基于开放式CPRI(common public radio interface通用公共射频接口)及OBSAI(open base stationarchitecture initiative开放式基站架构)。其中，BBU21将生成的基带信号通过RRU22处理后发送至天线23进行发射。RRU22包括数字中频模块221、收发信机模块222、功率放大器223(power amplifier，PA)以及滤波器224。其中，数字中频模块221用于光纤传输的基带信号的调制解调、数字上下变频、D/A转换(digital to analog converter，数字模拟转换)等形成中频信号；收发信机模块222完成中频信号到射频信号的变换；功率放大器223用于将小功率的射频信号进行功率放大；滤波器224用于对射频信号进行滤波，然后将射频信号通过天线23发射出去。
以下实施例中所涉及的技术均可以在具有上述电子设备中实现，在以下实施例中，与上述电子设备中部件或信号的名称相同的，可以被配置为上述电子设备中相同的部件或相同的信号。以下，对本申请实施例提供的集成电路、芯片及电子设备进行举例说明。
结合以上描述，电子设备中的一部分部件(如：处理器、电源管理集成电路、PA、ETM、滤波器、低噪声放大器、音频编解码器和内部存储器中的一个或多个)可以以芯片的形式设置于印刷电路板110上并与印刷电路板110耦合，例如可以是通过引脚(端子pin)焊接或者焊盘(电极pad)贴装的形式与印刷电路板110连接。另一部分部件(如：传感器、电感、电容)等以独立元器件形式与印刷电路板110通过管脚插接(例如，板对板连接器(board toboard，BTB))或焊接等方式连接。结合图3所示，提供了一种芯片，该芯片包括集成电路30以及封装基板50。其中，集成电路30是裸芯、裸片或晶粒(die)的形式。集成电路30与封装基板50耦合。需要说明的是，集成电路30内部的功能电路通过电极(引脚、或焊盘)与封装基板50上的电极(引脚、或焊盘)耦合，例如，集成电路30的引脚P通过焊锡球与封装基板50上的电极(引脚、或焊盘)焊接在一起，其中，封装基板50上设置有金属导线(未示出)，这些金属导线将集成电路30的引脚P与外部的芯片的引脚60连接。这样当通过芯片的引脚60将芯片与印刷电路板110连接时，实现了集成电路30与印刷电路板110的连接。此外，集成电路30的周围还填充有封装材料40，例如树脂、陶瓷等绝缘材料。
具体的，本申请的实施例提供的集成电路30可以包含应用于图1A-图1C或图2提供的电子设备的PA中的晶体管。当然具体应用场景不限于上述图1A-图1C示出的手机、图2示出的基站，可以理解的是，任意需要使用晶体管对信号进行处理的上述电子设备均属于本申请的实施例的应用场景。其中该集成电路可以是在衬底上制作的一个或多个晶体管连接形成。示例性的，当用作实现电子设备中的射频功能时，该集成电路可以是单片微波集成电路(monolithic microwave integrated circuit，MMIC)或射频集成电路(radiofrequency integrated circuit，RFIC)。可以理解的是，MMIC可以同时集成有上述的滤波器、低噪声放大器、PA，在一些示例中还可以集成有混频器、倍频器、相控阵单元等等。
如图4所示，集成电路30主要包括衬底31，以及设置在衬底31上的晶体管32。为了在将集成电路30贴片至封装基板的过程中，避免静电放电将晶体管32击穿，导致集成电路30失效，通常，结合图4所示，晶体管32的栅极通常连接有一个或多个静电(ESD)保护单元，通过该ESD保护单元将晶体管32的栅极积累的静电电压VESD传输至接地端GND。
在本申请的实施例中，具体的结合图5、图6所示，集成电路30主要包括衬底31，以及设置在衬底31上的晶体管32。在本申请的一些实施例中，晶体管32的栅极(gate，G)与开关器件33的第一端耦合，开关器件33的第二端与接地端GND耦合；其中，其中，开关器件33被配置为在控制端接收的控制信号的控制下处于导通状态或断开状态；如图5所示，开关器件33在导通状态将晶体管32的栅极G的静电电压VESD传输至接地端GND；或者，如图6所示，开关器件33在断开状态将晶体管32的栅极G与接地端GND断路。需要说明的是，晶体管32的源极S直接或者间接连接接地端GND。例如在一些示例中，晶体管32的源极S通过一些中间器件(例如电阻、电感、二极管)等连接接地端GND，当然为了降低晶体管32与接地端直接的寄生参数(如电容、电容或电感等)通常晶体管32的源极S直接连接接地端GND。其中，在图5和图6中的晶体管32的源极S可以理解为第一有源极，晶体管32的漏极D可以理解为第二有源极，在一种实施例中，晶体管32的源极S耦合至接地端，晶体管32的漏极D耦合至工作电源；在另一种实施例中，还可以晶体管32的漏极D耦合至接地端，晶体管32的源极S耦合至工作电源。
这样，在将集成电路30贴片至封装基板的过程中，通过将集成电路30上的开关器件33配置为导通状态，将晶体管32的栅极G的静电电压VESD传输至接地端GND；能够有效的避免静电放电将晶体管32击穿，导致集成电路失效，此外在将集成电路30贴片至封装基板后，通过将集成电路30上的开关器件33配置为断开状态，确保了将晶体管32的栅极G和接地端GND断路，从而确保了晶体管32在工作中的正常功能。
尤其是基于在衬底上异质外延沟道层的晶体管，存在严重的ESD问题。其中，这类晶体管的沟道层包括与衬底不同的材料，并且沟道层位于衬底上，例如外延于衬底上。以采用III族氮化物的高电子迁移率晶体管(high electron mobility transistor，HEMT)为例。其中，采用III族氮化物的HEMT在基站的功率放大器上已经广为使用。然而，相比于基站，终端的电池供电电压决定了III族氮化物的HEMT只能在低电压下工作，这对HEMT的电流密度提出了很高的要求。结合图7所示，大电流密度一方面用以补偿工作电压降低带来的功率密度降低，另一方面用以降低膝点电压来提高有效电压摆幅，这就要求在III族氮化物的HEMT中引入例如高铝(Al)组分的势垒层，例如铝含量高于20％。另外，从成本控制的角度出发，采用硅Si作为衬底外延III族氮化物的沟道层，而非碳化硅SiC衬底外延III族氮化物的沟道层，是一种可行的方案。然而，由于Si和III族氮化物(例如：氮化镓GaN)晶格失配和热失配较大，高Al组分材料生长困难，使得所生长材料质量不佳而缺陷较多。当金属和这些材料通过半导体工艺形成肖特基接触后，这些缺陷会充当泄露通道，使得基于以上材料的HEMT栅泄露电流较大，而器件特性恶化。为了降低栅泄漏电流，需要在势垒层上引入一层绝缘层(栅介质层)，形成金属-绝缘体-半导体(metal-insulator-semiconductor，MIS)-HEMT结构，从而实现低栅泄露电流的器件。在基于上述III族氮化物的HEMT的集成电路(例如，形式可以是功率放大器芯片、裸片、晶粒(die)等)贴装到射频模组的封装基板的过程中，会不可避免地存在ESD问题。当ESD事件发生在栅极上时，承受ESD脉冲的物理结构几乎只有栅介质层和势垒层。而MIS结构是绝缘介质，当通过电流大于一定值后，该绝缘介质将被击穿，引起HEMT失效。尽管基于III族氮化物的集成电路最后每个电极(如图3中的引脚P)都会与芯片外部的引脚60连接，因此在芯片中，III族氮化物的集成电路的电极(如图3示出的P)不会裸露在外。然而在集成电路后道工艺如集成电路封装过程中，由于产线管控能力等问题，该集成电路有可能发生ESD事件，导致集成电路失效。在这样的情况下，采用III族氮化物的集成电路在终端的应用会由于ESD问题而无法量产。
而采用本申请的实施例提供的方案，在将集成电路贴片至封装基板的过程中，通过集成电路上的开关器件将晶体管的栅极的静电电压VESD传输至接地端GND；有效的避免了静电放电将晶体管击穿，导致集成电路失效的问题。
以包含HEMT的集成电路为例，其中集成电路包含多个材料层叠设置形成的层叠结构。如图8、图9所示，其中图8示出了在三维坐标空间XYZ内，晶体管在XZ平面的截面示意图，图9示出了晶体管在Z方向的俯视结构示意图。晶体管32主要包括设置于衬底31上的沟道层321、势垒层322、栅介质层323，以及栅介质层323上的电极，如：栅极325、源极324和漏极326，其中源极324和漏极326与沟道层321接触；在一些示例中电极上还覆盖有第一介质层34。HEMT采用III族氮化物HEMT时，晶体管32中的沟道层321、势垒层322通常包括III族氮化物，该III族氮化物为大于等于2种元素组成的化合物；在III族氮化物的几种元素中，含有N元素；并且含有元素周期表中的III族元素如铝Al、镓Ga、铟In等中的一种或者多种。III族氮化物的典型示例如：氮化镓GaN和/或氮铝镓AlGaN等。电极通常采用金属，例如：铜Cu。其中，源极324和漏极326分别与势垒层324形成导电欧姆接触，栅极325与势垒层322形成肖特基接触。沟道层321中虚线代表HEMT中沟道层321与势垒层322形成的异质结构中产生的二维电子气(two-dimensional electron gas，2DEG)，二维电子气沿着水平方向(如图8中，在沟道层321的虚线)的迁移率非常高，是HEMT工作的基础。在一些示例中，还可以在沟道层321与势垒层322，或者沟道层321与衬底31之间设置其他功能层结构，例如：沟道层321与势垒层322之间可以设置插入层，插入层的作用是可以提高二维电子气的密度、局域化程度及其迁移率，从而提高器件的性能，比如可以获得优异的开关性能等；所以插入层是可选结构，在HEMT中不设插入层时，器件性能会降低。另外，在沟道层321与衬底31之间可以设置缓冲层，缓冲层也是可选的结构，其主要作用是在沟道层321与衬底31的材料的晶体结构差异比较大时用作过渡作用。例如：在沟道层321与衬底的材料的晶体结构差异比较大时，可以先在衬底31上外延生成与衬底的晶体结构差异较小的缓冲层，然后在缓冲层上外延形成沟道层321。通常，集成电路上还设置有覆盖晶体管32的第一介质层34，以及设置在第一介质层34上的金属布线层35和保护层36，其中晶体管32的电极与金属布线层35中的金属布线通过过孔h电连接，并且金属布线层35中的金属布线与保护层36外侧的电极(栅电极Pg、源电极Ps和漏电极Pd)通过过孔h电连接，从而在将集成电路通过贴片方式与其他部件例如封装基板连接时，保护层36外侧的电极与封装基板上的电极形成连接，从而实现PCB向集成电路提供信号或者将集成电路输出的信号传输至PCB。其中，保护层36、第一介质层34可以采用氧化硅、树脂等绝缘材料。金属布线层35可以是通过一次或多次构图工艺在绝缘材料层(例如氧化硅)中形成一层或多层用于互连的金属布线，不同层的金属布线之间可以通过过孔(via)实现电连接，金属布线用于实现互连。保护层36通常是die上最外层的材料层，保护层具体用于保护die上的器件或金属布线等走线。本申请的实施例中的过孔(via)也可以称作金属化孔。通常，为了电连接介质层两侧的导电结构，在介质层两侧需要电连接的导电结构的交汇处钻上一个公共孔，即过孔。在工艺上，过孔的孔壁圆柱面上制作一层导电材料，例如金属，用以电连接需要连通的导电结构。在本申请的实施例中，金属布线层35中的金属布线与栅电极Pg、源电极Ps和漏电极Pd可以采用过孔电连接，金属布线层35中的金属布线与晶体管32的栅极G、源极S和漏极D可以采用过孔电连接。具体的，如图10、图11所示，为了将栅极325、源极324和漏极326引出与外部其他部件连接，还包括与栅极325、源极324和漏极326不同层设置的栅电极Pg、源电极Ps和漏电极Pd，其中栅电极Pg、源电极Ps和漏电极Pd设置在保护层36外侧，晶体管30的栅极325与栅电极Pg耦合，晶体管30的源极324与源电极Ps耦合，晶体管30的漏极326与漏电极Pd耦合。开关器件33的控制端与控制电极Pm耦合，控制电极Pm被配置为接收控制信号。其中，控制电极Pm可以与图8中的栅电极Pg、源电极Ps、漏电极Pd同层制作于保护层36的外侧。并且控制电极Pm可以通过金属布线层35中的金属布线与开关器件M的控制端耦合。其中图8中示出了以为晶体管在保护层外侧设置了三个电极(栅电极Pg、源电极Ps和漏电极Pd)，为例进行说明，当然，当晶体管的栅极G、源极S和漏极D中的一者直接与集成电路中的其他器件连接，而不需要通过芯片的引脚与外界电路连接时，也可以选择性的只设置栅电极Pg、源电极Ps和漏电极Pd中的任一一个或两个。
目前，结合图12所示，芯片流片、划片之后，在片筛选(选片)、贴片封装、模组测试筛选三部分的成本基本为1:1:1。以基于III族氮化物的集成电路为例，目前，成熟工艺的成品率仅为80％，而新工艺的成品率仅为70％。在这样的情况下，如果不对流片、划片工艺后的集成电路进行在片筛选，而是将坏的裸片通过贴片封装后再通过模组测试筛选出坏的芯片，成本将大大增加。如果流片工艺后裸片的成品率为70％，那么进行在片筛选和不进行在片筛选，总成本差达到20％((1+0.7+0.7)/(1+1+1))。因此，从成本控制的角度，裸片需要进行在片筛选。这样，在将集成电路贴片至封装基板之前的在片筛选阶段，参照图13所示，在控制电极Pm施加控制信号使得开关器件33处于关断状态，这样晶体管32的栅极G和接地端GND处于断路状态，则可以在晶体管32的栅极G连接的栅电极Pg上施加测试信号，并通过检测漏极D的输出信号实现晶体管32的在片筛选；在将集成电路贴片至封装基板的贴片过程中，参照图14所示，在控制电极Pm施加控制信号使得开关器件33处于导通状态(或者开关器件33的另一状态是常通状态，可以理解的是开关器件例如HEMT的一个状态为常通状态时，对其栅极施加控制信号可以改变HEMT的状态切换为关断状态，则在开关器件33为常通状态下，其栅极可以不加任何控制信号，或者控制信号为0)，这样晶体管32的栅极G和接地端GND通过开关器件33短路，通过开关器件33将晶体管32的栅极G的静电电压VESD传输至接地端GND；在将集成电路贴片至封装基板后，参照图15所示，为了确保晶体管32正常工作需要将晶体管32的栅极G和接地端GND断路，因此通过控制信号将开关器件33断开，实现将晶体管32的栅极G和接地端GND断路。其中，需要说明的是，在将集成电路贴片至封装基板完成之前，上述的栅电极Pg上施加的测试信号、控制电极Pm上施加的控制信号均可以由能够提供相应信号或电压的探针设备提供，具体的是可以在装具上将相应的探针与对应的电极连接并施加上述的信号或电压。
此外，在将集成电路贴片至封装基板的贴片过程中，由于会将上述的各个电极(栅电极Pg、源电极Ps、漏电极Pd及控制电极Pm封装起来，因此该过程中无法通过探针在控制电极Pm施加控制信号。此外，如果可以在控制电极Pm通过探针方式施加控制信号的话，ESD也会直接通过探针释放，并不存在静电放电问题。因此本申请的另一个实施例中提供的开关器件的可以为耗尽型HEMT，由于耗尽型HEMT在栅极不施加信号时(或控制信号为0)为常通状态，对于耗尽型HEMT，栅极不加电压时就有足够的二维电子气浓度，因此耗尽型HEMT的源极S和漏极D常通状态，关断耗尽型HEMT就要在耗尽型HEMT的栅极G加负电压，在耗尽型HEMT的栅极G提供的负电压小于阈值电压时耗尽型HEMT关断，耗尽型HEMT的栅极G的负电压产生一个和内建电场相反的电场，减轻势垒层/沟道层异质结界面能带弯曲，减小三角形势阱深度，从而减小二维电子气浓度。因此，在将集成电路贴片至封装基板的贴片过程中可以通过常通状态的耗尽型HEMT将晶体管32的栅极G的静电电压VESD传输至接地端GND。
具体的，结合图16-图18所示，开关器件32包括耗尽型HEMT33，耗尽型HEMT33的源极S耦合接地端GND、耗尽型HEMT32的漏极D耦合晶体管32的栅极G，耗尽型HEMT33的栅极G耦合控制电极Pm，其中控制电极Pm与耗尽型HEMT33的栅极G通过过孔电连接；耗尽型HEMT33处于导通状态，或者耗尽型HEMT33的栅极G接收控制电极Pm传输的第一控制电压V1(如上述负电压)，并且耗尽型HEMT33在第一控制电压V1的控制下处于断开状态。其中，在图16-图18中的耗尽型HEMT的源极S可以理解为第一有源极，耗尽型HEMT的漏极D可以理解为第二有源极，在一种实施例中，耗尽型HEMT的源极S耦合至静电释放导线33的第一端，耗尽型HEMT的漏极D耦合至晶体管32的栅极；在另一种实施例中，还可以耗尽型HEMT的漏极D耦合至静电释放导线的第一端，耗尽型HEMT的源极S耦合至晶体管32的栅极。
具体的，在将集成电路贴片至封装基板之前的在片筛选阶段，参照图16所示，在控制电极Pm施加负电压，使得耗尽型HEMT处于关断状态，这样晶体管33的栅极G和接地端GND处于断路状态，则可以在晶体管32的栅极G连接栅电极Pg上施加测试信号，并通过检测晶体管32的漏极D的输出信号实现晶体管32的在片筛选；在将集成电路贴片至封装基板的贴片过程中，参照图17所示，在控制电极Pm不施加电压(控制电极Pm悬空)使得耗尽型HEMT处于导通状态，这样晶体管32的栅极G和接地端GND通过耗尽型HEMT短路，通过集成电路上的耗尽型HEMT33将晶体管32的栅极的静电电压VESD从传输至接地端GND；在将集成电路贴片至封装基板后，参照图18所示，为了确保晶体管32正常工作需要将晶体管32的栅极G和接地端GND断路，因此通过在控制电极Pm施加负电压，使得耗尽型HEMT处于关断状态，实现将晶体管32的栅极G和接地端GND断路。
在一些示例中，耗尽型HEMT的沟道层和势垒层包括Ⅲ族氮化物。该III族氮化物为大于等于2种元素组成的化合物；在III族氮化物的几种元素中，含有N元素；并且含有元素周期表中的III族元素如Al、Ga、In等中的一种或者多种。III族氮化物的典型示例如：GaN、AlGaN等。
结合上述描述，耗尽型HEMT通常需要栅极输入的负电压关断，在本申请的实施例中，耗尽型HEMT的阈值电压为-60V至-0.1V。当该HEMT在手机等终端中工作时，手机等终端能提供的最低的供电电压一般不会太负，约为-5V到-10V。因此，在一些应用中，耗尽型HEMT的阈值电压，将大于-10V。而采用III族氮化物的耗尽型HEMT，阈值电压通常为-4V到-2V。
结合图15所示，在将集成电路贴片至封装基板的贴片过程中，控制电极Pm也会聚集静电电荷，因此耗尽型HEMT的栅极也存在ESD问题，为了降低耗尽型HEMT的栅介质层和势垒层被击穿的风险，耗尽型HEMT的栅介质层设置的足够厚，耗尽型HEMT的栅介质层的厚度为0.1nm-200nm。如为了能抗住的100V ESD，栅介质层厚度约为200nm。耗尽型HEMT的栅介质层与晶体管的栅介质层采用相同材料时，耗尽型HEMT的栅介质层的厚度大于晶体管的栅介质层的厚度。此时，在本申请的实施例提供的耗尽型HEMT也称作耗尽型厚膜HEMT(depletion mode-thick-film HEMT，DTF-HEMT)，结合图8、图19所示，图19提供了一种耗尽型HEMT的结构示意图，与图6中的HEMT的结构类似，耗尽型HEMT包含设置于衬底上的沟道层、势垒层、栅介质层，以及栅介质层上的电极，如：栅极、源极和漏极，其中源极和漏极与沟道层接触；耗尽型HEMT的栅介质层的厚度H2大于图8中示出的晶体管32的栅介质层的厚度H1。此外，耗尽型HEMT33以及晶体管32还可以包括鳍栅结构。结合图20、图21所示，其中，其中图20示出了在三维坐标空间XYZ内，鳍栅结构的晶体管在Z方向的俯视结构示意图，图21示出了鳍栅结构的晶体管在XZ平面的截面结构示意图。鳍栅结构的晶体管32中栅极325将层叠设置的势垒层322和沟道层321包围，其中栅极325与势垒层322和沟道层321之间包括栅介质层323。结合图21和图22(图22示出了鳍栅结构的耗尽型HEMT在XZ平面的截面结构示意图)所示，鳍栅结构的耗尽型HEMT33以及晶体管32中，耗尽型HEMT33的栅介质层的厚度H4大于晶体管32的栅介质层的厚度H3。
另外，在半导体器件中，有以下几个物理趋势：a.势垒层越厚，则栅下电子越多；b.栅介质层越厚，则栅电容越小；c.栅电压刚好把栅下电子耗尽所对应的电压称之为阈值电压。另外，对栅电容在某个栅电压范围内求积分(或求面积)，对应的是电子的总数量。这样结合上述关于阈值电压以及栅介质层厚度的描述，则既希望沟道层下面有电子(这样才能保证在耗尽型HEMT器件的栅极悬空的时候，耗尽型HEMT器件呈现低阻状态)，又不希望沟道层下面的电子太多(如果电子太多，那么阈值电压就很负，而受限于手机等终端应用场景没有一个很负的电压关断这个耗尽型HEMT器件)。因此，本申请的实施例中就是如何利用好栅电容在栅电压范围内的积分这一物理关系。如图23所示，在栅介质层加厚以后(例如由10nm到200nm)，由于栅电容减小，耗尽电子的能力变弱，因此需要更负的电压如图23中，-100V电压才能将电子完全耗尽，这显然是无法接受的。为了减小耗尽电子所需的电压，那么另外一个途径就是减小电子总数量，从而减小积分面积，从而减小耗尽电子所需的电压。而在III族氮化物器件中，最有效的减小电子数量的方法就是减小势垒层厚度，如图23中所示，将势垒层厚度由20nm降低为3nm。则-8V电压即能将电子完全耗尽，满足终端提供电压的能力。在本申请的实施例中，耗尽型HEMT的栅介质层的厚度为0.1nm-100nm。耗尽型HEMT的势垒层与晶体管的势垒层采用相同材料时，耗尽型HEMT的势垒层的厚度小于晶体管的势垒层的厚度。
此外，在另外一个实施例中，结合图24所示，当集成电路用作射频电路时，还可以包括其他元器件，例如，串联于电源Vdc与晶体管32之间的电感L1、串联于射频输出端RF-out之间的电感L2，其中射频输出端RF-out与接地端GND还串联有电容C。当然图24仅提供了一种射频电路的实现形式，在其他可能的实现方式中还可以有更多的或更少的其他元器件。另外，需要说明的是，这些其他元器件可以直接制作于集成电路的衬底上，或者作为外围器件与集成电路上的电极连接形成具有特定功能的电路。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种集成电路，其特征在于，包括：衬底以及设置在所述衬底上的晶体管；所述晶体管的栅极与开关器件的第一端耦合，所述开关器件的第二端与接地端耦合；
其中，所述开关器件被配置为在控制端接收的控制信号的控制下处于导通状态或断开状态；所述开关器件在导通状态将所述晶体管的栅极的静电电压传输至所述接地端；或者，所述开关器件在断开状态将所述晶体管的栅极与所述接地端断路。
2.根据权利要求1所述的集成电路，其特征在于，所述开关器件的控制端与控制电极耦合，所述控制电极被配置为接收所述控制信号。
3.根据权利要求1所述的集成电路，其特征在于，所述晶体管的栅极还与栅电极耦合，所述晶体管的栅极与所述栅电极通过过孔电连接。
4.根据权利要求1所述的集成电路，其特征在于，所述开关器件包括耗尽型HEMT，所述耗尽型HEMT的第一有源极耦合所述接地端、所述耗尽型HEMT的第二有源极耦合所述晶体管的栅极，所述耗尽型HEMT的栅极耦合控制电极；
所述耗尽型HEMT处于导通状态，或者所述耗尽型HEMT的栅极接收所述控制电极传输的第一控制电压，并且所述耗尽型HEMT在所述第一控制电压的控制下处于断开状态。
5.根据权利要求1所述的集成电路，其特征在于，所述晶体管和/或所述开关器件包括鳍栅结构的晶体管。
6.根据权利要求1-5任一项所述的集成电路，其特征在于，所述晶体管的沟道层包括Ⅲ族氮化物。
7.根据权利要求1-5任一项所述的集成电路，其特征在于，所述晶体管的沟道层包括与所述衬底不同的材料，并且所述沟道层位于所述衬底上。
8.根据权利要求4所述的集成电路，其特征在于，所述耗尽型HEMT的沟道层和势垒层包括Ⅲ族氮化物。
9.根据权利要求8所述的集成电路，其特征在于，所述耗尽型HEMT的栅介质层的厚度大于所述晶体管的栅介质层的厚度。
10.根据权利要求8所述的集成电路，其特征在于，所述耗尽型HEMT的势垒层的厚度小于所述晶体管的势垒层的厚度。
11.根据权利要求8所述的集成电路，其特征在于，所述耗尽型HEMT的势垒层的厚度为0.1nm-100nm。
12.根据权利要求8所述的集成电路，其特征在于，所述耗尽型HEMT的栅介质层的厚度为0.1nm-200nm。
13.根据权利要求4所述的集成电路，其特征在于，所述耗尽型HEMT的阈值电压为-60V至-0.1V。
14.根据权利要求1-5任一项所述的集成电路，其特征在于，所述集成电路为单片微波集成电路MMIC。
15.一种芯片，其特征在于，包括如权利要求1-14任一项所述的集成电路以及封装基板，其中所述集成电路与所述封装基板耦合。
16.一种电子设备，其特征在于，包括印刷电路板和如权利要求15所述的芯片；所述芯片与所述印刷电路板耦合。
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