JPH01120123A

JPH01120123A - 半導体集積回路の入力回路

Info

Publication number: JPH01120123A
Application number: JP62278044A
Authority: JP
Inventors: Norio Iida; 典男飯田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-11-02
Filing date: 1987-11-02
Publication date: 1989-05-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は半導体集積回路、特にＧａＡ＠（ガリウム・ヒ
素）基板を用いた集積回路に係シ、特にシ冒ットキーま
たは接合型の電界効果トランジスタを用いた入力回路に
関する。

（従来の技術）ＧａＡｓ集積回路における従来の入力回路は、第３図に
示すように、たとえば接合型のＦＥＴ　（電界効果トラ
ンジスタ）Ｑｌ−Ｑｚのソース同士がＷ［されたＳＣＦ
Ｌ　（ソース結合ＦＥＴ論理〕型回路３。

が用いられている。ここで、Ｑ３〜Ｑｓはバイアス電流
源用のＦＥＴ，Ｒ１−Ｒ６は抵抗素子であり，　ＦＥＴ
Ｑａ　、ＱγおよびダイオードＤムｅ　Ｄ、はソースフ
ォロア回路３１．３２を形成している。

上記入力回路において、差動的な入力信号ＩＮ。

ＩＮはソース接地された入力用トラ／−）スタＱｌ。

Ｑ３のｆ−）に入力される。このソース接地型のトラン
ジスタＱ１．Ｑ３の入力インピーダンスは非常に大きな
値、（数ＭΩ以上）であり、低インピーダンスの同軸ケ
ーブル等の伝送路（図示せず）を経た入力信号ＩＮが与
えられる場合には、上記トランジスタＱ１．（ｈのｅ−
ト電極で略１００％反射され。

前記低インピーダンス線路を経て信号源（別の集積回路
等）へ戻っていく。この信号源の出力インピーダンスが
上記低インピーダンス線路と整合がとれていれば、上記
反射による信号源出力への影響は生じない。また、上記
伝送路が仮送信号の波長に比べて十分に短かい場合にも
上記影響は生じない。しかし、入力信号の周波数が高い
場合には、前記トランジスタＱｌ　＊　Ｑｔの？−）に
よる反射（つまり、上記集積回路の入力端における反射
）が前記信号源出力に悪影響を及ぼすので大きな問題と
なる。

このような問題に対処するため、従来は前記集積回路の
入力端に終端抵抗（図示せず）を接地端との間に接続し
ていたが、上記入力端から集積回路チップ内部までのリ
ード等のインピーダンスが問題となるような高速デバイ
スにおいては、入力回路の入力インピーダンスを外部の
入力伝送線路のインピーダンスに対して整合をと９、入
力端における信号の反射を極力抑えることが望ましい。

また、従来の入力回路は、入力信号ＩＮ、ＩＮ　がトラ
ンジスタＱ１．Ｑｓのｆ−）に直接に入力するので、サ
ージ入力によってトランジスタＱｔ　、（ｈのｆｆ−）
の絶縁が破壊するおそれがあった。

（発明が解決しようとする問題点）本発明は、上記したように入力回路の入力インピーダン
スが高いので、入力信号伝送路のインピーダンスが低い
場合に入力反射が生じてしまい。

入力感度および動作周波数が低下するという問題点、お
よびサージ入力に対する耐圧が低いという問題点を解決
すべくなされたもので、入力信号伝送路のインピーダン
スに整合するように入力インピーダンスを低く設定する
ことが可能であシ、入力感度および動作周波数の向上を
図ることができ、しかもサージ耐圧が高い半導体集積回
路の入力回路を提供することを目的とする。

［発明の構成コ（問題点を解決する丸めの手段）本発明の半導体集積回路の入力回路は、第１の電源ノー
ドと第２の電源ノードとの間に、ドレイン負荷抵抗素子
、シ１ットキーまたは接合型の電界効果トランジスタの
ドレイン・ソース間およびソース側入力抵抗素子を直列
に接続し、上記トランジスタのｆｆ−）にバイアス電圧
を印加し、上記トランジスタのソースに集積回路外部か
ら入力する入力信号電圧を与え、そのドレインから出方
信号電圧を取り出すようにしてなることを特徴とする。

なお、上記ソース側入力抵抗素子を省略してトランジス
タのソースを開放状態にしてもよい。

（作用）入力用の電界効果トランジスタのソースから入力回路側
を見た入力インピーダンスを入力信号伝送路のインピー
ダンスに容易に整合させることが可能になシ、たとえば
５０Ωのように低いインピーダンスの入力信号伝送路か
らの高周波信号入力に対して反射がなく、高い入力感度
を得ることが可能になる。また、入力信号が入力用のト
ランジスタのソースに与えられるので、サージ耐圧が高
い。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図はＧａＡｓ集積回路における入力回路を示してお
シ、１は接地端子、２はたとえば−５，２ｖが与えられ
る電源端子、３および４は差動入力信号ＩＮ、ＩＮの入
力端子、５は第１のバイアス電圧（ｖｍｌ）ノード、６
は第２のバイアス電圧（Ｖ、２）ノード、７は第３のバ
イアス電圧（Ｖ、、）ノード、Ｑ１〜Ｑ参はシ箇ットキ
ーまたは接合型のＦＥＴ、Ｄ１〜Ｄ４はダイオード、Ｒ
１−Ｒ１・は抵抗素子、８および９は差動出力信号ＯＵ
Ｔ　、　ＯＵＴの出力ノードである。

ここで、入力用のトランジスタＱｓ　、Ｑ惨の各ゲート
は第１のバイアス電圧ノード５に接続され、その各ドレ
インは対応してドレイン負荷用の抵抗素子Ｒ７、Ｒ，を
介して接地ノードに接続され、その各ソースは対応して
入力用の抵抗素子Ｒ＠　ｒ　Ｒ１゜を介して第３のバイ
アス電圧ノード７に接続されると共に各対応して入力端
子３．４に接続されており、これらによって入力増幅回
路ＩＯが形成されている。上記入力用のトランジスタＱ
ｓ　＝　Ｑｓの各ドレインは、対応してダイオードＤ、
　、　Ｄ４を順方向に介して５ＣＦＬ回路（ソース結合
ＦＥＴ論理型回路）ＳＯの一対の入力ノードに接続され
ている。

この５ＣＦＬ回路３０は、接地端子１と電源端子２との
間に設けられており、従来例と同様に、一対のトランジ
スタＱｌ　、（ｈと、一対のドレイン負荷抵抗素子Ｒ１
＊　Ｊと、共通の負荷抵抗素子Ｒ６と、ｙ−トが前記第
２のバイアス電圧ノード６に接続されたバイアス電流源
用のトランジスタＱ３と、このトランジスタＱ３のソー
ス側に接続された抵抗素子Ｒ３とからなる。そして、上
記Ｓ　ＣＦＬ回路３０の一対の出力ノードは各対応して
ソースフォロア回路３１．３２に接続されている。この
ソースフォロア回路３１．３２は、それぞれ接地端子１
と電源端子２との間に設けられておシ、前記５ＣＦＬ回
路３０の一対の出力ノードに各対応してゲートが接続さ
れたトランジスタＱｓ　＝　Ｑγと、ダイオードＤＩ　
＋　Ｄ２と、前記第２のバイアス電圧ノード６にｆ−）
が接続されたトランジスタＱ４　、Ｑｓと、抵抗素子Ｒ
４、Ｒｓとからなシ、ダイオードＤ１＋　Ｄ２とトラン
ジスタＱａ　、Ｑｓとの各接続点が一対の出力ノード９
，８となっている。

上記入力回路においては、入力端子３，４に接続された
集積回路外部の入力信号伝送路（図示せず）のインピー
ダンス（たとえば５０Ω）に整合をとるように、入力用
抵抗素子Ｒｓ＋Ｒｔｏの抵抗値を例えば５０Ωに設定し
ておくものとする。いま、入力信号ＩＮ、ＩＮ　　とし
て例えばＥＣＬ　（エミッタ結合論理型回路）レベルが
与えられるものとし、そのハイレベルｖ！Ｂが−０，９
８Ｖ、ロウレベルｖＫＬが−１，６３Ｖであるとする。

入力トランジスタＱａ、Ｑｓの閾値電圧Ｖ□が−０，７
Ｖ、ゲート・ソース間順方向電圧Ｖ、が０．７Ｖである
と、次式が成シ立つ。

ＶＩＨ＜Ｖ、、＋Ｖ、＝ＶＢ、＋０．７Ｖ　　　　　　
−（１）ｖ、Ｌ（ｖＢ、　＋ｖ、＝ｖ、、　＋０．７Ｖ
　　　　　　　−（２）、’、ＶＢ１＞ＶＩＨ−０，７
Ｖ＝−０，９８−０，７＝−１，６８Ｖ−（３）ここで
、ｖ、１は第１のバイアス電圧ノード５のｉ４イアス電
圧である。また、 ”ＩＩ＞ｖＢ１＋ｖ？ｆｆ＝ＶＢｌ−ｏ−””　　　　
　　　＋＋＋　　（４）ｖ、Ｌ）ｖ、、　＋ｖ、、＝ｖ
、、−０．７Ｖ　　　　　　　−（５）、、Ｖ、１＜ｖ
ｘＬ＋ｏ、７＝−１，６３＋０．７＝−０，９３Ｖ−（
６）上式（３）　、　（６）から −１，６Ｂ　Ｖ（Ｖ、、　（−０，９３Ｖ　　　　　　
　・”　　（７）となるように設定しておけば、上記入
力回路は増幅動作が可能である。

次に、出力信号振ｆ＠を求める。入力用トランジスタＱ
８のドレイン電流Ｉ、は定数をＫ、ゲート電圧ｆ！：ｖ
ｏで表わすと、Ｉ、＝Ｋ（Ｖｏ−ｖｒａ）２”’　　（８）となり、ド
レイ／電圧Ｖ、はＶｄ＝−Ｒ，ｘＩｄ・（９）となる。Ｖ！ＩＩ＝−０，９Ｖ、　Ｖ、１＝−１，３Ｖ
　ノとき（７）　Ｉｄ。

■、はＩ、１＝Ｋ　（（ｖｔＨ−ｖｉ＋１　）　−ｖＴＨ）２
、、、Ｋ　（（−０，９＋１．３　）＋０．７　）　＝
１．２１Ｋ　　・・・　αＱＶｄ＝−Ｒ７Ｘ　１．２１
Ｋ　　　　　　　　　　　　　・・（１１）となる。同
様に、ＶＩＬ＝−１，７５Ｖのとき工ｄ”Ｋ（（ｖＩＬ
　−ｖｌｌ　）−Ｖ７Ｈ）２＝Ｋ　（（−１，７５＋１
．３　）＋０．７　）＃ｏ、ｏ６３Ｋ・・・　（６）Ｖ
ｄ＝−Ｒ７Ｘ０．０６３Ｋ　　　　　　　　　　・ｅｌ
ｌとなる。

上記のように、トランジスタＱ８のドレイン電圧Ｖ、は
抵抗素子Ｒ？とトランジスタＱｓのに値との積に依存す
る。そして、入力信号がハイレベルｖ１□のときにはド
レイン電圧ｖｄはほぼ接地電位に近くなるので１次段の
５ＣＦＬ回路３ｏとの接続にはレベルシフト用のダイオ
ードＤＢ　＋　Ｄ４が用いられている。

また、上記入力回路によれば、入力信号を入力用トラン
ジスタのソースに与えているので、入力信号がトランジ
スタのゲートに与えられる従来例に比べてサージ入力に
対する耐圧が向上している。

なお、入力信号伝送路とのインピーダンス整合をとる上
で、入力用抵抗素子Ｒ・１Ｒ１ｏを省略し、第２図に示
すように、入力用トランジスタＱ・、Ｑ［株］のソース
を開放状態にするように変形実施することも可能である
。

［発明の効果］上述したように本発明の半導体集積回路の入力回路によ
れば、入力信号伝送路のインピーダンスに整合するよう
に入カイ／ビーダンスを低く設定することが容易であシ
、入力感度および動作周波数を高くすることが可能にな
シ、サージ耐圧を第１図は本発明の半導体集積回路の入
力回路の一実施例を示す回路図、第２図は同じく他の実
施例を示す回路図、第３図は従来の半導体集積回路の入
力回路を示す回路図である。

１・・・接地端子、２・・・電源端子、３．４・・・入
力端子、５．６．７・・・バイアス電圧ノード、８，９
・・・出力ノード、１０・・・入力増幅回路、３０・・
・５ＣＦＬ回路、３１．３２・・・ソース７オロア回路
、Ｑ１〜Ｑ―・・・ＦＥＴ　、　　Ｄ、〜Ｄ４・・・ダ
イオード、Ｒ１〜ＲＩＯ・・・抵抗素子。

出願人代理人　　弁理士　鈴　江　武　彦第　１　図第　２ｒｌ！Ｊ第３図

Claims

【特許請求の範囲】

（１）ＧａＡｓ集積回路の入力回路として、所定のバイ
アス電圧ノードにゲートが接続され、信号入力端子にソ
ースが接続されたショットキーまたは接合型の入力用の
電界効果トランジスタと、この電界効果トランジスタの
ドレインと所定の電源ノードとの間に接続されたドレイ
ン負荷抵抗素子とを具備し、上記ドレインから出力信号
を取り出すようにしてなることを特徴とする半導体集積
回路の入力回路。
（２）前記電界効果トランジスタのソースと前記バイア
ス電圧ノードとは異なる別のバイアス電圧ノードとの間
に入力用抵抗素子が接続されてなることを特徴とする前
記特許請求の範囲第１項記載の半導体集積回路の入力回
路。
（３）前記入力用抵抗素子の値は５０Ω程度であること
を特徴とする前記特許請求の範囲第２項記載の半導体集
積回路の入力回路。
（４）前記電界効果トランジスタのドレイン出力信号を
ソース結合ＦＥＴ論理型回路に入力することを特徴とす
る前記特許請求の範囲第１項乃至第３項のいずれか１項
に記載の半導体集積回路の入力回路。