DE60222833T2

DE60222833T2 - Halbleiterschaltanordnung

Info

Publication number: DE60222833T2
Application number: DE60222833T
Authority: DE
Inventors: Tetsuro Oizumi-machi Ora-gun Asano; Toshikazu Oizumi-machi Ora-gun Hirai; Mikito Menuma-machi Osata-gun Sakakibara
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-06-08
Filing date: 2002-05-24
Publication date: 2008-07-17
Anticipated expiration: 2022-05-25
Also published as: US20020187755A1; KR20020093617A; TW557582B; JP2002368193A; US6903426B2; CN1233042C; EP1265283A2; KR100582622B1; EP1265283B1; CN1391347A; EP1265283A3; DE60222833D1

Description

Allgemeiner Stand der Technik
Erfindungsgebiet
Die Erfindung betrifft ein Halbleiterschaltbauelement zum Schalten bei hohen Frequenzen, insbesondere ein Verbundhalbleiterschaltbauelement, das bei Frequenzen von größer oder gleich 2,4 GHz arbeitet.
Beschreibung des verwandten Stands der Technik
Mobile Kommunikationseinrichtungen wie etwa Mobiltelefone verwenden oftmals Mikrowellen im GHz-Bereich und erfordern üblicherweise Schaltbauelemente für Hochfrequenzsignale, die in Schaltungen zum Wechseln von Antennen und Schaltungen zum Übertragen und Empfangen solcher Signale verwendet werden. Ein typisches Beispiel für ein derartiges Schaltbauelement findet man in der offengelegten japanischen Patentanmeldung Nr. Hei 9-181642 . Ein derartiges Bauelement verwendet oftmals einen auf einem Galliumarsenid-(GaAs)-Substrat ausgebildeten Feldeffekttransistor (im folgenden als FET bezeichnet), da sich dieses Material für den Einsatz bei hohen Frequenzen eignet und Entwicklungen beim Ausbilden einer monolithischen integrierten Mikrowellenschaltung (MMIC) durch Integrieren der oben erwähnten Schaltungen erfolgten.
1A ist eine Querschnittsansicht eines herkömmlichen GaAs-FET. Das GaAs-Substrat 1 ist anfänglich ohne Dotierung und besitzt unter seiner Oberfläche ein durch Dotieren mit Dotierstoffen vom n-Typ ausgebildetes Kanalgebiet (oder eine Kanalschicht) 2 vom n-Typ. Eine Gateelektrode 3 ist auf der Oberfläche des Kanalgebiets 2 plaziert, wodurch ein Schottky-Kontakt entsteht, und eine Sourceelektrode 4 und eine Drainelektrode 5 sind auf beiden Seiten der Gateelektrode 3 plaziert, wodurch ohmsche Kontakte zur Oberfläche des Kanalgebiets 2 ge bildet werden. Bei dieser Transistorkonfiguration erzeugt eine an die Gateelektrode 3 angelegte Spannung eine Verarmungsschicht innerhalb des Kanalgebiets 2 unter der Gateelektrode 3 und steuert somit den Kanalstrom zwischen der Sourceelektrode 4 und der Drainelektrode 5.
1B zeigt die Basisschaltungskonfiguration eines als einpoliger Umschalter bezeichneten Verbindungshalbleiterschaltbauelements unter Verwendung von GaAs-FETs. Die Sourceelektrode (oder die Drainelektrode) jedes FETs (FET1 und FET2) ist mit einem gemeinsamen Eingangsanschluß IN verbunden. Die Drainelektrode (oder Sourceelektrode) jedes FET (FET1 und FET2) ist mit jeweiligen Ausgangsanschlüssen (OUT1 und OUT2) verbunden. Die Gates von FET1 und FET2 sind mit den Steueranschlüssen Ctl-1, Ctl-2 durch Widerstände R1 bzw. R2 verbunden. Ein Paar komplementäre Signale wird an die beiden Steueranschlüsse Ctl-1, Ctl-2 angelegt. Wenn ein Signal mit hohem Pegel an den Steueranschluß eines der FETs angelegt wird, wechselt der FET in einen eingeschalteten Zustand, und ein den gemeinsamen Eingangsanschluß IN zugeführtes Signal geht durch den FET und erreicht einen der Ausgangsanschlüsse OUT1, OUT2. Die Rolle der Widerstände R1 und R2 besteht darin, das Entweichen der Hochfrequenzsignale durch die Gateelektroden zu den Gleichspannungen zu verhindern, die an die Steueranschlüsse Ctl-1, Ctl-2 angelegt werden, die bei Hochfrequenz im wesentlichen geerdet sind.
Das in 1B gezeigte Schaltbauelement muß Nebenschlußwiderstände aufweisen, die entweichende Signale an Masse ableiten, um einen hohen Grad an Isolation zu erreichen. Alternativ kann die Gatebreite auf etwa 600 μm reduziert werden, ohne Nebenschlußwiderstände zu verwenden, so daß die Gesamtgröße des Schaltbauelements mit ordnungsgemäßer Isolation reduziert ist, wie in der eigenen, gleichzeitig anhängigen US-Patentanmeldung mit der laufenden Nummer 09/855,030 mit dem Titel "COMPOUND SEMICONDUCTOR DEVICE FOR SWITCHING" und der parallelen europäischen Patentanmeldung 01 111 768.6 mit dem Titel "COMPOUND SEMICONDUCTOR SWITCHING DEVICE FOR HIGH FREQUENCY SWITCHING" beschrieben.
Die Gatebreite kann weiter auf etwa 400 μm reduziert werden, und das Schaltbauelement wird immer noch in der Lage sein, bis zu 20 dBm linearer Eingangsleistung (im folgenden Leistung) durchzulassen, was für Anwendungen wie etwa BLUETOOTH und Wireless LAN erforderlich ist, wie in einer weiteren eigenen, gleichzeitig anhängigen US-Patentanmeldung mit der laufenden Nummer 10/105,802 mit dem Titel "SEMICONDUCTOR SWITCHING DEVICE" und der parallelen europäischen Patentanmeldung Nr. 02 007 048.8 mit dem Titel "SEMICONDUCTOR SWITCHING DEVICE" beschrieben. Erreicht wird dies durch Verwenden von zwei FETs (FET1 und FET2) mit verschiedenen Bauelementcharakteristiken einschließlich Sättigungsstrom und Abschnürspannung.
Aus dem europäischen Patent Nr. EP-A-625831 mit dem Titel "RADIO RECEIVER-TRANSMITTER APPARATUS" ist eine Schaltung mit einpoligem Umschalter mit unterschiedlich großen FETs bekannt.
Die maximale Leistung von 20 dBm reicht jedoch möglicherweise für andere Anwendungen nicht aus, einschließlich Kommunikationen im ISM-Band, die beim Wireless-LAN mit einer hohen Übertragungsrate verwendet werden.
Kurze Darstellung der Erfindung
Eine Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung eines Halbleiterbauelements, das ein besseres Leistungs-Größen-Verhältnis aufweist.
Die Erfindung liegt in den Merkmalen des unabhängigen Anspruchs und bevorzugt in jeden der abhängigen Ansprüche.
Die Erfindung stellt ein Halbleiterschaltbauelement bereit, das einen ersten Feldeffekttransistor und einen zweiten Feldeffekttransistor enthält. Jeder der Transisitoren enthält eine Sourceelektrode, eine Gateelektrode und eine Drainelektrode, die auf der Kanalschicht des jeweiligen Transistors ausgebildet sind. Ein gemeinsamer Eingangsanschluß ist an die Sourceelektrode oder die Drainelektrode des ersten Transistors angeschlossen und ist auch an die Sourceelektrode oder die Drainelektrode des zweiten Transistors angeschlossen. Ein erster Ausgangsanschluß ist an die Sourceelektrode oder die Drainelektrode des ersten Transistors angeschlossen, der nicht mit dem gemeinsamen Eingangsanschluß verbunden ist. Ein zweiter Ausgangsanschluß ist an die Sourceelektrode oder die Drainelektrode des zweiten Transistors angeschlossen, der nicht mit dem gemeinsamen Eingangsanschluß verbunden ist. Das Schaltbauelement enthält auch einen ersten Steueranschluß und einen zweiten Steueranschluß. Ein erster Widerstand verbindet den ersten Steueranschluß und die Gateelektrode des ersten Transistors. Der zweite Widerstand verbindet den zweiten Steueranschluß und die Gateelektrode des zweiten Transistors. Bei dieser Konfiguration empfangen die Gateelektroden des ersten Transistors und des zweiten Transistors Steuersignale, so daß einer der Transistoren als ein Schaltelement öffnet und der andere der Transistoren als ein anderes Schaltelement schließt. Der erste Widerstand belegt einen kleineren Flächeninhalt als der zweite Widerstand, so daß der erste Transistor einen größeren Flächeninhalt als der zweite Transistor belegt. Zudem arbeitet der erste Transistor als ein Signalübertragungstransistor, und der zweite Transistor arbeitet als ein Signalempfangstransistor.
Kurze Beschreibung der Zeichnungen
1A ist eine Querschnittsansicht eines herkömmlichen Schaltbauelements, und 1B ist ein Schaltungsdiagramm eines herkömmlichen einpoligen Umschalters.
2 ist ein Schaltungsdiagramm eines Halbleiterschaltungsschaltbauelements einer Ausführungsform der vorliegenden Erfindung.
3 ist eine Draufsicht auf ein Schaltbauelement der Ausführungsform von 2, als ein Chip integriert.
4 ist eine Querschnittsansicht des Schaltbauelements der Ausführungsform, entlang der Linie A-A von 3 geschnitten.
Ausführliche Beschreibung der Erfindung
Eine Ausführungsform der vorliegenden Erfindung wird im folgenden unter Bezugnahme auf die 2–4 beschrieben.
2 ist ein Schaltungsdiagramm eines Halbleiterschaltungsschaltbauelements einer Ausführungsform der vorliegenden Erfindung. Das Bauelement weist einen ersten und zweiten FET (FET1, FET2) auf, die jeweils eine Sourceelektrode, eine Gateelektrode und eine Drainelektrode auf ihrer Kanalschicht besitzen. Das Bauelement weist auch einen gemeinsamen Eingangsanschluß IN auf, an die Sourceelektrode (oder die Drainelektrode) der FETs (FET1, FET2) angeschlossen, einen ersten Ausgangsanschluß, an die Drainelektrode (oder die Sourceelektrode) des ersten FET (FET1) angeschlossen, und einen zweiten Ausgangsschluß, an die Drainelektrode (oder die Sourceelektrode) des zweiten FET (FET2) angeschlossen. Die Gateelektrode von FET1 ist mit einem Steueranschluß Ctl-1 über Widerstand R1 verbunden, und die Gateelektrode von FET2 ist mit einem Steueranschluß Ctl-2 über Widerstand R2 verbunden. Ein Paar komplementärer Signale ist an die Steueranschlüsse Ctl-1, Ctl-2 angelegt, so daß einer von FET1 und FET2, der ein Signal mit einem H-Pegel empfängt, durchschaltet und den gemeinsamen Eingangsanschluß und den Ausgangsanschluß, mit dem FET verbunden, verbindet, und der andere von FET1 und FET2, der ein Signal mit einem L-Pegel empfängt, bleibt ausgeschaltet. Mit anderen Worten öffnet der das Signal mit H-Pegel empfangende FET als ein Schaltelement, und der das Signal mit L-Pegel empfangende FET schließt als weiteres Schaltelement. Die Widerstände R1, R2 verhindern ein Entweichen von Hochfrequenzsignalen von den Gateelektroden zu den Steueranschlüssen Ctl-1, Ctl-2.
Eine der Charakteristiken des Schaltbauelements von 2 ist, daß die Gatebreite Wg, die die Summe aus der Breite jedes Gate in der FET-Struktur ist, wie später unter Bezugnahme auf 3 beschrieben, zwischen FET1 und FET2 verschieden ist. Der übertragende FET (FET1), der sich in einem durchgeschalteten Zustand befindet, wenn das Schaltbauelement Signale überträgt, besitzt eine Gatebreite von Wg1 von etwa 500 μm. Andererseits besitzt der empfangende FET (FET2), der sich in einem gesperrten Zustand befindet, wenn das Schaltbauelement Signale überträgt, eine Gatebreite Wg2 von kleiner oder gleich 400 μm. Dies führt zu unterschiedlichen Sättigungsströmen (der Sättigungsstrom wird im folgenden als Idss bezeichnet) zwischen FET1 und FET2. Insbesondere kann FET1 mit Wg1 einen Durchtritt von mehr Leistung als durch FET2 mit Wg2 gestatten, weil FET1 einen stärkeren Idss als FET2 aufweist. Idss ist der elektrische Strom zwischen einer Drainelektrode und einer Sourceelektrode eines FET, wenn der Strom zwischen der Drainelektrode und der Sourceelektrode bei Anwendung einer ausreichend hohen Spannung zwischen der Drainelektrode und der Sourceelektrode gesättigt wird, während die Sourceelektrode und die Gateelektrode auf gleicher Spannung gehalten werden.
Der Idss des FET, der beim Senden von Signalen durchschaltet, bestimmt die größte Leistung (P_out1) in dBm wie folgt: Pout1 = 10log10{[(2R × Idss/1,3)2 × 1/(8R)] × 1000} (1)wobei R ein Lastwiderstand ist, der bei dieser Ausführungsform 50 Ω beträgt.
Für einen FET auf der durchgeschalteten Seite nimmt die für ein Schaltbauelement zulässige maximale Leistung ab, wenn die Gatebreite Wg abnimmt, weil der Idss wie durch Gleichung 1 vorhergesagt entsprechend abnimmt. Der Ausdruck "durchgeschaltete Seite" bezieht sich auf ein FET, der während einer bestimmten Art von Operation einschaltet. In diesem besonderen Fall ist der FET auf der durchgeschalteten Seite der FET, der beim Senden von Signalen einschaltet. Analog befindet sich ein FET, der während einer bestimmten Operation ausschaltet, auf der blockierten Seite. Diese Reduktion von Idss auf Grund der Reduktion der Gatebreite Wg kann jedoch kompensiert werden, indem die Reduktion von Idss durch Modifizieren anderer Designmerkmale des FET verhindert wird. Bewerkstelligt werden kann dies durch Vergrößern der Tiefe des Kanalgebiets oder durch Erhöhen der Störstellenkonzentration der Kanalschicht. Wenn jedoch diese Maßnahmen nicht ausreichen, um einen adäquaten Idss für eine bestimmte Anwendung zu erhalten, kann die Gatebreite Wg heraufgesetzt werden.
Auf der blockierten Seite muß der zum Empfangen von Signalen verwendete FET, der während der Signalübertragung von dem anderen FET ausgeschaltet worden ist, die Spannung aushalten, die zum Erzeugen der zulässigen maximalen Leistung des zum Senden von Signalen verwendeten FET erforderlich ist, während das Bauelement Signale sendet. Bewerkstelligt werden kann dies durch Absenken der Abschnürspannung des FET auf der blockierten Seite. Die Abschnürspannung des FET kann abgesenkt werden, indem die Tiefe der Kanalschicht oder die Störstellenkonzentration der Kanalschicht reduziert wird. Bewerkstelligt wird dies durch Justieren von Bedingungen der Ionenimplantierung in die Kanalschicht. Im allgemeinen besitzt ein FET mit einem höheren Idss eine höhere Abschnürspannung und ein FET mit einem niedrigeren Idss eine niedrigere Abschnürspannung. Dementsprechend dient der FET mit einem höheren Idss im wesentlichen als ein Signalübertragungsweg und der FET mit einem niedrigeren Idss im wesentlichen als ein Signalempfangsweg. Somit ist diese Schaltung asymmetrisch. Solange jeder FET seiner zugewiesenen Rolle entspricht, entweder Senden eines Signals oder Empfangen eines Signals, arbeitet dieses asymmetrische Schaltbauelement effizient.
Bei dieser Ausführungsform wird Idss des sendenden FET (FET1) erhöht, indem die Gatebreite Wg relativ größer gemacht wird (etwa 500 μm, aber nicht 400 μm) und indem Idss einer Längeneinheit der Gatebreite Wg heraufgesetzt wird (d. h. Steuern der Ionenimplantierung in die Kanalschicht).
3 ist ein Beispiel eines als Verbundhalbleiterchip integrierten Halbleiterschaltbauelements auf der Basis des Schaltungsdesigns von 2. Die beiden schaltenden FETs (FET1 links und FET2 rechts) belegen den zentralen Abschnitt eines GaAs-Substrats. Die Widerstände R1, R2 sind mit den Gateelektroden der beiden jeweiligen FETs verbunden. Die Anschlüsse IN, OUT1, OUT2, Ctl-1, Ctl-2 belegen eine signifikante Fläche der Substratoberfläche als Verbindungspads. Die gestrichelten Linien geben eine zweite Verdrahtungsschicht an, die in dem gleichen Verarbeitungsschritt wie die Gateelektroden des FET ausgebildet wird und aus einer Gatematerialschicht (Ti/Pt/Au) 20 besteht. Eine durch die durchgezogene Linien angegebene dritte Verdrahtungsschicht ist für das Verbinden der Bauelemente und zum Ausbilden der Verbindungspads gedacht und besteht aus einer Padmetallschicht (Ti/Pt/Au) 30. Eine erste Schicht enthält eine ohmsche Metallschicht (AuGe/Ni/Au) 10, die einen ohmschen Kontakt mit dem Substrat herstellt, der die Sourceelektrode, die Drainelektrode und Elektroden für die Widerstände bildet. In 3 ist die erste Schicht nicht gezeigt, da sie mit der Padmetallschicht überlappt.
Beim FET2 von 3 zeigt der durch die ungleichmäßig unterbrochene Linie bezeichnete Rechteckbereich 12 die auf einem GaAs-Substrat 11 ausgebildete Kanalschicht. Die Sourceelektrode 13 (oder die Drainelektrode) ist aus der Padmetallschicht (Ti/Pt/Au) 30 als die dritte Schicht ausgebildet, die sich von der Bodenseite der Zeichnung aus erstreckt, eine kammartige Struktur mit zwei Zähnen aufweist und mit dem Ausgangsanschluß OUT2 verbunden ist. Die Sourceelektrode (oder die Drainelektrode), die aus der ohmschen Metallschicht (AuGe/Ni/Au) 10 als die erste nicht gezeigte Schicht ausgebildet ist, ist unter der Sourceelektrode 13 ausgebildet. Die Drainelektrode 15 (oder die Sourceelektrode) ist aus der Padmetallschicht (Ti/Pt/Au) 30 als die dritte Schicht ausgebildet, die sich von der Oberseite der Zeichnung aus erstreckt, eine kammartige Struktur mit zwei Zähnen aufweist und mit dem gemeinsamen Eingangsanschluß IN verbunden ist. Die Drainelektrode (oder die Sourceelektrode), die aus der ohmschen Metallschicht (AuGe/Ni/Au) 10 als die nicht gezeigte erste Schicht ausgebildet ist, ist unter der Drainelektrode 15 ausgebildet. Die Sourceelektrode 13 und die Drainelektrode 15 sind in einer verschachtelten Beziehung zueinander nebeneinander angeordnet, und drei Gateelektroden 17, die aus der Gatemetallschicht 20 als die zweite Metallschicht ausgebildet sind, sind zwischen den Zähnen der Kämme an dem Kanalgebiet 12 ausgebildet, wodurch eine weitere kammartige Struktur entsteht. Bei dieser Konfiguration ist die Gatebreite Wg von FET2 definiert als die Summe aus den Längen der Gateelektrode 17 innerhalb der Kanalschicht 12 von FET 2. Bei dem Aufbau von 3 stellt die Gesamtlänge der drei Zähne der kammartigen Gateelektrodenstruktur 17 die Gatebreite Wg von FET2 dar.
FET1 besitzt die gleiche Konfiguration wie FET2, außer daß FET1 eine größere Gatebreite Wg als FET2 aufweist. Jede der Sourceelektrode 13 und der Drainelektrode 15 weist anstatt zwei Zähne drei Zähne auf. Fünf Gateelektroden 17 sind zwischen der Sourceelektrode 13 und der Drainelektrode 15 plaziert. Bei dieser Konfiguration beträgt die Gatebreite Wg von FET1, die Summe aus den Längen der Gateelektrode 17 innerhalb der Kanalschicht 12 von FET1, 500 μm. Sowohl FET1 als auch FET2 besitzen eine Gatelänge Lg von 0,5 μm. Den mittleren Zahn der Drainelektrode 15 teilen sich FET1 und FET2, um auf dem Substrat Platz zu sparen.
Die erweiterten Abschnitte der Sourceelektrode 13, der Drainelektrode 15 und der Gateelektrode 17 des FET1 sind alle in dem durch das enge Konfigurieren des Widerstands R1 erzeugten zusätzlichen Raum plaziert.
Die Widerstände R1, R2 bestehen aus dem n⁺-Störstellengebiet 40 und werden zur gleichen Zeit wie die Source- und Draingebiete ausgebildet. Das n⁺-Störstellengebiet 40 wird auch unter den Verbindungspads ausgebildet; d. h. dem gemeinsamen Eingangsanschluß IN, den Steueranschlüssen Ctl-1, Ctl-2 und den Ausgangsanschlüssen OUT1, OUT2. Wie durch die ungleichmäßig unterbrochene Linie in 3 angezeigt, ist das n⁺-Störstellengebiet 40 nur an den peripheren Abschnitten der Verbindungspads ausgebildet. Alternativ kann das n⁺-Störstellengebiet so ausgebildet sein, daß es die ganze untere Oberfläche jedes der Verbindungspads von FET1 und FET2 bedeckt. Das ganze n⁺-Störstellengebiet 40 wird zur gleichen Zeit wie die Source- und Draingebiete ausgebildet.
3 zeigt auch eine Verdrahtungsschicht des Schaltbauelements von dieser Ausführungsform. Die Verdrahtungsschicht, die durch Bezugszahl 42 in 4 bezeichnet ist, ist der Abschnitt der Gatemetallschicht 20, der nicht die Gateelektrode der FETs oder die untere Schicht der Verbindungspads ist, was später unter Bezugnahme auf 4 beschrieben werden wird. Die Verdrahtungsschicht dient als eine Verbindung zwischen den Zähnen der Kämme (Gateelektroden 17) und eine Verbindung zwischen den verbundenen Gateelektroden 17 und den Widerständen. Das n⁺-Störstellengebiet 40 ist ebenfalls unter der Verdrahtungsschicht an ihren peripheren Abschnitten ausgebildet. In dieser Ausführungsform von 3 wird ein Abschnitt der unteren Oberfläche der Verdrahtungsschicht von dem n⁺-Störstellengebiet 40 in der rechten oberen Ecke des FET2 bedeckt, wie durch die ungleichmäßig unterbrochene Linie angegeben; d. h. der mit dem Pad für den Widerstand R2 verbundene Abschnitt. Das n⁺-Störstellengebiet 40 ist auch unter der Verdrahtungsschicht in der linken oberen Ecke des FET1 ausgebildet. Alternativ kann das n⁺-Störstellengebiet 40 so ausgebildet sein, daß es die ganze untere Oberfläche der Verdrahtungsschicht bedeckt.
Wie später beschrieben wird, gestattet die Anwesenheit dieses n⁺-Störstellengebiets 40, daß der Abstand unter den Verbindungspads, Verdrahtungsschichten und Widerständen auf 4 μm reduziert wird, was der Mindestabstand ist, um eine Isolation von 20 dB sicherzustellen. Wenn der Widerstand R1 eng konfiguriert ist, um einen zusätzlichen Raum für den erweiterten Abschnitt des FET1 zu erzeugen, wird auch der Abstand unter den Abschnitten des Widerstands R1 auf 4 μm reduziert.
Abschnitte der Gateelektrode 17, der Sourceelektrode 13 und der Drainelektrode 15 von FET 1, die einen zusätzlichen 100-μm-Abschnitt von FET1 liefern, sind in diesem durch die engere Konfiguration des Widerstands R1 erzeugten zusätzlichen Raum plaziert. Auch der ganze Widerstand R1 ist zwischen den zwei Anschlüssen Ctl-1, OUT-1 plaziert. Auf der Basis dieser Konfiguration kann der FET1 mit einer Gatebreite von 500 μm im wesentlichen die ganze Fläche wie FET2 mit einer Gatebreite von 400 μm belegen. Dementsprechend kann das Schaltbauelement von 3 nur den gleichen Flächeninhalt wie das Schaltbauelement belegen, bei dem zwei FETs eine Gatebreite von etwa 400 μm aufweisen, auch wenn einer der FET des Bauelements eine Gatebreite von etwa 500 μm aufweist. Mit anderen Worten beträgt die Chipgröße dieser Ausführungsform etwa 0,31 × 0,31 mm².
Versuche haben gezeigt, daß der Abstand von 4 μm zwischen den Verbindungspads, den Verdrahtungsschichten und den Widerständen ausreicht, um eine Isolation von 20 dB zu ergeben. Eine elektromagnetische Simulation wies auch darauf hin, daß eine Isolation von bis zu 40 dB bei 2,4 GHz erzielt werden könnte, wenn ein Abstand von 4 μm bereitgestellt wird. Die Rolle des n⁺-Störstellengebiets 40 ist nicht klar. Es ist jedoch wahrscheinlich, daß das n⁺-Störstellengebiet 40 verhindern kann, daß sich eine Verarmungsschicht in einem GaAs-Substrat bis zu einer benachbarten Elektrode erstreckt, und somit das Entweichen eines Hochfrequenzsignals zu einer derartigen Elektrode eliminieren. Diese Beobachtung basiert auf einem Versuchsergebnis, daß ein halbisolierendes GaAs-Substrat im Gegensatz zur allgemeinen Annahme in der Technik eine begrenzte Durchschlagfestigkeit besitzt.
4 zeigt eine entlang der Linie A-A geschnittene Querschnittsansicht des Schaltbauelements von 3. Der gemeinsame Eingangsanschluß IN enthält eine untere Elektrode, die aus der Gatemetallschicht 20 hergestellt ist, und eine obere Elektrode, die aus der Padmetallschicht 30 hergestellt ist. Nur die Padmetallschicht 30 erstreckt sich bis zu der Drainelektrode 15 von FET2 und ist damit verbunden. Das n⁺-Störstellengebiet 40 ist unter der Gatemetallschicht des gemeinsamen Eingangsan schlusses IN ausgebildet. Wie weiter oben unter Bezugnahme auf 3 beschrieben, ist das n⁺-Störstellengebiet 40 bei dieser Ausführungsform nur an dem peripheren Abschnitt des gemeinsamen Eingangsanschlusses IN ausgebildet. Die aus der Gatemetallschicht hergestellte Verdrahtungsschicht 42 ist ebenfalls auf dem Substrat 11 ausgebildet. Dies ist der Abschnitt der Gatemetallschicht 20, der die drei Zähne des Gateelektrodenkamms von FET2 verbindet. Wie weiter oben unter Bezugnahme auf 3 beschrieben, ist unter der Verdrahtungsschicht in diesem Abschnitt des Schaltbauelements kein n⁺-Störstellengebiet 40 ausgebildet. Die anderen Teile der schattierten beschichteten Struktur von 4 sind alle aus isolierendem Material hergestellt, um einen leitenden Abschnitt von einem anderen zu isolieren.
Das n⁺-Störstellengebiet 40 kann die ganze untere Oberfläche des Verbindungspads oder der Verdrahtungsschicht bedecken. Die einzige Anforderung für diese Konfiguration lautet, daß das an die Verdrahtungsschicht 42 angelegte Hochfrequenzsignal daran gehindert wird, den Verbindungspad zu erreichen. Im wesentlichen die gleiche Konfiguration gilt für andere Verbindungspads: d. h. Ctl-1, Ctl-2, OUT1, OUT2.
Die Rolle der Widerstände R1 und R2 besteht darin, das Entweichen der Hochfrequenzsignale durch die Gateelektroden zu den Gleichspannungen zu verhindern, die an die Steueranschlüsse Ctl-1, Ctl-2 angelegt werden, die bei Hochfrequenz im wesentlichen geerdet sind. Wenn die Steueranschlüsse Ctl-1, Ctl-2 nahe an die Verdrahtungsschicht 42 gebracht werden, erreichen Hochfrequenzsignale der Verdrahtungsschicht 42 die Steueranschlüsse Ctl-1, Ctl-2 über die sich von der Verdrahtungsschicht 42 aus erstreckende Verarmungsschicht. Dementsprechend entweichen Signale zu den Steueranschlüssen Ctl-1, Ctl-2. Das n⁺-Störstellengebiet 40 unter der Verdrahtungsschicht 42 verändert jedoch die Ausdehnung der Verar mungsschicht und verhindert somit das Austreten eines Hochfrequenzsignals.
Bei dem Schaltbauelement von 3 wird das n⁺-Störstellengebiet 40 auf dem Substrat 11 unter allen Verbindungspads ausgebildet. Deshalb ist im Gegensatz zu dem Substrat 11 ohne dotierte Störstellen (obwohl es halb-isolierend ist, beträgt die Widerstandsrate des Substrat 1 × 10⁷ Ω cm) die Störstellenkonzentration des n⁺-Störstellengebiets 40 hoch (die Art von Ion ist ²⁹Si⁺, und die Konzentration ist 1–5 × 10¹⁸ cm^–3) und die Verarmungsschicht um die Verbindungspads herum dehnt sich nicht aus. Somit kann der Abstand unter den Pads und den benachbarten Verdrahtungsschichten auf 4 μm reduziert werden, was immer noch eine Isolation von 20 dB sicherstellt.
Zudem besitzt der gemeinsame Eingangsanschluß IN das Störstellengebiet 40 entlang aller seiner Seiten mit Ausnahme der Oberseite. Die Ausgangsanschlüsse OUT1, OUT2 weisen das Störstellengebiet 40 entlang aller ihrer vier Seiten auf mit Ausnahme des Abschnitts, der sich in der Ecke des Chips befindet. Die Steueranschlüsse Ctl-1, Ctl-2 weisen das Störstellengebiet 40 entlang ihrer vier Seiten des unregelmäßigen Fünfecks auf mit Ausnahme des Abschnitts, der in der Ecke des Chips liegt, und des Abschnitts, der für die Verbindung mit den Widerständen R1, R2 verwendet wird. Jeder periphere Abschnitt der Verbindungspads, der nicht mit dem Störstellengebiet 40 versehen ist, liegt nahe dem Rand des Chips und ist frei von geringer Isolation, die durch das Entweichen eines Hochfrequenzsignals aufgrund der Verbreiterung der Verarmungsschicht verursacht wird, da von den benachbarten Verbindungspads und der Schaltungsverdrahtung ausreichend Abstand besteht.
Die Verwendung des n⁺-Störstellengebiets 40 ermöglich es, die Elemente des Schaltbauelements näher aneinander zu bringen. Dementsprechend wird gewisser zusätzlicher Raum verfügbar gemacht, damit einige der Elemente eine größere Fläche belegen können. Somit kann das Schaltbauelement von 3 nur den gleichen Flächeninhalt wie das Schaltbauelement belegen, bei dem zwei FETs eine Gatebreite von etwa 400 μm aufweisen, obwohl einer der FET des Bauelements eine Gatebreite von etwa 500 μm aufweist. Mit anderen Worten beträgt die Chipgröße dieser Ausführungsform etwa 0,31 × 0,31 mm².
Das Schaltbauelement dieser Ausführungsform besitzt mehrere Vorteile. Zuerst kann das Bauelement in einem SMCP6-Baustein untergebracht werden (1,6 × 1,6 × 0,75 mm³). Erreicht wird dies durch Entfernen der Nebenschlußwiderstände von dem Schaltbauelement und Reduzieren der Gatebreite der beiden FETs auf 400 μm bzw. 500 μm. Der die Gateelektrode und den Steueranschluß des signalübertragenden FET verbindende Widerstand ist eng konfiguriert, um einen erweiterten Raum für den FET bereitzustellen. Zweitens kann trotz der reduzierten Größe das Schaltbauelement wegen des asymmetrischen Bauelementdesigns gestatten, daß eine maximale Leistung von 22,5 dBm durchgelassen wird. Drittens kann das Schaltbauelement als ein HF-Schalter auf dem Gebiet der Spread Spectrum Communication bei Verwendung des 2,4-GHz-ISM-Bandes verwendet werden (Industrial Scientific and Medical Frequency Band).

Claims

Halbleiterschaltbauelement, umfassend: – einen ersten Feldeffekttransistor (FET1) und einen zweiten Feldeffekttransistor (FET2), die jeweils eine Sourceelektrode (13), eine Gateelektrode (17) und eine Drainelektrode (15) umfassen, die auf einer Kanalschicht des jeweiligen Transistors ausgebildet sind; – einen gemeinsamen Eingangsanschluß (IN), an die Sourceelektrode (13) oder die Drainelektrode (15) des ersten Transistors (FET1) angeschlossen und an die Sourceelektrode (13) oder die Drainelektrode (15) des zweiten Transistors (FET2) angeschlossen; – einen ersten Ausgangsanschluß (OUT-1), an die Sourceelektrode (13) oder die Drainelektrode (15) des ersten Transistors (FET1) angeschlossen, der nicht mit dem gemeinsamen Eingangsanschluß (IN) verbunden ist; – einen zweiten Ausgangsanschluß (OUT-2), an die Sourceelektrode (13) oder die Drainelektrode (15) des zweiten Transistors (FET2) angeschlossen, der nicht mit dem gemeinsamen Eingangsanschluß (IN) verbunden ist; – einen ersten Steueranschluß (Ctl-1) und einen zweiten Steueranschluß (Ctl-2); – einen ersten Widerstand (R1), der den ersten Steueranschluß (Ctl-1) und die Gateelektrode (17) des ersten Transistors (FET1) verbindet; und – einen zweiten Widerstand (R2), der den zweiten Steueranschluß (Ctl-2) und die Gateelektrode (17) des zweiten Transistors (FET2) verbindet, wobei die Gateelektroden (17) des ersten Transistors (FET1) und des zweiten Transistors (FET2) Steuersignale derart empfangen, daß einer der Transistoren als ein Schaltelement öffnet und der andere der Transistoren als ein anderes Schaltelement schließt, dadurch gekennzeichnet, daß der erste Widerstand (R1) einen kleineren Flächeninhalt belegt als der zweite Widerstand (R2), so daß der erste Transistor (FET1) einen größeren Flächeninhalt als der zweite Transistor (FET2) belegt.
Halbleiterschaltbauelement nach Anspruch 1, wobei der erste Widerstand (R1) nur einen Teil des Bereichs zwischen dem ersten Steueranschluß (Ctl-1) und dem ersten Ausgangsanschluß (OUT-1) belegt, so daß Abschnitte der Sourceelektrode (13), der Gateelektrode (17) und der Drainelektrode (15) des ersten Transistors (FET1) zwischen dem ersten Steueranschluß (Ctl-1) und dem ersten Ausgangsanschluß (OUT-1) angeordnet sind, und der zweite Widerstand (R2) einen größeren Bereich als der erste Widerstand belegt.
Halbleiterschaltbauelement nach Anspruch 1 oder 2, wobei der erste Transistor (FET1) als ein Signalübertragungstransistor arbeitet und der zweite Transistor (FET2) als ein Signalempfangstransistor arbeitet.
Halbleiterschaltbauelement nach einem der Ansprüche 1 bis 3, wobei ein Abstand zwischen Abschnitten des ersten Widerstands (R1) kleiner ist als ein Abstand zwischen Abschnitten des zweiten Widerstands (R2).
Halbleiterschaltbauelement nach einem der Ansprüche 1 bis 4, wobei eine Gatebreite (Wg) des ersten Transistors (FET1) größer ist als eine Gatebreite (Wg) des zweiten Transistors (FET2).
Halbleiterschaltbauelement nach einem der Ansprüche 1 bis 5, wobei der erste und zweite Widerstand (R1, R2) aus einem Störstellengebiet (40) mit Störstellen eines ersten Typs bestehen.
Halbleiterschaltbauelement nach Anspruch 4, wobei der Abstand zwischen Abschnitten des ersten Transistors (FET1) derart ist, daß eine vorbestimmte Isolation sichergestellt ist.
Halbleiterschaltbauelement nach einem der Ansprüche 1 bis 7, weiterhin umfassend ein erstes Störstellengebiet mit Störstellen eines ersten Typs, wobei das Störstellengebiet (40) unter dem gemeinsamen Eingangsanschluß (IN), dem ersten Steueranschluß (Ctl-1), dem zweiten Steueranschluß (Ctl-2), dem ersten Ausgangsanschluß (OUT-1), dem zweiten Ausgangsanschluß (OUT-2) oder einer Verdrahtungsschicht (42) des ersten Transistors (FET1) oder des zweiten Transistors (FET2) angeordnet ist, und ein zweites Störstellengebiet mit Störstellen des ersten Typs, den ersten und zweiten Widerstand (R1, R2) ausbildend.
Halbleiterschaltbauelement nach Anspruch 8, wobei das erste Störstellengebiet eine ganze untere Oberfläche des gemeinsamen Eingangsanschlusses (IN), des ersten Steueranschlusses (Ctl-1), des zweiten Steueranschlusses (Ctl-2), des ersten Ausgangsanschlusses (OUT-1), des zweiten Ausgangsanschlusses (OUT-2) oder der Verdrahtungsschicht (42) des ersten Transistors (FET1) oder des zweiten Transistors (FET2) bedeckt.
Halbleiterschaltbauelement nach Anspruch 8, wobei das erste Störstellengebiet einen peripheren Abschnitt einer unteren Oberfläche des gemeinsamen Eingangsanschlusses (IN), des ersten Steueranschlusses (Ctl-1), des zweiten Steueranschlusses (Ctl-2), des ersten Ausgangsanschlusses (OUT-1), des zweiten Ausgangsanschlusses (OUT-2) oder der Verdrahtungsschicht (42) des ersten Transistors (FET1) oder des zweiten Transistors (FET2) bedeckt.
Halbleiterschaltbauelement nach Anspruch 8, wobei ein Abstand unter dem ersten Störstellengebiet, unter dem zweiten Störstellengebiet oder zwischen dem ersten Störstellengebiet und dem zweiten Störstellengebiet bestimmt ist, um eine vorbestimmte Isolation bereitzustellen.
Halbleiterschaltbauelement nach Anspruch 6, wobei das Störstellengebiet (40) ein gleiches Störstellengebiet wie ein Sourcegebiet oder ein Draingebiet des ersten und zweiten Transistors (FET1, FET2) ist.
Halbleiterschaltbauelement nach Anspruch 8, wobei das erste und zweite Störstellengebiet ein gleiches Störstellengebiet wie ein Sourcegebiet oder ein Draingebiet des ersten und zweiten Transistors sind.
Halbleiterschaltbauelement nach einem der Ansprüche 1 bis 13, wobei der erste Transistor (FET1) eine Gatebreite (Wg) aufweist, die etwa 15 bis 30%, insbesondere 20%, größer ist als eine Gatebreite (Wg) des zweiten Transistors (FET2).
Halbleiterschaltbauelement nach einem der Ansprüche 1 bis 14, wobei der erste Widerstand (R1) konfiguriert ist, nur etwa 40 bis 60% insbesondere 50%, des Raums des zweiten Widerstands (R2) zu belegen.