JP2010141173A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】樹脂の硬化時に発生する基板の反りを抑制することができるとともに、基板への応力を緩和し、さらに基板の薄化を可能にする半導体装置およびその製造方法を提供する。
【解決手段】側面に第１の樹脂１８を有する第１の半導体チップ１２と、この第１の半導体チップと略同一平面上に実装される第２の半導体チップ１４と、樹脂層と第２の半導体チップの間に設けられ、第１の半導体チップと第２の半導体チップとを接着する、室温におけるヤング率が第１の樹脂よりも高い第２の樹脂で形成された接着部２０と、を備えることを特徴とする半導体装置およびその製造方法。
【選択図】図１

Description

本発明は、複数の半導体チップが実装される半導体装置および半導体装置の製造方法に関する。
近年、携帯電話、携帯情報端末やデジタル家電のような精密電子機器のデジタル化、ブロードバンド化の著しい進展に伴い、半導体に対する多機能化、高性能化、低コスト化、高密度実装化などへの要求が高まっている。このような状況下で、ロジック、メモリー、センサ、受動部品といった異種デバイスをより高密度に、かつ低コストで基板に実装する新しい実装技術が求められている。ＣＭＯＳ・ＬＳＩなどのＳｉデバイスや、ＧａＡｓを用いた高速デバイス、発光デバイス、ＭＥＭＳ（マイクロエレクトロメカニカルシステムズ）などが対象として挙げられる。
ＭＥＭＳはシリコン微細加工プロセスを用いて製作されるミクロな構造体を総称していう。圧力センサ、加速度センサ、インクジェットプリンタ、フィルターなど幅広い分野で応用が期待されている。このようなＭＥＭＳ技術を用いたデバイスを用いてシステムを構築するためには、ＭＥＭＳデバイスと他の半導体チップ（ロジック、アナログアンプ、メモリー等）を同一基板上に集積化する必要がある。
上記のニーズに対して、従来のＳＭＴ（表面実装技術）やＭＣＭ（マルチチップモジュール）といった実装技術の問題点を解決するため、現在、二つの集積化手法が検討されてきた。一つはシステムオンチップ（ＳＯＣ）と呼ばれるものであり、複数のデバイスを１チップ上に全て直接形成することにより集積するという方式である。この方式ではデバイスの集積度も高く、１チップ上で形成されていることからデバイス間のグローバル配線の微細化も可能となる。このため高集積化、高性能化、パッケージの薄化が可能である。
しかしながら、集積できるデバイスに制限がある。例えば、Ｓｉ基板上にＧａＡｓなどの別の結晶系からなるデバイスを形成することは、格子定数の違い、熱膨張率の違いなどから困難である。また、ＬＳＩなどの高精細なデザインルールを必要とするデバイスと低精細なデザインルールで形成されるデバイスを同一工程で作成することは効率的でない。特に新規デバイスを組み込む際にも全てのプロセスを変更することから、新規デバイス開発の際のコストが高く、開発期間も長くなるという問題がある。
もう一つの方式はシステムインパッケージ（ＳＩＰ）とよばれる手法である。これは各々のチップを別々に形成し、それぞれを分割してインターポーザーと呼ばれる基板上に実装するものである。
この方式では、各々のデバイスは個々に形成できるので、デバイスに対する制限が少ない。また、新規システムを開発する際にも既存のチップの利用が可能であり、開発コストが安く開発期間も短くすることができる。一方問題点としては、インターポーザーとチップの間はボンディングワイヤーやバンプなどで接続されるため、チップ配置の高密度化、配線の微細化、パッケージの薄化が難しい。
このような状況のもと、ＳＯＣとＳＩＰ両方式のメリットを同時に実現する新しい集積化技術として、いわゆる擬似ＳＯＣ技術の検討が始まっている。この方式では、複数の異種デバイスを、接着樹脂を用いて再配置、再結合させ、擬似的に一枚の基板の形態にしている。
この方式では、ＳＩＰのように既存のチップを組み合わせることが出来るので、短期間で低コストの新規デバイス開発が可能となる。また、異種チップを集積化した基板上に絶縁層やメタル薄膜を形成し、チップ間のグローバル多層配線層を形成することで、ＳＯＣと同様の微細配線構造を形成することが可能で、高性能化、高集積化が実現される。
複数の半導体チップを樹脂中に埋め込んだ半導体装置が、例えば、特許文献１に開示されている。この特許文献１では、樹脂材料が硬化する際の樹脂層に発生する変形を矯正するために矯正部材を用いて、樹脂層と矯正部材との積層体の上に、チップを埋め込んだ樹脂層を形成している。この矯正部材としてガラス、カーボン、アラミド樹脂など、埋め込み樹脂よりも熱膨張係数が小さく、ヤング率が高い材料を用いることにより、硬化収縮の過程で樹脂が収縮しようとする力を抑え、反りを強制している。
特開２００４−１０３９５５号公報
もっとも、特許文献１に記載の技術では、樹脂と矯正部材の積層構造であるため、デバイスの薄化を図ることが出来ない。このため、半導体装置の高集積化が困難であるという問題点がある。また、従来の技術では、ヤング率の高い樹脂材料が与える応力による半導体装置の特性劣化が懸念される。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、樹脂の硬化時に発生する基板の反りを抑制することができるとともに、基板への応力を緩和し、さらに基板の薄化を可能にする半導体装置およびその製造方法を提供することにある。
本発明の一態様の半導体装置は、側面に第１の樹脂で形成される樹脂層を有する第１の半導体チップと、前記第１の半導体チップと略同一平面上に実装される第２の半導体チップと、前記樹脂層と前記第２の半導体チップとの間に設けられ、前記第１の半導体チップと前記第２の半導体チップとを接着する、室温におけるヤング率が、前記第１の樹脂よりも高い第２の樹脂で形成される接着部と、を備えることを特徴とする。
上記態様の半導体装置において、前記第１の樹脂の室温におけるヤング率が５０ＭＰａ以上３００ＭＰａ以下、前記第２の樹脂の室温におけるヤング率が７０００ＭＰａ以上であることが望ましい。
上記態様の半導体装置において、前記第１の半導体チップがＭＥＭＳデバイスを有することが望ましい。
上記態様の半導体装置において、前記第２の樹脂が無機材料を主成分とするフィラーを含有することが望ましい。
上記態様の半導体装置において、前記第１の半導体チップと前記第２の半導体チップが異なる機能を有することが望ましい。
上記態様の半導体装置において、前記第１の半導体チップおよび前記第２の半導体チップ上に、前記第１の半導体チップと前記第２の半導体チップとを電気的に接続する配線層を有することが望ましい。
上記態様の半導体装置において、前記樹脂層の幅が４０μｍ以下であることが望ましい。
本発明の一態様の半導体装置の製造方法は、複数の第１の半導体チップを第１の支持基板上に仮固定する工程と、印刷法により、少なくとも前記第１の半導体チップの側面に第１の樹脂を形成する工程と、前記第１の樹脂を硬化させる工程と、前記第１の半導体チップをダイシングにより個片化する工程と、前記第１の半導体チップと第２の半導体チップを第２の支持基板上に仮固定する工程と、印刷法により、前記第１の半導体チップと前記第２の半導体チップを接着し、室温におけるヤング率が前記第１の樹脂よりも高い第２の樹脂を形成する工程と、前記第２の樹脂を硬化させる工程と、を備えることを特徴とする。
上記態様の半導体装置の製造方法において、前記第１の樹脂の室温におけるヤング率が５０ＭＰａ以上３００ＭＰａ以下、前記第２の樹脂の室温におけるヤング率が７０００ＭＰａ以上であることが望ましい。
上記態様の半導体装置の製造方法において、前記第１の半導体チップがＭＥＭＳデバイスを有することが望ましい。
本発明によれば、樹脂の硬化時に発生する基板の反りを抑制することができるとともに、基板への応力を緩和し、さらに基板の薄化を可能にする半導体装置およびその製造方法を提供することが可能となる。
以下、本発明の実施の形態の半導体装置について、図面を参照しつつ説明する。
（第１の実施の形態）
本実施の形態の半導体装置は、側面に第１の樹脂で形成される樹脂層を有する第１の半導体チップと、この第１の半導体チップと略同一平面上に実装される第２の半導体チップとを備えている。さらに、樹脂層と第２の半導体チップとの間に設けられ、第１の半導体チップと第２の半導体チップとを接着する、室温におけるヤング率が第１の樹脂よりも高い第２の樹脂で形成される接着部とを備えている。ここでは、第１の半導体チップとしてＭＥＭＳデバイスを有するＭＥＭＳチップ、第２の半導体チップとしてＣＭＯＳデバイスを有するＣＭＯＳチップを例に説明する。
図１は、本実施の形態の半導体装置の断面図である。図１（ａ）は半導体装置の全体図、図１（ｂ）はＭＥＭＳチップの拡大図である。
図１（ａ）に示すように、本実施の形態の半導体装置１０には、ＭＥＭＳチップ１２、ＣＭＯＳチップ１４と、例えば、抵抗やコンデンサ等の受動部品チップ１６が略同一平面上に一体化して実装されている。すなわち、いわゆる擬似ＳＯＣ基板を備えている。そして、これらのチップは、各チップの側面に、室温におけるヤング率が、例えば１００ＭＰａ程度の低ヤング率樹脂１８で形成される樹脂層１８を有している。
さらに、ＭＥＭＳチップ１２とＣＭＯＳチップ１４、ＭＥＭＳチップ１２と受動部品チップ１６とを接着する接着部２０を有している。接着部２０は、例えば、ＭＥＭＳチップ１２の樹脂層１８と、ＣＭＯＳチップ１４の樹脂層１８との間に設けられている。この接着部２０は、例えば、室温におけるヤング率が１４０００ＭＰａ程度の高ヤング率樹脂２０で形成されている。このように、接着部２０の樹脂は、各チップ側面の樹脂層１８の樹脂よりも、高い室温におけるヤング率（以下、室温のヤング率を単にヤング率とも称する）を有している。
ここで、接着部２０の高ヤング率樹脂は、例えば、室温におけるヤング率が２５００ＭＰａ程度の酸無水物系エポキシ樹脂に平均粒径５〜５０μｍの範囲の無機材料であるシリカを主成分とするフィラーを７４ｖｏｌ．％添加した樹脂で、ヤング率１４０００ＭＰａ、ポアソン比０．２５、線膨張係数１０×１０−６の特性を有する樹脂である。また、チップ側面の樹脂層１８の低ヤング率樹脂は、例えば、アミン系エポキシ樹脂で、ヤング率１００ＭＰａ、ポアソン比０．４６、線膨張係数１２５×１０−６の特性を有する樹脂である。
図１（ｂ）に示すように、ＭＥＭＳチップ１２は、内部にＭＥＭＳデバイス２２を含んでいる。そして、ＭＥＭＳチップ１２の内部には、中空領域２４が存在している。中空領域２４はＭＥＭＳデバイス２２の上部に設けられる封止キャップ２６で封止される。この封止キャップ２６は、封止枠２８によって支持されている。
また、ＭＥＭＳデバイス２２には、外部との電気的導通をとるために、接続バンプ３０と引き出し配線３２が形成されている。さらに、外部との電気的導通をとるために封止キャップ２６には貫通ビア３４が設けられている。
ＣＭＯＳチップ１４は、その内部にＣＭＯＳデバイスを備えている。そして、このＣＭＯＳデバイスと外部との電気的導通をとるために、電極パッド３６が設けられている。受動部品チップ１６にも、同様に電極パッド（図示せず）が設けられている。
また、ＭＥＭＳチップ１２、ＣＭＯＳチップ１４および受動部品チップ１６からなる擬似ＳＯＣ基板上の主面側には、それぞれのチップ間を接続するため、また、それぞれのチップと外部との電気的導通をとるために、グローバル配線層４０が設けられている。なお、ここでは、貫通ビア３４やパッド電極３６側の面を疑似ＳＯＣ基板の主面と称するものとする。グローバル配線層４０は、平坦化膜４２、接続ビア４４、配線４６で形成されている。
本実施の形態の半導体装置は、上記構成を備えることで、擬似ＳＯＣ基板の反りを抑制することができるとともに、基板への応力を緩和し、さらに基板の薄化を可能にする。また、擬似ＳＯＣ基板上のグローバル配線層の形成マージンを確保することが可能となる。
以下、本実施の形態の作用、効果についてより詳細に説明する。表１に、高ヤング率を有するエポキシ樹脂にシリカを主成分とするフィラーを添加した樹脂と、低ヤング率のエポキシ樹脂の線膨張係数、ヤング率、ポアソン比の材料定数を示す。
Figure 2010141173
擬似ＳＯＣ基板において、チップ間を接着する樹脂の接着部は、樹脂の硬化収縮に起因する応力や変形が小さいことが望ましい。例えば、表１の５４ｖｏｌ．％以上のフィラーを添加した樹脂を用いることにより、チップや樹脂内部に残留する応力を低減し、比較的変形の小さい擬似ＳＯＣ基板を形成することが可能である。
図２は、応力解析モデルの説明図である。図２（ａ）にその断面を示すような、３ｍｍ角のチップ５０を、樹脂５２に９個埋め込んだ１インチ角の擬似ＳＯＣ基板を用いてシミュレーションをおこなった。ここで、樹脂５２に、７４ｖｏｌ．％のフィラーを添加した、室温におけるヤング率が１４０００ＭＰａの高ヤング率樹脂を適用した場合、基板の反りにより生じる中央のチップ面と端部のチップ面との高さ方向のずれは約２μｍで、３３．３ｖｏｌ．％のフィラー添加樹脂で接着した場合の約１／４に低減する。
ここで、図１に示す本実施形態の半導体装置１０のように、擬似ＳＯＣ基板上に、チップを外部と接続する配線を含んだグローバル配線層４０を備えている場合がある。グローバル配線層４０を形成する際には通常の半導体プロセスを用いるが、樹脂の硬化収縮に起因する接着部２０の樹脂と、チップ１２、１４、１６との段差により、主面側で配線が段切れを起こし、接続不良となる不良モードが生ずるおそれがある。
図２（ｂ）は、図２（ａ）の破線の円の拡大図である。ここで示すチップ５０の樹脂５２との界面の段差は、７４ｖｏｌ．％のフィラーを添加した樹脂で接着した場合、３３．３ｖｏｌ．％のフィラー添加樹脂の１／２以下に低減され、より高いヤング率の樹脂で接着することによって良好な配線形成が可能となることがシミュレーションの結果分かっている。
しかしながら、高充填率でフィラーを添加した樹脂を用いても、基板が大面積化すると反りが大きくなる。例えば、６インチ基板の反りを見積もると、中央のチップ面と隣接チップ面との高さ方向のずれは１０μｍ以上となる。このように、基板の反りが大きくなると、通常の成膜装置や現像・露光装置でグローバル配線層の形成を行うことが困難になる。
ここで、図２（ａ）に示すような擬似ＳＯＣ基板の接着部の樹脂５２として、室温におけるヤング率が１００ＭＰａの低ヤング率樹脂を用いた構成と、室温におけるヤング率が１４０００ＭＰａの高ヤング率樹脂を用いた構成に関して、構造解析ソフトＡＢＡＱＵＳを用いて、有限要素法で樹脂の硬化時の収縮を考慮し、基板の反りと応力を見積もった。
解析モデルは図２（ａ）で、３ｍｍ角、厚さ０．５５ｍｍのシリコンチップ５０を厚さ０．８ｍｍ（図中Ｔ）の樹脂５２で埋め込んだ構成を有している。チップ５０間のギャップＧを０．５ｍｍとした場合の、中央のチップ端部に発生するＸ方向（チップ５０が並列配置された方向）の主応力ＳＸＸ、中央のチップと隣接チップの表面のＺ方向（チップ５０が並列配置された方向と直交する方向：高さ方向）の位置ずれを見積もった（図２（ｂ）（ｃ）参照）。
表２に、中央のチップ端部の応力ＳＸＸと、チップ間の位置ずれを示す。低ヤング率樹脂の場合、高ヤング率樹脂に比べてチップ端部の応力は小さくなるが、チップ間の位置ずれは特にＸ方向で大きくなることが分かる。
Figure 2010141173
次に、本実施の形態のようにチップ側面に低ヤング率樹脂の樹脂層を設け、チップ間は高ヤング率樹脂で接着する構造について、図２（ａ）と同様の構造で解析を行った。表２に、側面に低ヤング率樹脂層を形成したチップを用いた擬似ＳＯＣ構成の、中央のチップ端部の応力ＳＸＸと、チップ間の位置ずれを示す。側面低ヤング率樹脂の場合、高ヤング率樹脂のみの構成に比べて、応力ＳＸＸは１／７となり、Ｚ方向の位置ずれは１／２となることが分かる。また、低ヤング率樹脂のみの場合の構成に比べると、Ｘ方向の位置ずれは、かなり抑えられていることが分かる。
図３は、中央のチップ端部におけるＸ方向距離と応力ＳＸＸの解析結果を示す図である。図に示すように、側面低ヤング率樹脂の場合、高ヤング率樹脂のみの構成に比べて、チップから樹脂側にわたって応力ＳＸＸの低減が見られる。表２に示した値は、図３におけるＸ方向距離が−５．０μｍの場合である。
図４は、基板表面のＺ方向位置ずれの解析結果を示す図である。なお、低ヤング率樹脂のヤング率は１００ＭＰａ、高ヤング率樹脂のヤング率は１４０００Ｐａとした。また、チップ側面の低ヤング率樹脂の樹脂層の幅は４０μｍとしている。
図４の実線が側面に低ヤング率樹脂を有する構造（以下、側面低ヤング率樹脂）、点線が高ヤング率樹脂のみの場合の結果である。高ヤング率樹脂のみでは基板全体の反りが大きく、チップ表面の変形も大きい。
これに対し、側面低ヤング率樹脂では、Ｚ方向の位置ずれが小さい。このため、基板全体の反りが高ヤング率樹脂のみの場合の約１／５以下になる。また、チップ表面での変形はなく、個別のチップ表面は平坦性も確保されている。したがって、基板が大面積化してもグローバル配線層のプロセスマージンが確保可能となる。
もっとも、特に側面低ヤング率樹脂では樹脂部分の変形が大きく、チップ／樹脂界面の段差が大きい。このため、グローバル配線層の形成時にこの樹脂部分での良好な配線形成が困難となるおそれがあることが分かる。
また、擬似ＳＯＣ基板として半導体プロセスを経る場合には、基板全体の剛性が低いため、側面低ヤング率樹脂の場合はリジッドな基板として扱うことがやや困難である。しかし、側面低ヤング率樹脂の場合は、樹脂部分での変形が容易であるため、支持基板上に固定することにより、各チップの表面を同一平面上に構成するような矯正が可能であると言える。
図５は、チップ端部からのＸ方向距離と、チップ／樹脂界面（樹脂表面）の段差の相関を示す図である。点線で示す高ヤング率樹脂（１４０００ＭＰａ）ではチップ端部から離れても段差は比較的小さいが、実線で示す低ヤング率樹脂（１００Ｐａ）では段差が大きくなっている。
一般に、段切れのない良好なグローバル配線を形成するためには段差を５μｍ程度に抑えることが望ましい。低ヤング率樹脂では、チップ端部から４０μｍ以下の領域までであれば、配線形成のマージンがより確保できることが分かる。したがって、本実施の形態において、チップ側面の低ヤング率樹脂の樹脂層の幅が、４０μｍ以下であることが望ましい。なお、ここで樹脂層の幅とは、チップ表面に平行な方向の樹脂層の厚さと同義である。
図６は、ヤング率が低い領域における樹脂のヤング率と、段差との相関を示す図である。段差は、チップ端部からそれぞれ、２５（一点鎖線）、４０（実線）、６０（点線）μｍ離れた位置での値である。端部から４０μｍ以内の位置であれば、ヤング率が５０ＭＰａ以上３００ＭＰａ以下の領域で、段差はほぼ５μｍ以下になっていることが分かる。
ヤング率が５０ＭＰａより小さい場合には、基板自体の剛性が低くなるため、半導体プロセスでの搬送工程において支障が発生し、グローバル配線層形成が困難になる。３００ＭＰａより大きい場合には、樹脂部分の変形の自由度が小さくなり、支持基板上に固定することで各チップの表面を同一平面上に構成するような矯正が困難になる。
したがって、本実施の形態においてチップ側面に形成する樹脂層の低ヤング率樹脂は、ヤング率として５０ＭＰａ以上３００ＭＰａ以下の範囲であることが望ましい。また、このとき、端部からの距離、すなわち樹脂層の幅は４０μｍ以内であることが望ましい。
図７は、ヤング率が高い領域における樹脂のヤング率と、チップ端部に生じる主応力SＸＸとの相関を示す図である。擬似ＳＯＣ基板として、チップへの負荷を低減するためには、樹脂のヤング率は７０００ＭＰａ以上であれば、比較的チップへの応力負荷が小さく、基板の機械的強度が確保されたリジッドな擬似ＳＯＣ基板が得られることが分かる。よって、本実施の形態において接着部を構成する樹脂のヤング率は、７０００ＭＰａ以上であることが望ましい。
以上述べたように、本実施形態により、複数のチップを集積して実装した半導体装置において、側面に、例えば、５０ＭＰａ以上３００ＭＰａ以下のヤング率を有する低ヤング率樹脂の樹脂層を形成したチップを、例えば、ヤング率７０００ＭＰａ以上の高ヤング率樹脂で接着することにより、基板として十分な機械的強度を確保しながら、反りを低減し、高集積化、薄化が達成できる。なお、本実施形態の半導体装置は、矯正部材も不要である点においても薄化が容易である。
さらに、本実施の形態によれば、先に表２、図３を用いて説明したように、チップ側面に低ヤング率樹脂の樹脂層を有することで、チップ端部の応力が緩和され、応力による半導体チップに与える影響を低減することが可能である。例えば、ＭＥＭＳチップは内部に中空領域を有することから、機械的強度が低い。したがって、本実施の形態によりチップ端部の応力を緩和することで機械的なストレスによる信頼性不良等を低減できる。
また、例えば、ＣＭＯＳチップのトランジスタは、そのチャネル領域にかかる応力で特性変動が生ずることが知られている。よって、本実施の形態によりチップ端部の応力を緩和することで、チップ内のトランジスタ特性の設計値からの変動やバラツキやが生ずることを抑制できる。
次に、本実施の形態の半導体装置の製造方法について説明する。図８Ａ〜図８Ｍは、本実施の形態の半導体装置の製造方法を示す工程断面図である。
まず、封止キャップ２６となるガラス基板に炭酸ガスレーザにより、所望の位置にビアホールを形成し、導電性ペーストを埋め込んで、貫通ビア３４を形成する。さらに、引き出し配線３２を形成した後、接着部と同種の高ヤング率樹脂をディスペンサにより所望の形状の封止枠２８を形成し、Ａｕバンプ３０を形成する（図８Ａ）。
次に、複数のＭＥＭＳデバイスが形成されたウェハー５６と、封止キャップ２６を、真空チャンバー内で位置合わせして接合し、樹脂を硬化させた後（図８Ｂ）、ダイシングによりチップを個片化しＭＥＭＳチップを形成する（図８Ｃ）。
次に、粘着フィルム６２とガラス基板６４からなる支持基板６６に、個片化したＭＥＭＳチップ１２を仮固定する（図８Ｄ）。そして、低ヤング率樹脂１８を印刷法により形成する。この時、少なくともＭＥＭＳチップ１２の側面に低ヤング率樹脂１８が形成される（図８Ｅ）。
次に、低ヤング率樹脂１８を硬化後、支持基板６６を剥離し、固定台６８に固定し、チップ同士の表面の平坦性を確保した後、グラインダ７０により、封止キャップ２６を研磨し、薄化する（図８Ｆ）。次に、同様の手順で、裏面側を研磨した後、ダイシングにより、低ヤング率樹脂１８の樹脂層１８がチップ端部から、例えば４０μｍ以内になるように個片化する（図８Ｇ）。
次に擬似ＳＯＣ基板を形成する。まず、粘着フィルム６２とガラス基板６４からなる支持基板６６に、側面に低ヤング率樹脂１８の樹脂層１８を形成したＭＥＭＳチップ１２、ＣＭＯＳチップ１４、受動部品チップ１６を仮固定する（図８Ｈ）。そして、各チップ間を接着するために、室温におけるヤング率が、先の低ヤング率樹脂よりも高い高ヤング率樹脂２０を印刷法により形成する（図８Ｉ）。高ヤング率樹脂２０を硬化後、支持基板６６を剥離することにより、擬似ＳＯＣ基板７２が得られる（図８Ｊ）。
次に、擬似ＳＯＣ基板７２上のグローバル配線層を形成する。まず、ＳＯＣ基板７２の主面側に感光性エポキシ樹脂シートからなる第一平坦化膜７４を形成、フォトリソグラフィー技術を用いて、所望の位置にビアホール７６を形成する（図８Ｋ）。
次に、メッキ法により、開口部にＣｕメッキ層を埋め込み、接続ビア４４を形成した後、第一配線材料膜を堆積し、この配線材料膜をパターニングすることにより、配線４６を形成する（図８Ｌ）。同様の手順を繰り返し、多層のグローバル配線層４０を形成する（図８Ｍ）。
以上のようにして、図１に示すような半導体装置１０が製造可能である。この半導体装
置１０は、例えば、半田バンプを介して配線基板に搭載される。本実施の形態の半導体装置の製造方法によれば、チップの薄化工程の際に、低ヤング率樹脂でチップを埋め込んでいることから、接着部を変形させてチップ表面の平坦性を確保しながら高精度の研磨が可能であり、研磨時のチップ端部の欠けのない良好な研磨状態が得られる。特に中空領域を有し、機械的強度の小さいＭＥＭＳチップの研磨工程では、低ヤング率樹脂で埋め込んだ状態でチップに掛かる応力が非常に小さいことから、研磨時のＭＥＭＳチップの保護が可能であり、ＭＥＭＳチップの薄化が容易に達成されるという特段の作用・効果が得られる。
（第２の実施の形態）
本実施の形態の半導体装置は、第１の半導体チップの側面だけでなく裏面にも低ヤング率樹脂の樹脂層が形成される半導体装置である。ここでは、第１の半導体チップとしてＭＥＭＳチップを例に説明する。
図９は、本実施の形態の半導体装置の断面図である。本実施の形態の半導体装置８０は、ＣＭＯＳチップ８４と、例えば、室温におけるヤング率が３００ＭＰａの低ヤング率樹脂１８の樹脂層１８がチップ側面と裏面に形成されたＭＥＭＳチップ８２と、受動部品チップ８６と、これらの部品を接着する接着部２０として、例えば、室温におけるヤング率が１２０００ＭＰａの高ヤング率樹脂２０が設けられている。
ＣＭＯＳチップ８４は内部にＣＭＯＳデバイスを含み、上面にＣＭＯＳデバイスと電気的に接続される電極パッドが設けられている。ＭＥＭＳチップ８２は内部にＭＥＭＳデバイス２２を含み、ＭＥＭＳデバイス２２上に形成されたエポキシ樹脂のスペーサ８７により、ガラスの封止キャップ２６との間で中空領域２４が保持されている。
封止キャップ２６には貫通ビア３４が設けられており、ＭＥＭＳデバイス２２の電極上に形成されたバンプ３０と貫通ビア３４との間で電気的接続が確保されている。接着部２０は、例えば、室温におけるヤング率が２５００ＭＰａの高ヤング率樹脂に、シリカを主成分とするフィラーを６７ｖｏｌ．％充填し、室温におけるヤング率を１２０００ＭＰａとなるように調整されている。
本実施の形態の半導体装置８０においては、接着部２０の高ヤング率樹脂２０は、例えば、酸無水物系エポキシ樹脂に平均粒径５〜３０μｍの範囲のシリカを主成分とするフィラーを６７ｖｏｌ．％添加した樹脂で、ヤング率１２０００ＭＰａ、ポアソン比０．２７、線膨張係数１４×１０−６の特性を有する。また、樹脂層１８の低ヤング率樹脂１８は、例えば、アミン系エポキシ樹脂で、ヤング率３００ＭＰａ、ポアソン比０．４０、線膨張係数８０×１０−６の特性を有する。
本実施の形態の半導体装置によれば、中空部分を含むＭＥＭＳチップ８２の側面と裏面に低ヤング率樹脂の層が形成されていることにより、接着部２０の硬化の際に、低ヤング率樹脂層が応力と変形を吸収するため、中空領域の保護が可能となる。また、擬似ＳＯＣ基板の機械的強度に関しても、同様に低ヤング率樹脂層が応力と変形を吸収することにより、ＭＥＭＳ中空領域の変形の少ない、信頼性の高い基板を得ることが出来る。さらに、擬似ＳＯＣ基板の最表面側は、封止キャップと高ヤング率樹脂で形成されていることから、キャップと樹脂の界面近傍でのＺ方向の段差は、低ヤング率樹脂層が一部含まれている構成に比べてＺ方向の変位が小さく、その上に微細配線を形成する際に、段切れのない良好なグローバル配線が形成できるという特段の作用・効果が得られる。
なお、本実施形態では、他のチップの側面に低ヤング率樹脂層は形成されていないが、特にＸ方向において高精度の位置精度を確保したいモジュール構成の場合には、チップ間のＸ方向のずれが小さいことから有利である。
次に、本実施の形態の製造方法について説明する。図１０は、本実施の形態の半導体装置を構成するＭＥＭＳデバイスの上面図である。図１１Ａ〜Ｄは、本実施の形態の半導体装置の製造方法を示す工程断面図である。
図１０に示すように、個片化されたＭＥＭＳデバイス２２には、電極位置に、例えば８０μｍ径で高さ２０μｍのハンダボールバンプ８８が形成されている。また、ＭＥＭＳデバイス２２の外周には適宜、ディスペンサによる樹脂のポッティングで、例えば、約５０μｍ径、高さ２０μｍのアクリル系ＵＶ硬化樹脂からなるスペーサ８７が形成されている。
封止キャップ２６として、厚さ０．１ｍｍのガラス基板２６には予め、ブラスト加工により、所望の位置に、例えば１００μｍ径の開口部が設けられ、開口部に銀ペーストを埋め込んで貫通ビア３４が形成される。ＭＥＭＳデバイス２２の接続バンプ３０と、ガラス基板２６の貫通ビア３４とが接続するように、ＭＥＭＳデバイス２２とガラス基板２６とを位置合わせし、ガラス基板２６上にＭＥＭＳデバイス２２を搭載する（図１１Ａ）。
次に、半硬化状態の厚さ３０μｍの低ヤング率樹脂フィルム１８ａを接合した基板上に貼付し、１００℃に設定したホットプレート上で低ヤング率樹脂フィルム１８ａを融着させて、ＭＥＭＳデバイス２２の封止を行う。さらに、例えば、１７５℃１時間の焼成を行い、低ヤング率樹脂１８を硬化させる（図１１Ｂ）。硬化後の低ヤング率樹脂層１８の厚みは、例えば２５μｍである。
この基板のダイシングを行い、側面と裏面に低ヤング率樹脂の樹脂層１８が形成され、ガラス基板２６で封止されたＭＥＭＳチップ８２の個片化を行う（詳細図示せず）。必要に応じて、ダイシング工程の前に、基板研磨を行い、ＭＥＭＳチップ８２の薄化を行ってもよい。
次に、粘着フィルムとガラス基板からなる支持基板６６に、個片化したＭＥＭＳチップ８２と、ＣＭＯＳチップ８４、および受動部品チップ８６を仮固定する（図１１Ｃ）。厚さ１ｍｍの高ヤング率樹脂２０を真空印刷法により形成した後、１００℃で仮焼成し、支持基板を剥離した後、さらに１８０℃で本焼成を行い硬化させ、擬似ＳＯＣ基板を作成する（図１１Ｄ）。
その後は、第１の実施の形態と同様の方法で、グローバル配線層４０を形成し、図９に示す本実施の形態の半導体装置が形成される。
本実施の形態の半導体装置の製造方法によれば、特に、中空領域を真空雰囲気に保持する必要がある場合、予め設けたＭＥＭＳ外周領域のスペーサを介して、中空領域を保持したまま、キャップ基板に搭載した後、真空雰囲気中において、シート状の低ヤング率樹脂を貼り合わせ、硬化させることにより、簡単に中空領域内の真空封止が出来るという特段の作用・効果が得られる。
なお、本実施の形態の製造方法では、低ヤング率樹脂の形成を、半硬化状態の樹脂フィルムで行っているが、チップをガラス基板上に搭載した後、ディスペンサによりチップ周囲に枠状の低ヤング率樹脂を形成し、硬化させることにより、チップ側面に低ヤング率樹脂を形成する方法でもよい。この時、硬化前の低ヤング率樹脂の粘度とチキソ性を調整し、ディスペンサによる描画後にほとんど崩れのない程度の流動性を確保しておくことが重要であることは言うまでもない。
（第３の実施の形態）
本実施の形態の半導体装置は、第１の半導体チップの側面の一部に低ヤング率樹脂の樹脂層が形成される半導体装置である。ここでは、第１の半導体チップとしてＭＥＭＳチップを例に説明する。ＭＥＭＳチップの構成が異なる以外は、基本的には第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
図１２は、本実施の形態の半導体装置の断面図である。図１２（ａ）は半導体装置の全体図、図１２（ｂ）はＭＥＭＳチップの拡大図である。
本実施の形態の半導体装置９０は、ＣＭＯＳチップ９４と、例えば、室温におけるヤング率が８０ＭＰａの低ヤング率樹脂１８の樹脂層１８がチップ側面の一部に形成されたＭＥＭＳチップ９２と、受動部品チップ９６と、これらの部品を接着する接着部２０として、例えば、室温におけるヤング率が１２０００ＭＰａの高ヤング率樹脂２０が設けられている。
ＭＥＭＳチップ９２は内部にＭＥＭＳデバイス２２を含み、ガラスの封止キャップ２６に形成されたエポキシ樹脂のスペーサ８７により、ガラスの封止キャップ２６との間で中空領域２４が保持されている。
封止キャップ２６には貫通ビア３４と、引き出し配線３２、およびバンプ３０が設けられており、ＭＥＭＳデバイス２２の電極は、バンプ３０と引き出し配線３２を介して、貫通ビア３４との間で電気的接続が確保されている。本実施の形態において、低ヤング率樹脂１８は、例えばシリコン樹脂で、室温でのヤング率８０ＭＰａ、ポアソン比０．４８、線膨張係数１８０×１０−６の特性を有する。
次に、本実施の形態の製造方法について説明する。図１３Ａ〜Ｆは、本実施の形態の半導体装置の製造方法を示す工程断面図である。
封止キャップ２６として、厚さ０．２ｍｍのガラス基板２６には予め、エッチング加工により、所望の位置に８０μｍ径の開口部が設けられ、開口部に銀ペーストを埋め込んで貫通ビア３４を形成する。次にスクリーン版を用いて、銀ペーストの引き出し配線３２を印刷形成した後、同じくスクリーン印刷により、８０μｍ径で高さ２０μｍのハンダバンプ３０を印刷形成する。さらに、スクリーン印刷により、幅１００μｍ、高さ２０μｍの枠状パターンでエポキシ樹脂を印刷形成し、スペーサ８７とする（図１３Ａ）。
ＭＥＭＳデバイス２２が複数個形成されたウェハー形状の基板（ＭＥＭＳ基板）５６を、ＭＥＭＳデバイス２２の電極と、ガラスの封止キャップ２６上のバンプ３０が接続するように位置あわせをし、ＭＥＭＳ基板５６と封止キャップ２６を貼り合わせた後、１００℃１時間で焼成し、ＭＥＭＳデバイス２２と封止キャップ２６との接合を行う（図１３Ｂ）。
ＭＥＭＳ基板５６側からの部分ダイシングを行い、ＭＥＭＳデバイス２２のみを個片化した（図１３Ｃ）後、シリコン樹脂１８ｂを印刷形成し、１５０℃１時間の焼成を行い硬化させる（図１３Ｄ）。次に、この基板の両面研磨を行い、ＭＥＭＳデバイス２２裏面と、封止キャップ２６表面をそれぞれ薄化した（図１３Ｅ）後、ダイシングによりチップを個片化する（図１３Ｆ）。
これらの工程により、例えば、ＭＥＭＳデバイス厚１００μｍ、ガラスの封止キャップ２６厚１００μｍで、チップ全体の厚さが２２０μｍのＭＥＭＳチップ９２が得られる。また、ＭＥＭＳデバイス２２の側面の低ヤング率樹脂１８の樹脂層１８の幅は、例えば、約２５μｍである。
その後は、第１の実施の形態と同様の方法で、擬似ＳＯＣ基板およびグローバル配線層４０を形成し、図１２に示す本実施の形態の半導体装置が形成される。
本実施の形態の半導体装置の製造方法によれば、特に、中空領域を真空雰囲気に保持する必要がある場合、封止枠を部分的に設けた形状とし、ウェハーレベルのＭＥＭＳチップ基板と、キャップ基板とをスペーサを介して接合した後、ダイシングによりＭＥＭＳ基板の一部を除去した後で、真空雰囲気中において低ヤング率樹脂を充填、硬化させることにより簡単に中空領域内の真空封止が出来るという特段の作用・効果が得られる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置および半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
実施の形態においては主に、低ヤング率樹脂である材料として、エポキシ樹脂を用いたが、他にシリコン樹脂、ウレタン樹脂、アクリル樹脂、ブタジエン−スチレン樹脂、クロロプレン樹脂など、比較的低いヤング率を有する材料で、電気的特性に優れ、高い接着性を有する樹脂であれば、エポキシ樹脂の代わりに用いれば同様の効果を挙げることができる。また、多孔質のシリコン樹脂やウレタン樹脂、フッ素系樹脂などを用いても良い。また、これらの材料に熱伝導率の高い材料ＡｌＮやＳｉＣ等の紛体を混練したものを用いて、熱伝導性を向上させ、放熱特性の向上を図ることも可能である。
また、第１の半導体チップとしてＭＥＭＳチップ、第２の半導体チップとしてＣＭＯＳチップを例に説明したが、第１および第２の半導体チップは必ずしもこの組み合わせに限られるものではなく、あらゆる半導体デバイスを含む半導体チップを適用することが可能である。
また、第１および第２の半導体チップは、実施の形態のように異なる機能を有する半導体チップでなくても構わない。例えば、同一機能を有する半導体チップを複数実装するものであっても構わない。
また、実施の形態においては、３個のチップを実装する場合を例に説明したが、２個あるいは４個以上のチップを実装することも当然可能である。
また、実施の形態においてはチップ間を接続するグローバル配線層を有する半導体装置について説明したが、グローバル配線層は本発明において必須の要素ではない。例えば、各チップ上の電極パッドからボンディングワイヤーやバンプにより回路基板に電気的に接続する形態の半導体装置にも本発明は適用可能である。
また、各実施の形態の要素を、他の実施の形態の要素と組み合わせることも可能である。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置および半導体装置の製造方法は本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
第１の実施の形態の半導体装置の断面図である。 応力解析モデルの説明図である。 中央のチップ端部におけるＸ方向距離と応力ＳＸＸの解析結果を示す図である。 基板表面のＺ方向位置ずれの解析結果を示す図である。 チップ端部からのＸ方向距離と、チップ／樹脂界面の段差の相関を示す図である。 ヤング率が低い領域にける樹脂のヤング率と、チップ／樹脂界面の段差との相関を示し図である。 ヤング率が高い領域における樹脂のヤング率と、チップ端部に生じる主応力ＳＸＸとの相関を示す図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第１の実施の形態の半導体装置の製造方法を示す工程断面図である。 第２の実施の形態の半導体装置の断面図である。 第２の形態の半導体装置を構成するＭＥＭＳデバイスの上面図である。 第２の実施の形態の半導体装置の製造方法を示す工程断面図である。 第２の実施の形態の半導体装置の製造方法を示す工程断面図である。 第２の実施の形態の半導体装置の製造方法を示す工程断面図である。 第２の実施の形態の半導体装置の製造方法を示す工程断面図である。 第３の実施の形態の半導体装置の断面図である。 第３の実施の形態の半導体装置の製造方法を示す工程断面図である。 第３の実施の形態の半導体装置の製造方法を示す工程断面図である。 第３の実施の形態の半導体装置の製造方法を示す工程断面図である。 第３の実施の形態の半導体装置の製造方法を示す工程断面図である。 第３の実施の形態の半導体装置の製造方法を示す工程断面図である。 第３の実施の形態の半導体装置の製造方法を示す工程断面図である。
符号の説明
１０ 半導体装置
１２ ＭＥＭＳチップ
１４ ＣＭＯＳチップ
１６ 受動部品チップ
１８ 樹脂層、低ヤング率樹脂
１８ａ 低ヤング率樹脂フィルム
１８ｂ シリコン樹脂
２０ 接着部、高ヤング率樹脂
２２ ＭＥＭＳデバイス
２４ 中空領域
２６ 封止キャップ
２８ 封止枠
３０ 接続バンプ
３２ 引き出し配線
３４ 貫通ビア
３６ 電極パッド
４０ グローバル配線層
４２ 平坦化膜
４４ 接続ビア
４６ 配線
５０ チップ
５２ 樹脂
５６ ウェハー、ウェハー形状の基板
６２ 粘着フィルム
６４ ガラス基板
６６ 支持基板
６８ 固定台
７０ グラインダ
７２ 疑似ＳＯＣ基板
７４ 第１平坦化膜
７６ ビアホール
８０ 半導体装置
８２ ＭＥＭＳチップ
８４ ＣＭＯＳチップ
８６ 受動部品チップ
８７ スペーサ
８８ ハンダボールバンプ
９０ 半導体装置
９２ ＭＥＭＳチップ
９４ ＣＭＯＳチップ
９６ 受動部品チップ

Claims (10)

  1. 側面に第１の樹脂で形成される樹脂層を有する第１の半導体チップと、
    前記第１の半導体チップと略同一平面上に実装される第２の半導体チップと、
    前記樹脂層と前記第２の半導体チップとの間に設けられ、前記第１の半導体チップと前記第２の半導体チップを接着する、室温におけるヤング率が前記第１の樹脂よりも高い第２の樹脂で形成される接着部と、
    を備えることを特徴とする半導体装置。
  2. 前記第１の樹脂の室温におけるヤング率が５０ＭＰａ以上３００ＭＰａ以下、前記第２の樹脂の室温におけるヤング率が７０００ＭＰａ以上であることを特徴とする請求項１記載の半導体装置。
  3. 前記第１の半導体チップがＭＥＭＳデバイスを有することを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記第２の樹脂が無機材料を主成分とするフィラーを含有することを特徴とする請求項１ないし請求項３いずれか一項に記載の半導体装置。
  5. 前記第１の半導体チップと前記第２の半導体チップが異なる機能を有することを特徴とする請求項１ないし請求項４いずれか一項に記載の半導体装置。
  6. 前記第１の半導体チップおよび前記第２の半導体チップ上に、前記第１の半導体チップと前記第２の半導体チップとを電気的に接続する配線層を有することを特徴とする請求項１ないし請求項５いずれか一項に記載の半導体装置。
  7. 前記樹脂層の幅が４０μｍ以下であることを特徴とする請求項１ないし請求項６いずれか一項に記載の半導体装置。
  8. 複数の第１の半導体チップを第１の支持基板上に仮固定する工程と、
    印刷法により、前記第１の半導体チップの側面に第１の樹脂を形成する工程と、
    前記第１の樹脂を硬化させる工程と、
    前記第１の半導体チップをダイシングにより個片化する工程と、
    前記第１の半導体チップと第２の半導体チップを第２の支持基板上に仮固定する工程と、
    印刷法により、前記第１の半導体チップと前記第２の半導体チップを接着する、室温におけるヤング率が前記第１の樹脂よりも高い第２の樹脂を形成する工程と、
    前記第２の樹脂を硬化させる工程と、
    を備えることを特徴とする半導体装置の製造方法。
  9. 前記第１の樹脂の室温におけるヤング率が５０ＭＰａ以上３００ＭＰａ以下、前記第２の樹脂の室温におけるヤング率が７０００ＭＰａ以上であることを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記第１の半導体チップがＭＥＭＳデバイスを有することを特徴とする請求項８または請求項９記載の半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014072473A (ja) * 2012-10-01 2014-04-21 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2014526139A (ja) * 2011-06-30 2014-10-02 ムラタ エレクトロニクス オサケユキチュア システムインパッケージデバイスを製造する方法、および、システムインパッケージデバイス
US8860211B2 (en) 2011-12-16 2014-10-14 Fujitsu Limited Semiconductor device, semiconductor device manufacturing method, and electronic device
JP2015097273A (ja) * 2014-12-12 2015-05-21 株式会社東芝 回路基板および半導体部品
US9406622B2 (en) 2012-07-27 2016-08-02 Kabushiki Kaisha Toshiba Electronic circuit and semiconductor component

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09119875A (ja) * 1995-10-25 1997-05-06 Matsushita Electric Works Ltd 半導体圧力センサ
JPH10223572A (ja) * 1997-02-10 1998-08-21 Hitachi Ltd ダイシング方法および半導体装置
JP2001085606A (ja) * 1999-09-16 2001-03-30 Toshiba Corp 半導体装置
JP2006120935A (ja) * 2004-10-22 2006-05-11 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006202802A (ja) * 2005-01-18 2006-08-03 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2007260866A (ja) * 2006-03-29 2007-10-11 Toshiba Corp 半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09119875A (ja) * 1995-10-25 1997-05-06 Matsushita Electric Works Ltd 半導体圧力センサ
JPH10223572A (ja) * 1997-02-10 1998-08-21 Hitachi Ltd ダイシング方法および半導体装置
JP2001085606A (ja) * 1999-09-16 2001-03-30 Toshiba Corp 半導体装置
JP2006120935A (ja) * 2004-10-22 2006-05-11 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006202802A (ja) * 2005-01-18 2006-08-03 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2007260866A (ja) * 2006-03-29 2007-10-11 Toshiba Corp 半導体装置およびその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014526139A (ja) * 2011-06-30 2014-10-02 ムラタ エレクトロニクス オサケユキチュア システムインパッケージデバイスを製造する方法、および、システムインパッケージデバイス
US8860211B2 (en) 2011-12-16 2014-10-14 Fujitsu Limited Semiconductor device, semiconductor device manufacturing method, and electronic device
US9406622B2 (en) 2012-07-27 2016-08-02 Kabushiki Kaisha Toshiba Electronic circuit and semiconductor component
JP2014072473A (ja) * 2012-10-01 2014-04-21 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2015097273A (ja) * 2014-12-12 2015-05-21 株式会社東芝 回路基板および半導体部品

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