KR100496781B1 - 응력감소성성형기판의일부로서컴플라이언트층을갖는고밀도의상호접속된회로모듈 - Google Patents

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Abstract

칩 주위에 중합체성 기판을 성형시키기 전에 상기 칩 주위에 배치된 응력-감소성 컴플라이언트 물질을 갖는 고밀도의 상호접속된 멀티칩 모듈을 제공한다. 접촉 패드를 갖는 칩들을 베이스에 의해 지지된 접착제층상에 엎어 놓는다. 컴플라이언트 물질을 칩 주위에 부착시키고 이어서 금형을 상기 칩주위에 배치시킨다. 중합체성 기판 성형 물질을 상기 금형내에 가하고, 이어서 상기 기판 성형 물질을 경화시킨다. 접촉 패드중 미리 정해진 패드와 함께 정렬된 바이어스와, 상기 바이어스를 통해 연장된 전기 전도체를 갖는 유전층이 상기 경화된 기판 성형 물질과 칩의 면위에 위치하고 있다. 기판 성형 물질을 가하기 전에 칩의 배면에 열 플러그를 부착시킬 수도 있다.

Description

응력 감소성 성형 기판의 일부로서 컴플라이언트층을 갖는 고밀도의 상호접속된 회로 모듈{A HIGH DENSITY INTERCONNECTED CIRCUIT MODULE WITH A COMPLIANT LAYER AS PART OF A STRESS-REDUCING MOLDED SUBSTRATE}
본 발명은 중합체로 캡슐화된 개선된 멀티칩 모듈에 관한 것으로, 특히 작동 모듈내의 응력을 감소시키기 위해 집적 회로 칩 주위에 컴플라이언트 물질을 사용함에 관한 것이다.
고밀도 상호접속(HDI) 구조물은 전자 시스템의 소형 조립체에 다수의 잇점을 제공한다. 예를들어, 멀티칩 전자 시스템(예를들어, 30 내지 50 개의 칩이 결합된 마이크로컴퓨터)은 단일 기판상의 적합한 HDI 구조물에 의해 상호접속됨으로써 완전히 조립되어 길이 2 in x 너비 2 in x 두께 0.050 in의 단일 패키지를 형성할 수 있다. 훨씬 더 중요하게, 상호접속 구조물은 결함 소자의 보수 또는 대체를 위해 기판으로부터 분리시킬 수 있으며 이어서 중대한 위험없이 상기 시스템내에 결합된 양호한 소자로 재조립시킬 수 있다. 이는 특히 다수(예: 50 개)의 칩들(각각이 매우 값비쌈)을 하나의 기판상에서 단일 시스템으로 결합시킬 수 있는 경우에 중요하다. 이러한 보수 특성은 손상된 소자들을 양호한 소자로 대체시키기 위한 시스템의 재가공이 불가능하거나 또는 상당한 위험을 내포했던 종래의 접속 시스템보다 상당히 진보된 것이다.
간단히, 상기 고밀도 상호접속 구조물에서, 두께가 25 내지 100 밀이고 전체 시스템에 대해 적합한 크기 및 강도를 갖는 알루미나와 같은 세라믹 기판이 제공된다. 이러한 크기는 전형적으로 2 in2 미만이나, 보다 크거나 작게 만들 수도 있다. 일단 다양한 칩들의 위치가 설정되었으면, 상이한 칩들의 의도된 위치에서 적합한 깊이를 갖는 개별적인 공동 또는 하나의 큰 공동을 준비한다. 이는 균일한 두께와 목적하는 크기를 갖는 맨 기판을 사용하여 출발함으로써 수행될 수 있다. 통상적인 초음파 또는 레이저 분쇄를 사용하여 각종 칩들과 다른 소자들이 배치될 공동을 형성시킬 수 있다. 칩들을 가장자리를 맞대어 근접하게 놓는것이 바람직한 다수의 시스템에 대해서는 단일의 큰 공동이 만족할만하다. 이러한 큰 공동은 전형적으로 균일한 깊이를 가질 수 있으며, 여기에서 반도체 칩들은 실질적으로 균일한 두께를 갖는다. 공동의 기부를 특별히 두껍거나 얇은 소자가 놓이는 위치에서 개별적으로 보다 깊게 또는 보다 얕게 만들어, 해당 소자의 상면이 나머지 소자들의 상면 및 상기 공동을 둘러싸는 기판 부분의 상면과 실질적으로 동일면상에 있게 한다. 이어 상기 공동의 기부에 열가소성 접착제층(바람직하게 폴리에테르이미드 수지, 예를들어 코네티컷주 페어필드 소재의 제네랄 일렉트릭 캄파니(General Electric Company)에서 구입할 수 있는 "ULTEMㄾ" 6000 수지), 또는 본원에 참고로 인용되어 있는 미국 특허 제 5,270,372 호에 개시된 접착제 조성물을 제공한다. 이어서 다양한 소자들을 그들의 목적하는 공동내의 위치에 놓고 전체 구조물을 가열하여 용매를 제거하고 상기 개별적인 소자들을 기판에 열가소적으로 결합시킨다.
그후에, 대략 0.0005 내지 0.003 in(대략 12.5 내지 75 μ) 두께의 막(델라웨어주 윌밍톤 소재의 이. 아이. 듀퐁 드 네모아 앤드 캄파니(E.I. du Pont de Nemours Company)에서 구입할 수 있는 "KAPTONㄾ" 일 수 있다)을 반응성 이온 에칭(RIE)에 의해 예비처리하여 접착을 촉진시킨다. 이어서 기판과 칩들을, "KAPTONㄾ" 수지막이 칩, 임의의 다른 소자 및 기판의 상부 전면에 적층되는 경우 "ULTEMㄾ" 1000 폴리에테르이미드 수지 또는 또다른 열가소성 접착제로 코팅하여 상기 수지막을 부착시켜야 한다. 그후에, "KAPTONㄾ" 수지막 및 "ULTEMㄾ" 수지층을 통해, 접촉시키기 위한 전자 소자들상의 접촉 패드들과 정렬된 위치에 관통 구멍(바람직하게 레이저 천공에 의해)을 제공한다. 티타늄을 포함하는 제 1 층과 구리를 포함하는 제 2 층을 갖는 금속화 멀티층을 "KAPTONㄾ" 수지층상에 침착시키고 상기 관통 구멍내로 연장시켜 상기층의 하부에 배치된 접촉 패드와 전기 접촉시킨다. 이러한 금속화층을 침착 공정동안 개별적인 전도체들이 형성되도록 패턴화시키거나, 또는 연속층으로서 부착시키고 이어서 포토레지스트 및 에칭을 사용하여 패턴화시킬 수도 있다. 포토레지스트를 레이저를 사용하여 노출시켜 상기 공정의 끝에서 정확하게 정렬된 전도체 패턴을 제공하는 것이 바람직하다. 한편으로, 마스크를 통한 노출을 사용할 수도 있다.
제 1 금속화층과 임의의 후속적인 금속화층들간의 단리를 위해 임의의 추가적인 유전층들을, 목적하는 유전체 접착 물질의 용매 용액을 열경화성 유전층상으로 방사도포시키거나 분무시킴으로써 가할 수도 있다. 현재 실록산 폴리이미드/에폭시(SPIE) 블렌드 접착제를 접착제로서 사용하여 "KAPTONㄾ"의 추가층들을 결합시킨다. 유전 물질은 접착제 및 유전층에 모두 사용되기 때문에, 시스템에 특별한 조건이 요구된다. 특히, 최종 구조물이 넓은 온도 범위에 걸쳐 적합하도록, 유전층(접착제 포함)은 높은 융점 및 높은 열 안정성을 가져야 한다. 어떠한 후보 층도 하부의 유전층 및 금속화 층, 및 상부의 유전층에 양호한 접착을 제공해야 하며, 또한 본질적으로 레이저 삭마성이거나, 또는 "레이저 삭마성 중합체 유전체 및 방법(Laser Adlatable Polymer dielectrics and Methods)"이라는 제목의 미국 특허 제 5,169,678 호에 따라 레이저 삭마성으로 되어야 한다. 개별적인 전자 소자들 및 그들의 접촉 패드의 임의의 오배치는 적합한 레이저 리소그래피 시스템에 의해 보상되며, 이는 이후에 열거되는 일부 특허 및 특허원들의 주제이다.
전자 시스템의 모든 칩 및 소자들을 단일의 고밀도 상호접속 기판상에 상호접속시키기 위한 상호접속 패턴의 디자인 공정은 통상적으로 대략 하루 내지 5 주 소요된다. 일단 상호접속 구조물이 정해지면, 기판상의 시스템과 상부에 놓인 구조물의 조립체를 칩과 기판의 상부에 한번에 한층씩 형성시킨다. 전형적으로, 전체 공정을 본원에 전체가 참고로 인용되어 있는, 씨.더블유. 아이켈버거(C.W. Eichelberger) 등에 의한 "고속으로 주문된 디자인을 위한 집적 회로 패키징 형태 및 독특한 시험 적성(Integral Circuit Packaging Configuration for Rapid Customized Design and Unique test Capability)"이라는 제목의 미국 특허 제 5,214,655 호에 개시된 바와 같이 하루 이내에 마무리할 수 있다. 결과적으로, 상기 고밀도 상호접속 구조물은 전자 시스템에 대해 실질적으로 보다 가벼운 중량과 보다 소형의 패키지를 생성시킬 뿐아니라 시스템의 원형을 제작가능하게 하며 다른 패키징 기법에 소요되는 시간보다 훨씬 짧은 시간으로 시험할 수 있다.
이러한 고밀도 상호접속 구조물, 그의 제작 방법 및 그의 제작 수단이 씨.더블유 아이켈버거 등에 의한 "멀티칩 집적 회로 패키징 형태 및 방법(Multichip Integrated Circuit Packaging Configuration and Method)"이라는 제목의 미국 특허 제 4,783,695 호; 에이치.에스. 콜(H.S. Cole) 등에 의한 "영역 선택성 금속화 방법(Area-Selective Metallization Process)"이라는 제목의 미국 특허 제 5,127,998 호; 에이치.에스. 콜 등에 의한 "영역 선택성 금속화 방법"이라는 제목의 미국 특허 제 5,127,844 호; 티.알. 홀러(T.R. Haller) 등에 의한 "위치 배향 특이적인 경로 시스템(Locally Orientation Speicific Routing System)"이라는 제목의 미국 특허 제 5,169,678 호; 씨.더블유. 아이켈버거 등에 의한 "에폭시/폴리이미드 공중합체 블렌드 유전체 및 이를 포함하고 있는 층상화된 회로(An Epoxy/Polyimide Copolymer Blend Dielectric and Layered Circuits Incorporating It)"라는 제목의 미국 특허 제 5,108,825 호; 및 에이치.에스. 콜 등에 의한 "개선된 유전 물질을 포함하는 고밀도 상호접속 구조물 및 그의 제작 방법(High Density Interconnect Structures Incorporating An Improved Dielectric Material and Method of Fabrication)"이라는 제목의 미국 특허원 제 08/239,785 호에 개시되어 있다. 이들 특허 및 특허원은 그중에 함유된 참고문헌을 포함하여 본 발명에 참고로 인용되어 있다.
상술한 바와 같이, 통상적인 고밀도 상호접속(HDI) 공정은 종종 칩들의 배치를 위해 칩들의 상면들이 기판의 표면과 필수적으로 평면이되도록 기판 베이스내에 형성된 공동을 이용한다. 기판은 일반적으로 세라믹이거나 복합 구조물이다. 기판에 공동을 형성시키기 위한 통상적인 HDI 기법은 컴퓨터로 조절되는 다이아몬드 기구로된 비트를 사용하여 공동 물질을 기계적으로 가공하거나 분쇄하는 것이다. 이러한 시간 소모적인 공정은 목적하는 칩 공동 깊이를 항상 제공하는 것은 아니며 기판을 쓸모없게 만드는 균열을 발생시킬 수 있다.
칩들을, 기계적, 열적 및 전기적 적재를 위해 이들 분쇄된 공동내로 여러방울의 다이 부착 결합제상에 놓는다. 칩-다이 부착 접착제 계면에 불균일한 표면 장력이 존재하기 때문에 이러한 공정으로 배치된 칩들은 추가의 공정동안 이탈될 수 있다. 이러한 이탈은 칩 배치의 정확성을 감소시켜, 각각의 전기적인 상호접속을 칩 오배열에 적합화시키기 위한 추가의 공정 단계들이 필요하게 된다. 또한, 통상적인 기판에서 칩들을 둘러싸는 해자의 존재는 칩 둘레에 중합체 막 접착제를 희박화하고 그러한 해자위로 중합체 막을 누출시킬 수 있으며, 따라서 칩웰에 가깝게 바이어스를 놓고 상호접속을 패턴화하는 난이도를 가중시킬 수 있다. 추가로, 세라믹 기판과 그 위에 놓인 중합체의 열팽창 계수간의 불일치는 때때로 접착층에 응력을 유발시켜, 중합체 막이 기판으로부터 분리되는 것을 촉진시키는 경향이 있다.
필리언(Fillion) 등에 의한 "집적 회로 모듈의 제작 방법(Method for Fabricating an Integrated Circuit Module)"이라는 제목의 미국 특허 제 5,353,498 호에는 막상에 놓인 칩 주위에 플라스틱을 성형시켜 분쇄 공정을 배제하고 칩과 기판간에 해자없이 편평한 표면을 제공함으로써 HDI 기판을 제작하는 방법이 개시되어 있다. 간단히, 상기 기법은 베이스위에 절연성 베이스 시이트를 적용시킴을 포함한다. 접촉 패드를 갖는 하나이상의 칩을 상기 베이스 시이트상에 엎어 놓는다. 금형을 목적하는 주변부 둘레에 배치하고 이 금형은 하나이상의 칩을 둘러싼다. 기판 성형 물질을 가하고 이어서 상기 금형내에서 경화시킨다. 이어서 금형 및 베이스를 제거하고, 기판을 뒤집고 칩들을 상호접속시킨다. 성형 물질이 칩들을 둘러싸고 칩들과 직접적으로 접촉될때 칩의 규소와 성형 물질의 중합체 매트릭스간의 열 팽창 계수의 차이로 인해 응력이 형성된다.
이러한 응력을 감소시키기 위해서, 미국 특허 제 5,353,498 호의 하나의 실시태양은 얇은 중합체 시이트를, 기판 성형 물질을 가하기 전에 칩의 배면위에 놓았다. 이로인해 칩들사이에 공기 해자가 생성되고 응력 형성이 다소 감소된다; 그러나, 상술한 바와 같이, 이들 해자의 존재는 칩 둘레에 중합체 막 접착제를 희박화하고 상기 해자위로 중합체 막을 누출시킬 수 있다. 또한, 모듈로부터 열을 제거하는데 유용한 열 플러그를, 이 열 플러그가 있는 칩과 없는 칩간의 극단적인 두께 차이로 인해 상기 얇은 중합체 시이트로 캡슐화할 수 없다.
결과적으로, 금형이 화학종들에 대한 노출로부터 기판을 보호하고 모듈내에 형성된 응력을 감소시키기 위한 기작을 추가로 제공하는 기판의 통합 부분으로 되는 플라스틱 성형 공정을 갖는 것이 바람직하다.
따라서, 본 발명의 주 목적은 응력 감소성의 뒤틀림이 적은 성형된 플라스틱 기판의 일부로서 신규한 컴플라이언트층을 갖는 고밀도의 상호접속된 모듈을 제공하는 것이다.
도면을 포함한 전체 명세서로부터 자명해질 상기 및 기타의 목적들은 본 발명에 따라 중합체성 기판 성형 물질로 칩들을 둘러싸기전에 다수의 집적 회로 칩 주위에 하나이상의 컴플라이언트 물질층을 놓음으로써 성취된다.
간단히, 본 발명의 바람직한 실시태양에 따라, 집적 회로 모듈 기판의 제작 방법은 하기의 단계들을 포함한다:
절연성 베이스 시이트를 베이스 부재상에 적용시킨다(이때 베이스 시이트는 접착층으로 덮여있다). 각각이 접촉 패드를 갖는 다수의 집적 회로 칩들을 상기 베이스 시이트위의 접착층상에 엎어 놓는다. 하나이상의 컴플라이언트 물질층을 상기 칩의 접착제 비함유 표면 주위에 배치한다. 이어서 금형을 목적하는 주변부 둘레에 위치시켜 칩과 컴플라이언트 물질을 둘러싸도록 한다. 중합체성 기판 성형 물질을 금형에 가하여 접착층과 접촉하고 있는 접촉 패드를 함유하는 칩 표면을 제외한 모든 칩과 컴플라이언트 물질의 표면을 캡슐화한다. 이어서 중합체성 물질을 상기 금형내에서 경화시킨다. 금형을 제거하고, 이어서 고밀도 상호접속(HDI) 구조물을 칩 패드의 표면위에 배치하며, 이때 베이스 시이트는 선택적으로 HDI 구조물에 대한 제 1 유전층으로 된다.
본 발명으로서 간주되는 주제를 특별히 지적하고 명세서의 결론부에서 명백히 특허청구한다. 본 발명을 추가의 목적 및 잇점과 함께 하기 첨부된 도면과 관련된 설명을 참고로 가장 잘 이해할 수 있을 것이다. 도면에서 같은 번호는 같은 소자를 나타낸다.
도 1은 다수의 칩들에 대한 횡단면도로, 칩 패드(15)를 갖고 베이스 부재(10)에 의해 지지되는 베이스 시이트(12)상에 엎어 놓은 캐패시터(20) 및 집적 회로 칩(14)을 나타낸다. 베이스 시이트(12)는 중합체, 예를들어 "KAPTON" 폴리이미드(Kapton은 이.아이. 듀퐁 드 네모아 앤드 캄파니의 상표이다)의 막층(12b)을 포함할 수 있으며, 접촉 접착층(12a), 예를들어 "ULTEM" 폴리에테르이미드 수지(Ultem은 메사츄세츠주 피츠필드 소재의 제네랄 일렉트릭 캄파니의 등록 상표이다) 또는 에폭시/폴리이미드 공중합체 블렌드, 예를들어 워나로우스키(Wojnarowski) 등에게 1992년 4월 28일자로 허여되었으며 통상적으로 양도된 미국 특허 제 5,108,825 호에 개시된 블렌드로 코팅할 수 있다. 본원에 참고로 인용된, 아이켈버거 등에 의해 1991년 8월 5일자로 출원되었으며 통상적으로 양도된 "고밀도 상호접속 열가소성 다이 부착 물질 및 용매 다이 부착 공정(High Density Interconnect thermoplastic die Attach Material and Solvent Die Attach Processing)"이라는 제목의 미국 특허원 제 07/745,982 호에 개시된 바와 같이 용매 다이 부착을 사용할 수도 있다. "엎어 놓은"이란 어구는 접촉 패드(15)가 접착층(12a)과 접촉상태임을 의미한다. 베이스 부재(10)는 임의의 구조 물질(바람직하게 비교적 강성임), 예를들어 플라스틱, 세라믹 또는 금속을 포함할 수도 있다.
칩(14)은 임의의 전기 회로 소자, 예를들어 집적 회로(IC)와 같은 능동 반도체 칩, 및 트랜지스터와 같은 개별형 소자, 및 수동 요소, 예를들어 캐패시터, 저항기, 유도자 및 변환기를 포함할 수도 있다. 칩(14)들은 반드시 동일한 두께를 가질 필요는 없으며, 임의의 통상적인 방식으로 접착층(12a)과 접촉하여 놓일 수 있다. 하나의 실시태양으로, 집고 놓는 기계(pick-and-place machine)(18)(부분적으로 도시됨)가 사용된다. 또다른 실시태양으로, 칩들을 왁스, 또는 낮은 접촉 접착성을 갖는 필름, 예를들어 닛토 캄파니(Nitto Co.)에서 제작된 유형의 웨이퍼 멤브레인("닛토 테이프(Nitto Tape)"로서 알려짐) 및 세미컨덕터 이큅먼트 코포레이션(Semiconductor Equipment Corp.)에서 제작된 유형의 웨이퍼 멤브레인("블루 멤브레인(Blue Membrane)"으로서 알려짐)과 같은 일시적인 표면상에 정확하게 놓고, 이어서 상기 칩들을 상기 일시적인 표면상에 여전히 부착된 상태로 베이스 시이트(12)상에 놓는다. 일시적인 표면의 사용은 칩들이 유사한 두께를 갖는 경우 가장 효과적이다.
베이스 시이트(12)는 접착층(12a) 및 중합체 막(12b)을 포함하며, 유전층이 전형적으로 충분히 경화된 중합체성 막에 적용된 열가소성 또는 열경화성 접착제를 포함하는 HDI 구조물에 대해 제 1 유전층으로서 사용될 수 있다. 경우에 따라, 다수의 접착제/유전체/금속화층들을 형성시키고 최하부 및 노출된 접착층에 부착된 칩들(14)을 갖는 충분히 작용성인 고밀도 상호접속 구조물(하기에 상세히 개시됨)로 가공할 수 있다. 한편으로, 베이스 시이트(12)는 성형후에 제거되는 희생적인 층일 수도 있다. 베이스 시이트를 제 1 유전층으로서 사용하는 경우, 바람직하게 접착층 및 중합체 막층은 모두 350 내지 370 nm의 파장에서 레이저 삭마성이다. 바람직한 실시태양으로, 임의적인 시이트 프레임(16)을 일시적으로 사용하여 베이스 시이트를 베이스 부재(10)의 표면상에서 편평하게 유지시킨다. 프레임(16)은 전형적으로 스테인레스 강, 몰리브덴 또는 티타늄을 포함하지만, 임의의 적합한 구조 물질을 포함할 수도 있다. 칩 부착후에, 보다 양호한 접착을 위해 반응성 이온 부식과 같은 공정들을 사용하여 규소 다이의 배면을 세척하고 접착층(12a)을 거칠게 만들 수도 있다. 선택적으로, VM-651(델라웨어주 윌밍톤 소재의 이.아이. 듀퐁 드 네모아 앤드 캄파니 제품)과 같은 접착 촉진제(도시 안됨)를 추가의 모듈 가공전에 널리 공지된 기법에 의해 접착층(12a)에 도포시킬 수도 있다.
본 발명에 따라, 도 2는 접착제(12a)의 배면과 칩(14) 주위에 배치된 컴플라이언트 물질(17)층을 도시한다. 컴플라이언트 물질(17)을 당해분야의 숙련가들에게 잘 공지된 다양한 방식, 예를들어 분무시키거나, 침지시키거나, 마이크로 주사기에 의해 칩들사이에 분산시키거나, 방사 도포시키는 등으로 칩(14)의 배면에 적용시킬 수도 있다. 컴플라이언트 물질(17)은 칩(14)과 성형 화합물(하기에 상세히 논의됨)간의 열팽창 계수차에 의해 발생될 수도 있는 임의의 응력을 와해시키고 감소시키기 위한 쇼크 적재물로서 작용하도록 고안된다.
컴플라이언트 물질(17)은 다양한 물질들, 예를들어 자외선 및 열 경화성 아크릴레이트, 자외선 및 열 경화성 에폭시, 폴리이미드 및 에폭시 폴리이미드 블렌드, 예를들어 1992년 4월 28일자로 워나로우스키 등에게 허여된 "에폭시/폴리이미드 공중합체 블렌드 유전체 및 이를 포함하는 층상화된 회로(Epoxy/Polyimide Copolymer Blend Dielectric and Layered Circuits Incorporating It)"라는 제목의 미국 특허 제 5,108,825 호에 개시되어 있는 SPIE를 포함할 수 있다. 컴플라이언트 물질(17)은 입자, 섬유, 스크린, 매트 또는 플레이트 형태의 충전제 물질을 포함할 수도 있다. 상기 충전제 물질의 유형 및 양은 모듈 요건을 만족시키기 위해서 각종 물질들의 특성, 예를들어 열 전도도 및 열팽창 계수가 잘 조화되도록 사용할 수 있다. 예를들어 컴플라이언트 물질(17)은 유리, SiC, Al2O3 또는 AlN의 무기 입자, 다이아몬드 또는 그라파이트의 입자, 또는 은 또는 구리의 금속 입자를 포함할 수 있다. 유리, SiC, AlN, 다이아몬드, 실리카 및 그라파이트는 낮은 열팽창 계수를 갖는 반면, 컴플라이언트 물질 중합체 및 금속들은 보다 높은 열팽창 계수를 갖는다. 열전도성 물질들에는 SiC, AlN, 구리, 그라파이트, 실리카 및 다이아몬드가 있으며, 그라파이트 및 다이아몬드가 보다 양호한 전도체이다.
본 발명에 바람직한 컴플라이언트 물질(17)은 약 60 중량%의 SPI 고체와 약 40 중량%의 에폭시 고체의 블렌드로 이루어진 SPIE 중합체 물질을 포함한다. 이 중합체를 미세분산된 미세화된 실리카 입자, 예를들어 S-5631 미세화된 실리카(미주리주 세인트 루이스 소재의 시그마 케미칼(Sigma Chemical) 제조)와 추가로 블렌딩시켜, 디글라임과 같은 적합한 용매중의 실리카 입자 약 55 중량%, SPI 고체 약 27 중량%, 및 에폭시 고체 약 18 중량%의 최종 조성물을 얻는다. 상기 미세화된 실리카는 바람직하게 약 2 내지 약 5 μ의 직경을 갖는다. 실리카는 컴플라이언트 물질(17)의 열팽창 계수를 칩의 열팽창 계수에 보다 근접하도록 저하시킨다. 몇몇 경우, 일부 컴플라이언트 물질(17)을 여전히 모듈 응력을 감소시키기 위해 남겨두면서 칩들을 둘러싸는 해자 부분을 생성시키는 것이 바람직할 수도 있다. 이러한 경우에, 컴플라이언트 물질(17)은 레이저 삭마가능하거나, 또는 콜 등에게 허여된 "레이저 삭마성 중합체 유전체 및 방법"이라는 제목의 미국 특허 제 5,169,678 호에 따라 레이저 삭마성으로 될 수 있어야 한다. 용매의 제거 및 SPIE 블렌드의 충분한 경화는 대략 100 내지 200 ℃의 대류 오븐에서 경사진 소성 단계에 의해 대략 30 분간 상기 두번째 온도에서 유지시킴으로써 성취된다.
용매를 제거하고 중합체 블렌드를 경화시킬때, 컴플라이언트 물질(17)은 수축되며 이에 의해 칩들(14)간 높이의 대략 50%만을 충전시킨다. 칩들(14)간의 50% 충전이면 다수의 용도에는 적합하나, 특히 고밀도의 칩(14), 즉 15 밀 간격의 25 개의 칩이 존재하는 경우, 도 2에 도시된 바와 같이 보다 두꺼운 컴플라이언트 물질(17)층이 필요하다. 두꺼운 층을 생성시키기 위해서, 2 개의 층(17a) 및 (17b)를 결합시켜 하나의 두꺼운 컴플라이언트 물질(17) 층을 생성시킨다. 이는 전형적으로 SPIE(17b)의 제 2 적용에 의해 성취되거나, 또는 다르게는 하나의 두꺼운 컴플라이언트 물질(17) 층을 예를들어 액체 에폭시 또는 UV 경화성 아크릴을 사용하여 100% 고체 혼합물로서 제조할 수 있으며, 이 경우 칩들(14)간의 완전한 충전이 단일 적용으로 성취될 수 있다. 이들 무용매 층의 경화가 일어나면, 용매 손실이 없으며 따라서 수축이 최소로 된다. 두꺼운 컴플라이언트 물질(17)층을 생성하는 더욱 또다른 방법은 제 2의 또다른 컴플라이언트 물질 층(17b), 예를들어 실리콘(예: 실리콘 RTV), 아크릴레이트 등을 제 1 층(17a)상에 침착시키는 것이다. 제 2의 컴플라이언트 물질층(17b)을 경화시킨 후에, 생성된 두께는 대략 18 내지 22 밀이며, 이는 IC 칩(14)의 두께와 비슷하다. 대다수의 모듈에 대해서 칩들(14)을 컴플라이언트 물질(17)에 완전히 침지시킬 필요는 없는 것으로 측정되었다. 그러나, 칩을 컴플라이언트 물질(17)내에 전체적으로 침지시키는 것이 본 발명의 범위내에 있음은 물론이다.
도 3은 도 2 장치의 횡단면도로, 칩 주위에 위치하고 기판 성형 물질(24)로 충전된 금형(22)을 추가로 도시한다. 금형(22)은 "기판" 형태를 생성시킬 수 있는 임의의 적합한 구조물을 포함할 수 있으며, 추가로 도 7에 도시된 바와 같이, 열 및 압력하에서 "기판"을 형성하고 경화시킬 수 있는 구조물일 수도 있다. 그러나, 도 7에 도시된 금형은 단지 성형 물질(24)을 쓸모있는 형상으로 성형시키는 방법에 대한 바람직한 예로 도시된 것이다. 보다 덜 복잡한 다른 디자인은 액체 기제 성형 물질(24)을 적합한 형상으로 경화될 때까지 유지시킬 수 있는 단순한 벽을 포함할 수 있다. 금형(22)은 예를들어 플라스틱이나 금속을 포함하는 임의의 구조 물질로 제작할 수 있으며, 디자인이 허용한다면, 성형된 기판과 함께 추가의 가공중에 유지시키거나 또는 금형 제조후에 제거할 수 있다. 제거가능한 금형은 1회용이거나 재사용가능할 수 있다. 금형이 재사용가능한 경우, 금형을 성형 물질로 채우기 전에 이형제(도시 안됨), 예를들어 TEFLON 폴리테트라플루오로에틸렌(TEFLON은 이.아이. 듀퐁 드 네모아 앤드 캄파니의 상표이다), 실리콘 또는 비점착성 식물성 오일을 분무시키는 것이 유용하다.
가능한 기판 성형 물질(24)에는 열가소성 및 열경화성 유형의 중합체를 포함한 지방족 및 방향족 중합체, 및 ULTEM 폴리에테르이미드 수지, 아크릴레이트, 폴리우레탄, TEFLON 폴리테트라플루오로에틸렌, 에폭시, 벤조사이클로부텐(BCB), 폴리이미드 또는 기타의 중합체와 같은 각종 중합체들의 블렌드가 있으나, 이들로 제한되지 않는다. 성형 물질(24)은 또한 입자, 섬유, 스크린, 매트 또는 플레이트 형태의 충전제 물질을 십중팔구 포함할 것이다. 상술한 바와 같이(컴플라이언트 층(17)에 대한 충전제 물질의 논의에서), 모듈 요건을 만족시키기 위해서 다양한 성형 물질 특성, 예를들어 열 전도도 및 열팽창 계수가 잘 조화되도록 충전제 물질의 유형 및 양을 사용할 수 있다.
본 발명의 바람직한 성형 물질은 이송 성형 분말, 예를들어 Hysol MG48F(뉴욕주 올린 소재의 덱스터 코포레이션(Dexter Corporation)에서 공급), 또는 Plaskon SMT-B-1(조지아주 알파레타 소재의 아모코 일렉트릭(Amoco Electronic)에서 공급)이다. 상기 바람직한 성형 물질(24)을 순응적으로 코팅된 다이의 배면에 도포하고 금형/라미네이터(도 7)내에 넣는다. 칩 및 금형 정착물을 대략 200 ℃로 예열된 라미네이터에 넣고 이어서 진공을 대략 1 분간 적용시킨다. 일단 금형 정착 온도가 150 ℃에 도달하면, 상부 스테인레스 강판에 50 lb/in2(psi)의 압력을 가하여, 성형 화합물을 주형 형상으로 압착시키고 주형내로 기계가공되는 방출구를 통해 과잉의 물질을 밀어낸다. 성형 물질(24)을 가압하에 200 ℃에서 30 분간 경화시킨다. 이어서 금형/라미네이터를 100 ℃ 미만으로 냉각시키고, 압력을 대기압으로 감소시키고, 플라스틱 성형품을 회수하여 다듬는다(도 2 및 3에서 영역 (300)). 이 시점에서, 경화된 플라스틱 성형품은 추가의 HDI 가공을 위해 준비가 된 상태이다.
도 4는 도 3 장치의 횡단면도로, 금형(22)을 성형 물질(24)로부터 제거하고 베이스 시이트(12)를 다듬질하여 베이스 부재(10)로부터 분리시킨 후의 매립된 칩들을 추가로 도시한다.
도 5는 도 4 장치의 횡단면도로, 성형된 기판(24)상에 배치되고 칩(20) 및 (14)를 포함하는 다층 HDI 구조물(26)을 추가로 도시한다. HDI(26) 구조물은 관통 개구(30a)를 갖는 유전층(12b)를 포함하고 전기 전도체(32a) 패턴을 지지하는 제 1 상호접속층(28)을 포함한다. 제 2 상호접속층(29)은 관통 개구(30b)를 갖는 유전층(35)을 포함하고 전기 전도체(32b) 패턴을 지지한다. 추가의 상호접속층들을 경우에 따라 적용시킬 수 있다. 관통 개구(30a) 및 (30b)의 형성 및 충전 방법, 전기 전도체(32a) 및 (32b)의 패턴화 방법, 및 하나이상의 상부 상호접속층(29)의 제작 방법은 1992년 11월 3일자로 고르지카(Gorczyca) 등에게 허여된 미국 특허 제 5,161,093 호; 1989년 5월 30일자로 아이켈버거 등에게 허여된 미국 특허 제 4,835,704 호; 및 1988년 11월 8일자로 아이켈버거 등에게 허여된 미국 특허 제 4,783,695 호에 개시되어 있으며, 상기 각 특허는 통상적으로 양도되고 본 발명에 참고로 인용되어 있다.
도 5에 도시된 멀티칩 모듈이 작동될때, 칩(14)은 열을 발생한다. 일반적으로, 규소의 열팽창 계수는 대략 4 ppm/℃인 반면, 전형적인 성형 물질(24)의 열팽창 계수는 대략 14 ppm/℃이다. 따라서, 칩(14)이 가열되기 시작함에 따라, 모듈내의 응력도 또한 칩(14)과 성형 물질(24)간의 팽창차이로 인해 증가한다. 컴플라이언트 물질(17)은 낮은 모듈러스를 가지며 칩들 사이에(최대 응력이 존재함)에 놓이기 때문에, 상기 응력이 고 모듈러스 성형 물질에 도달하기전에 상기 응력을 신장시키고, 상기 응력에 순응하고 상기 응력을 소산시킬 수 있다. 예를들어, 전형적인 컴플라이언트 물질, 예를들어 SPI 135(MicroSi Inc. of Phoenix, AZ으로부터 입수)는 대략 100,000의 모듈러스를 갖는 반면, 전형적인 성형 물질, 예를들어 Plaskon SMT-B-1은 대략 2,000,000의 모듈러스를 갖는다.
낮은 모듈러스의 컴플라이언트 물질(17)이 유용할 수 있는 멀티칩 모듈내에 다른 응력원이 존재한다. 예를들어, 일부 성형 물질(24)은 Z-축(모듈의 상부에서 기부로)으로 상당히 수축하여, 모듈을 휘게 하는 경향이 있다. 이러한 수축을 극복하는 종래의 방법은 성형 물질(24)을 경화시킨 후에 모듈을 기계적으로 가공하여 허용가능한 모듈을 생산하는 것이었다. 그러나, 컴플라이언트 물질(17)은 이러한 기타의 응력원도 또한 상당히 감소시켜, 편평한 모듈을 재생산가능하게 생산하는 능력을 상당히 증가시킨다.
도 8은 도 3과 유사한 횡단면도로, 칩(14)의 수동 배면상에 위치한 열 또는 열-전기적 플러그(열 플러그(40)으로 도시됨)를 추가로 포함한다. 이들 플러그를 경우에 따라 접지를 목적으로 은 에폭시(도시 안됨)에 의해 칩에 결합시킬 수 있다. 본 발명의 주요 잇점들중 하나는 열 플러그(40)를 이용하여 칩의 배면으로부터의 열을 소산시킬 수 있으며, 동시에 컴플라이언트 물질을 전체 모듈내에 최소의 응력이 발생되도록 사용할 수 있다는 것이다. 모든 종래 기술의 방법에서, 열 플러그를 포함할 수 있는 신뢰성있고 응력이 없는 모듈을 생산하는 것은 어려웠다.
열 플러그(40)에 필요한 열 전도도는 모듈의 열 소산 특성, 계획된 용도의 환경 조건, 및 회로의 설계 수명에 따라 변화된다. 높은 열 전도성 충전 물질, 예를들어 그라파이트, 은 에폭시 또는 다이아몬드가 대부분의 고 전력 용도에 충분하지만, 대단히 높은 전력 강도, 예를들어 모듈당 100 와트를 초과하는 강도를 위해서는 열 플러그(34)가 유용하다. 열 플러그(40)는 임의의 열 전도성 물질, 예를들어 몰리브덴 또는 구리, 또는 혼합물, 예를들어 알루미늄을 포함하는 탄화규소 매트릭스(란자이드 코포레이션(Lanxide Corporation) 제작)를 포함할 수 있다. 도 8에 도시된 바와 같이, 금형(22)의 높이는 바람직하게 칩(14)에 부착된 열 플러그(40)의 높이를 초과하지 않는다. 열 플러그(40) 및 금형(22)은 생성된 기판 및 열 플러그의 외부 테두리가 동일평면상에 있도록 선택된다.
본 발명을 몇몇 바람직한 실시태양에 따라 상세히 개시하였지만, 당해분야의 숙련가들에 의해 다수의 변화 및 수정을 행할 수도 있다. 따라서, 본 발명은 단지 첨부된 특허청구의범위에 의해서만 제한되며, 본 발명에 나타낸 실시태양을 기술하는 상세한 설명 및 장치들에 의해서는 제한되지 않는다.
본원발명에 따르면, 컴플라이언트 물질층을 칩들 사이 또는 그 주위에 포함함으로써, 칩과 성형 물질 사이의 열 팽창 계수의 차이에 의해 생성되는 응력이 크게 감소하게 되며, 또한 열 또는 열-전기적 플러그를 포함함으로써 칩의 배면으로부터 열을 소산시킬 수 있게 된다.
도 1은 접착제 코팅된 막층상에 엎어 놓은 칩들의 횡단면도로, 상기 막층은 완성된 모듈에 상호접속된 층의 일부를 포함할 수도 있다.
도 2는 도 1과 유사한 횡단면도로, 칩들 사이 및 그 주위에 배치된 컴플라이언트 물질을 추가로 도시한다.
도 3은 도 2와 유사한 횡단면도로, 칩들과 컴플라이언트 물질주위에 위치하고 기판 성형 물질을 포함하는 금형을 추가로 도시한다.
도 4는 도 3과 유사한 횡단면도로, 기판 성형 물질중에 매립된 칩들을 추가로 도시하며, 금형 제거후에 칩들 사이 및 그 주위에 배치된 컴플라이언트 물질을 갖는다.
도 5는 도 4와 유사한 횡단면도로, 성형된 기판상의 칩에 가해진 고밀도 상호접속 구조물을 추가로 도시한다.
도 6는 2 층의 컴플라이언트 물질과 함께 접착제 코팅된 막층상에 엎어 놓은 2 개 칩의 횡단면도이다.
도 7은 기판 성형 물질의 형성 및 경화에 사용된 바람직한 라미네이터/금형의 횡단면도이다.
도 8는 도 3과 유사한 횡단면도로, 향상된 열 제거를 위해 칩들의 수동 배면상에 배치된 열 플러그를 추가로 도시한다.

Claims (21)

  1. 중합체 막을 포함하는 절연성 베이스 시이트를 베이스 부재위에 적용시키는 단계(이때 중합체 막은 베이스 부재 반대쪽 면위에 배치된 접착제 코팅층을 갖는다);
    접촉 패드를 갖는 다수의 칩을 베이스 시이트의 접착제 코팅층상에 엎어 놓는 단계;
    하나이상의 컴플라이언트 물질층을 다수의 칩들 사이 및 그 주위에 배치시키는 단계;
    기판 성형 물질을 칩과 컴플라이언트 물질층 주위에 가하는 단계;
    기판 성형 물질을 경화시키는 단계;
    베이스 시이트로부터 베이스 부재를 분리시키는 단계;
    베이스 시이트를 통해 다수의 바이어스를 형성시키는 단계(이때 상기 다수의 바이어스중 일부는 다수의 칩상의 접촉 패드들중 미리 정해진 것들과 정렬된다); 및
    베이스 시이트중의 다수의 바이어스중 선택된 것들을 통해 전기 전도체 패턴을 제공하여 집적 회로 모듈을 형성시키는 단계를 포함하는
    집적 회로 모듈의 제작 방법.
  2. 제 1 항에 있어서,
    칩과 컴플라이언트 물질층 주위에 금형을 배치시키는 단계;
    기판 성형 물질을 금형내에 가하는 단계; 및 이어서
    상기 기판 성형 물질로부터 기판 성형 물질의 경화후에 금형을 제거하는 단계를 추가로 포함하는 집적 회로 모듈의 제작 방법.
  3. 제 1 항에 있어서,
    상기 기판 성형 물질이 폴리에테르이미드 수지, 폴리테트라플루오로에틸렌, 에폭시, 벤조사이클로부텐, 아크릴레이트, 폴리우레탄 및 폴리이미드로 이루어진 그룹중에서 선택된 물질을 포함하는 집적 회로 모듈의 제작 방법.
  4. 제 3 항에 있어서,
    상기 기판 성형 물질이 입자, 섬유, 스크린, 매트, 플레이트 및 이들의 조합으로 이루어진 그룹중에서 선택된 형태의 충전제 물질을 포함하는 집적 회로 모듈의 제작 방법.
  5. 제 4 항에 있어서,
    상기 충전제 물질이 유리, SiC, AlN, 다이아몬드, 그라파이트, Al2O3, 금속 및 이들의 조합으로 이루어진 그룹중에서 선택되는 집적 회로 모듈의 제작 방법.
  6. 제 1 항에 있어서,
    상기 하나이상의 컴플라이언트 물질층중 제 1 층이 자외선 경화성 및 열 경화성 아크릴레이트, 및 자외선 경화성 및 열 경화성 에폭시, 폴리이미드 및 에폭시/폴리이미드 블렌드로 이루어진 그룹중에서 선택된 물질을 포함하는 집적 회로 모듈의 제작 방법.
  7. 제 6 항에 있어서,
    상기 하나이상의 컴플라이언트 물질층이 입자, 섬유, 스크린, 매트, 플레이트 및 이들의 조합으로 이루어진 그룹중에서 선택된 형태의 충전제 물질을 포함하고, 상기 충전제 물질이 유리, SiC, AlN, 다이아몬드, 그라파이트, Al2O3, 금속 및 이들의 조합으로 이루어진 그룹중에서 선택되는 집적 회로 모듈의 제작 방법.
  8. 제 6 항에 있어서,
    상기 하나이상의 컴플라이언트 물질층의 추가적인 층이 실리콘, 자외선 경화성 및 열 경화성 아크릴레이트, 및 자외선 경화성 및 열 경화성 에폭시, 폴리이미드 및 에폭시/폴리이미드 블렌드로 이루어진 그룹중에서 선택된 물질을 포함하는 집적 회로 모듈의 제작 방법.
  9. 제 1 항에 있어서,
    상기 금형이 결합된 금형/라미네이터를 포함하고, 상기 기판 성형 물질이 이송 성형 물질을 포함하는 집적 회로 모듈의 제작 방법.
  10. 제 1 항에 있어서,
    기판 성형 물질을 가하기전에 하나이상의 칩들의 배면상에 열 플러그를 고정시키는 단계를 추가로 포함하는 집적 회로 모듈의 제작 방법.
  11. 다수의 칩(이때 상기 칩들은 각각 그의 표면에 배치된 접촉 패드를 가지며, 상기 칩과 패드는 모두 실질적으로 공통 평면에 있다);
    상기 칩들사이 및 그 주위에 배치되고 상기 칩들의 상기 표면으로부터 상기 칩들의 배면까지 거리의 적어도 상당부분에 걸쳐 연장되는 하나이상의 컴플라이언트 물질층;
    상기 컴플라이언트 물질을 둘러싸는 경화된 기판 성형 물질;
    상기 칩들의 표면과 상기 경화된 기판 성형 물질상에 배치된 유전층(이때 상기 유전층은 그 안에 다수의 바이어스를 포함하며, 상기 다수의 바이어스중 적어도 일부는 상기 접촉 패드들중 미리 정해진 것들과 각각 정렬되어 있다); 및
    상기 유전층의 상기 다수의 바이어스들중 선택된 것들을 통해 연장된 전기 전도체 패턴을 포함하는
    집적 회로 모듈.
  12. 제 11 항에 있어서,
    상기 경화된 기판 성형 물질이 열가소성 화합물, 열경화성 화합물, 폴리에테르이미드 수지, 폴리테트라플루오로에틸렌, 에폭시, 벤조사이클로부텐, 아크릴레이트, 폴리우레탄 및 폴리이미드로 이루어진 그룹중에서 선택된 물질을 포함하는 집적 회로 모듈.
  13. 제 12 항에 있어서,
    상기 기판 성형 물질이 입자, 섬유, 스크린, 매트, 플레이트 및 이들의 조합으로 이루어진 그룹중에서 선택된 형태의 충전제 물질을 포함하는 집적 회로 모듈.
  14. 제 13 항에 있어서,
    상기 충전제 물질이 유리, SiC, AlN, 다이아몬드, 그라파이트, Al2O3, 금속 및 이들의 조합으로 이루어진 그룹중에서 선택된 집적 회로 모듈.
  15. 제 11 항에 있어서,
    상기 하나이상의 컴플라이언트 물질층중 제 1 층이 자외선 경화성 및 열 경화성 아크릴레이트, 및 자외선 경화성 및 열 경화성 에폭시, 폴리이미드 및 에폭시/폴리이미드 블렌드로 이루어진 그룹중에서 선택된 물질을 포함하는 집적 회로 모듈.
  16. 제 15 항에 있어서,
    상기 하나이상의 컴플라이언트 물질층이 입자, 섬유, 스크린, 매트, 플레이트 및 이들의 조합으로 이루어진 그룹중에서 선택된 형태의 충전제 물질을 포함하고, 상기 충전제 물질이 유리, SiC, AlN, 다이아몬드, 그라파이트, Al2O3, 금속 및 이들의 조합으로 이루어진 그룹중에서 선택되는 집적 회로 모듈.
  17. 제 15 항에 있어서,
    상기 하나이상의 컴플라이언트 물질층의 추가의 층이 실리콘, 자외선 경화성 및 열 경화성 아크릴레이트, 자외선 경화성 및 열 경화성 에폭시/폴리이미드 블렌드로 이루어진 그룹중에서 선택된 물질을 포함하는 집적 회로 모듈.
  18. 제 11 항에 있어서,
    상기 기판 성형 물질이 이송 성형 물질을 포함하는 집적 회로 모듈.
  19. 제 11 항에 있어서,
    상기 칩들의 하나이상의 배면으로부터 적어도 상기 경화된 기판 성형 물질의 반대면까지 통해 연장된 열 플러그를 추가로 포함하는 집적 회로 모듈.
  20. 제 19 항에 있어서,
    상기 열 플러그가 전기 전도성 물질을 포함하는 집적 회로 모듈.
  21. 제 20 항에 있어서,
    상기 열 플러그가 구리, 몰리브덴, 및 알루미늄을 포함하는 탄화규소 매트릭스로 이루어진 그룹중에서 선택된 물질을 포함하는 집적 회로 모듈.
KR1019960059993A 1995-11-23 1996-11-29 응력감소성성형기판의일부로서컴플라이언트층을갖는고밀도의상호접속된회로모듈 KR100496781B1 (ko)

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* Cited by examiner, † Cited by third party
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