JP3618393B2 - 高熱伝導性を有するボールグリッドアレイ集積回路パッケージ - Google Patents

高熱伝導性を有するボールグリッドアレイ集積回路パッケージ Download PDF

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Description

【０００１】
【産業上の利用分野】
本発明は、大略、半導体集積回路装置のパッケージ技術に関するものであって、更に詳細には、熱伝導性技術に関するものである。
【０００２】
【従来の技術】
ソリッドステート電子装置の製造における改良が継続してなされており、その結果、集積回路の機能性、集積度及び性能が増加している。最近の集積回路によって発生される熱の量、従って散逸されることを必要とする電力の量は、通常、集積回路の集積度及び速度が増加すると共に増加する。従って、集積回路によって発生される熱を取除くことは、依然として最近の集積回路パッケージ及びシステム設計者の懸念事項であり、高温で動作される場合に集積回路の性能が失われたり信頼性が劣化すること等を考慮することが必要がある。
【０００３】
更に、より小型の電子システムに向かっての傾向がいまだに続いており、複雑性が高く且つ高性能の集積回路によって発生される熱問題を悪化させている。例えば、ラップトップ型又はノートブック型のコンピュータが最近とみにポピュラ−となっているが、例えばパーソナルデジタルアシスタント（ＰＤＡ）等の更により小型のコンピュータシステムに対する市場の圧力が継続して存在している。然しながら、これらの小型のシステムは、例えば集積回路の対流冷却を行なうためのファンを使用すること等の大型のコンピュータシステムに対して使用可能な熱を取去る従来の技術の多くのものを排除している。そうであるから、システム内の集積回路から熱を取去る主要なモードとして、最近の多くのシステムでは熱伝導を利用している。
【０００４】
ボールグリッドアレイ（ＢＧＡ）タイプの集積回路パッケージが最近ポピュラーとなっている。従来のＢＧＡパッケージは、レイアウト及び配列の点において、ピングリッドアレイ（ＰＧＡ）パッケージと類似しており、集積回路パッケージの下側に矩形形状又は正方形形状のアレイ接続部を設ける点において類似している。然しながら、ＰＧＡパッケージにおいて使用されるピンコネクタの代わりに、ＢＧＡパッケージでは各コネクタ位置に位置させた半田ボールを使用している。当該技術分野において公知の如く、ＢＧＡパッケージは、プリント回路ボードの表面における導体へ接続を形成するために、半田ボールをリフローさせることによりプリント回路ボードへ取付けられる。ＢＧＡパッケージは、半田の表面張力がＢＧＡパッケージをプリント回路ボード上の対応する導体と適切な配列状態とさせる傾向があるので、自己整合的であるという重要な利点を提供している。
【０００５】
更に、種々のタイプのＢＧＡ集積回路パッケージが公知であり、例えば「キャビティアップ」型のもの及び「キャビティダウン」型の両方のものが存在している。従来のキャビティアップＢＧＡパッケージは、パッケージ基板のキャビティ内に（又は表面上に）回路の表面を上に向けて集積回路チップを装着し、その上側においてパッケージとチップとの間にワイヤボンドを取付け、次いでトランスファモールドを行なうか又はその他の方法でチップ及びボンドワイヤの上にプラスチックを供給してチップ及びワイヤに対して環境に対する保護を与えるものである。チップと反対側の基板の側に半田ボールを設け、次いでパッケージしたチップをシステムプリント回路ボードへ装着させる。チップの下側の位置において基板を貫通するメッキしたビア（貫通導体）を使用することが公知であるが、それはパッケージしたチップが装着されるプリント回路ボード上の導体からオフセットされて、チップからその外部環境への熱伝導を与える。
【０００６】
従来のキャビティダウン集積回路パッケージでは、パッケージ基板のキャビティ内又はその表面上に集積回路チップを装着し、次いでそれに対してボンドワイヤを取付け且つモールド又はその他の方法でチップの周りにプラスチックを供給する。このタイプのパッケージにおいては、基板のチップと同じ側に半田ボールが設けられ、従って、パッケージしたチップを回路ボードへ取付けた後、チップは上下を反転して即ち集積回路の回路が下側に面した状態で配設される。キャビティダウンパッケージの基板内に配設される熱伝導性のスラグに対してチップを装着し、装着した後に、スラグがチップと反対側において露出させることが公知である。スラグの露出された上表面にヒートシンクを装着することが可能であり、従ってヒートシンクは上方向へ延在し且つ対流冷却を容易とさせる。この配列は、例えばラップトップや、ノートブック型又はハンドヘルド型のコンピュータ等の最近の小型のコンピュータシステムに対して特に適したものではない。何故ならば、これらのシステムはファンを収納することが不可能であり、且つハウジング内において空気の流れがほとんど存在しないか又は全く存在しないように設計され（「ゼロの空気の流れ」）、その代わりに、熱伝導及び自然の対流熱伝達に依存するものである。
【０００７】
【発明が解決しようとする課題】
本発明は、パッケージチップからそれが装着されているシステム回路ボードへの熱伝導を改良した集積回路パッケージを提供することである。
【０００８】
本発明の別の目的とするところは、キャビティアップ配向状態で配設したそのようなパッケージを提供することである。
【０００９】
本発明の更に別の目的とするところは、ボールグリッドアレイ（ＧＢＡ）型のそのようなパッケージを提供することである。
【００１０】
本発明の更に別の目的とするところは、対流冷却に対する必要性を減少させたそのようなパッケージに関するものである。
【００１１】
【課題を解決するための手段】
本発明はキャビティアップ配向状態のボールグリッドアレイ（ＢＧＡ）パッケージの形態で実現することが可能である。例えば銅から構成されている熱伝導性のスラグが、貫通する開口を有するパッケージ基板へ取付けられ、基板それ自身はプリント回路ボード又はセラミック基板から形成することが可能である。スラグの第一表面は基板の第一表面即ち下側表面の面の下側に存在している。スラグの第二表面は基板の下側へ取付けられる。集積回路チップが開口内においてスラグへ取付けられ、且つチップのボンドパッドとパッケージ導体との間にボンディングが形成され、次いでプラスチックをモールド成形するか又は供給することによりチップの封止を行なう。パッケージの端子に対応する位置においてスラグの周りに半田ボールが基板パッケージの下側に取付けられる。システム回路ボードに取付けると、スラグとシステム回路ボードとの間に熱的及び電気的接続が形成され、且つ半田ボールコネクタのそれらの夫々のシステム回路ボード端子に対する電気接続が形成される。従って、スラグがチップとシステム回路ボードとの間に直接的な熱伝導を与え、チップから熱を伝導により放熱させる場合にシステム回路ボードの熱伝導性を利用している。
【００１２】
【実施例】
図１Ａ，１Ｂ及び２Ａ，２Ｂを参照して、本発明の第一の好適実施例に基づくパッケージした集積回路１０について詳細に説明する。以下の説明は単一の集積回路チップを有するパッケージの例を使用しているが、本発明は、例えば、ハイブリッド集積回路又はマルチチップモジュールにおけるように、複数個の集積回路チップをボードへ装着し又はパッケージングする場合に適用可能であることを理解すべきである。
【００１３】
パッケージした集積回路１０のアクティブな要素は半導体チップ１２であり、それは、例えば、マイクロプロセサ、メモリ、論理装置、アナログ装置又は当該技術分野において公知の如く単一チップ集積回路において実現されるその他の電子的機能等のソリッドステート集積回路装置である。本発明のこの実施例によれば、チップ１２はその底部（非活性）表面が導電性スラグ１４へ取付けられており、スラグ１４は基板１６の内部及びその面の下側に装着されている。
【００１４】
基板１６はセラミック基板、プリント回路ボード、又はその他の同様の基板とすることが可能であり、それはチップ１２に対して及びそれからの電気信号を担持するために基板の上又は中に導体１７を有しており（図１Ｂ参照）、且つ内部に導電性スラグ１４が装着される開口又は受け器を有している。ボンドワイヤ１８は従来の態様でチップ１２上のボンドパッドに対して導体１７を接続させる。メッキされたビア即ち貫通導体２２が基板１６の上表面上の導体１７と基板１６の下側表面上の半田ボール２４との間に接続を形成している。本発明のこの実施例によれば、半田ボール２４は導電性スラグ１４の周りに従来のボールグリッドアレイの態様で配列されており、且つパッケージした集積回路１０が装着されるシステム回路ボード２８の上表面（図２Ａ参照）上のランド又はその他の表面導体２３（図１Ｂ参照）に対応している。プラスチックモールド化合物、エポキシ、ポッティング化合物、又はその他の従来の集積回路封止物から形成される封止物２０がチップ１２及びワイヤ１８を被覆して環境及び機械的な保護を与えている。
【００１５】
導電性スラグ１４は、好適には、熱伝導が高い物質から形成されており、従ってチップ１２からの熱は容易に熱伝導により放熱させることが可能である。更に、チップ１２に対して電気的接続がなされる場合には、導電性スラグ１４も好適には導電性のものである。導電性スラグ１４に対する好適な物質は銅であるが、熱伝導性である公知のその他の物質、又、所望により、電気的に導電性である物質をスラグ１４のために使用することが可能である。
【００１６】
半田ボール２４も、基板１６の下側でそれと接触してアレイの態様で配列されている。スラグ１４及び半田ボール２４はチップ１２から熱を伝導により持ち去ることが可能である。スラグ１４はシステム回路ボード２８内の接地面へ接続させることが可能である（図２Ａ参照）。この接地面は接地へバイアスさせるか又は別の基板バイアス電圧へバイアスさせることが可能であり、後者の場合には、スラグ１４もチップ１２に対する適切な接地を与える。本発明のこの実施例に基づくパッケージした集積回路１０をシステム回路ボード２８に取付けた状態で図２Ａに示してあるが、当業者にとって明らかな如く、パッケージされた集積回路１０は、しばしば、個別的に製造され且つ販売され、購入者がパッケージした集積回路１０をコンピュータ又はその他の最終的な装置におけるシステム回路ボードへの据え付けを行なう。
【００１７】
パッケージした集積回路１０を製造する場合には、最初に、スラグ１４を基板１６の対応するキャビティ即ち凹所内へ挿入し、好適には、機械的な強度を得るためにスラグ１４をこのキャビティ内にエポキシにより接着させる。次いで、例えば導電性エポキシ又は共晶マウント等の従来のダイ取付け技術によって、チップをスラグ１４の上表面へ装着させる。次いで、例えば熱圧縮又は超音波ボンティング等の従来の技術によって、基板１６とチップ１２との間にボンドワイヤ１８を取付ける。ワイヤボンドプロセスを完了すると、従来の態様でチップ１２及びワイヤ１８の上に封止物２０を形成する。図１Ａの実施例においては、封止物２０は従来のトランスファモールドによって形成したものであり、一方、封止物２０は従来の態様で供給し且つ硬化させることによりチップ１２及び基板１６の上に形成させることが可能である。例えば、基板１６の下側に半田マスク（不図示）を設ける従来の態様で基板２４の下側に半田ボール２４を形成する。
【００１８】
パッケージした集積回路１０の製造を完了し、且つパッケージした状態で所望の電気的テストを行なった後に、パッケージした集積回路１０はシステム回路ボード２８へ装着する準備がなされる（図２Ａ参照）。パッケージした集積回路１０の装着は、好適には、回路ボードに対するＢＧＡパッケージの表面装着用のＩＲリフロー又はその他の従来の技術により行なわれる。更に、スラグ１４とシステム回路ボード２８との間における界面２９において、導電性スラグ１４の下側をメッキすることが可能である。メッキしたスラグ１４はシステム回路ボード２８へボンドさせるリフロー期間中にウエット可能即ち湿潤可能な表面を与え、チップ１２からシステム回路ボード２８への熱伝導面積を最大とさせる。この熱伝導経路はシステム回路ボード２８がヒートシンクとして動作することを可能とさせる。導電性スラグ１４は、例えば錫、ニッケル又はその他の適宜のメッキ用物質等の従来の物質でメッキすることが可能である。一方、処理変動に起因して、リフロー期間中に、スラグ１４がチップ１２からシステム回路ボード２８への熱伝導経路を与えることの能力を実質的に阻害することなしに、スラグ１４とシステム回路ボード２８との間に小さな空気ギャップ又はボイドが残存する場合がある。
【００１９】
導電性スラグ１４は半田バンプ２４の半田リフロー期間中にスタンドオフ即ち離隔体として作用する。図１Ａに示した如く、半田バンプの特定の崩壊距離２６は基板１６の面下側の導電性スラグ１４の高さによって決定される。リフローの後の半田バンプ２４の形状は、半田の始めの体積及び崩壊距離２６によって決定される。一例として、リフローの後の半田バンプ２４の形状は、実質的に円形状のまま残存するか（図２Ａ参照）、又は砂時計形状となる場合がある（図２Ｂ参照）。砂時計形状の方がより望ましく、特定の崩壊距離２６及び半田の始めの体積に従って最適化させることが可能である。
【００２０】
図３及び４は本発明の第二実施例に基づくパッケージした集積回路３０の断面を示している。本発明のこの実施例によると、パッケージした集積回路３０は、熱伝導性スラグ３４の上に装着したチップ３２を有している。スラグ３４は基板３６の面の下側に位置しており、且つ基板３６の横方向表面を提供する位置３５において基板３６の下側に取付けられており、そこの位置３５においてスラグ３４はエポキシ又はその他の方法により固着させることが可能である。この構成においては、基板３６を貫通して開口が設けられており、そこにチップ３２が装着されている。この構成は、パッケージ全体の高さを減少させることを可能とし、且つワイヤの長さを最小にした状態で基板３６上のボンドワイヤランドの配列に対して最大の面積を与え、一方下側における熱伝導表面積を最大としている。
【００２１】
ボンドワイヤ３８は、基板３６における導体（不図示）をチップ３２の表面上のパッドへ電気的に接続している。本発明のこの実施例においては、基板３６のキャビティ上、従ってチップ３２及びワイヤ３８の上に封止物４０を配設している。本発明のこの実施例による封止物４０は注射器又はその他の液体供給器によって供給され、次いで従来の態様で硬化され、いわゆる「チップ・オン・ボード」構造を与える。
【００２２】
半田ボール４２を熱伝導性スラグ３４の周りの基板３６の底部上のランドへ取付ける。基板３６内にビア即ち貫通導体（不図示）を設け、基板内の導体に対する電気的接続を与える。従来の態様で取付ける期間中に、半田ボール４２の位置を決定する場合の助けとして、基板３６の下側に半田マスク（不図示）を設けることが可能である。
【００２３】
前述した第一実施例における如く、パッケージした集積回路３０は赤外線（ＩＲ）半田リフロー又はその他の従来の表面装着技術によってシステム回路ボード４６（図４参照）へ取付ける。半田ボール４２及びスラグ３４はシステム回路ボード４６内の熱伝導体へ接続することが可能であり、従ってチップ３２とシステム回路ボード４６との間に比較的低い熱抵抗の経路を与えることが可能である。好適実施例に関して上述した如く、導電性スラグ３４は半田バンプ４２の半田リフロー期間中にスタンドオフ即ち離隔体として機能する。リフローの後の半田バンプの形状は、リフローの前の半田の体積及び特定の崩壊距離４４（図３参照）によって決定される。更に、スラグ３４の下側は、チップ３２からシステム回路ボード４６への熱伝導を向上させ且つ強力なボンドを形成するために、スラグ３４とシステム回路ボード４６との間の界面４５において、リフロー期間中にウエット可能即ち湿潤可能な表面を形成するために、メッキすることが可能である。
【００２４】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【図１Ａ】本発明の一実施例に基づく集積回路パッケージの断面を示した概略図。
【図１Ｂ】図１Ａに基づく集積回路パッケージの概略平面図。
【図２Ａ】本発明の別の実施例に基づく集積回路パッケージの断面を示した概略図。
【図２Ｂ】本発明の更に別の実施例に基づく集積回路パッケージの断面を示した概略図。
【図３】本発明の更に別の実施例に基づく集積回路パッケージの断面を示した概略図。
【図４】本発明の更に別の実施例に基づく集積回路パッケージの断面を指名した概略図。
【符号の説明】
１０ パッケージした集積回路
１２ 半導体チップ
１４ スラグ
１６ 基板
１７ 導体
１８ ボンドワイヤ
２０ 封止物
２２ ビア（貫通導体）
２３ 表面導体
２４ 半田導体
２８ システム回路ボード

Claims (22)

  1. パッケージした集積回路において、
    第一及び第二表面を有しており、貫通する開口を有しており、複数個の電気的導体を有する基板が設けられており、
    熱伝導性物質から構成されており且つ第一及び第二表面を有するスラグが設けられており、前記スラグの第一表面は前記基板の第一表面の面の下側に位置して前記スラグの高さを画定しており、前記スラグの第二表面の一部は前記基板の第一表面へ接続しており、前記スラグの第二表面の残りの部分は前記開口内に露出されており、
    前記スラグの露出された第二表面に装着されており且つ前記基板の導体へ電気的に接続された集積回路チップが設けられており、
    前記基板の第一表面に配設されており且つ前記基板の導体と電気的接続した複数個の電気的コネクタが設けられており、前記複数個の電気的コネクタが回路ボードへの接続を行ない、
    前記パッケージした集積回路を前記回路ボードへ装着する場合に、前記スラグの高さがリフロー後の半田バンプを所定の形状とさせるための半田バンプの特定の崩壊距離を決定すべく設定されている、
    ことを特徴とするパッケージした集積回路。
  2. 請求項１において、前記スラグの第二表面が第一レベルと第二レベルとを有しており、前記スラグの一部が前記開口を介して延在しており、その際に前記第二表面の第二レベルが前記基板の第二表面と実質的に同一面状であることを特徴とするパッケージした集積回路。
  3. 請求項１において、前記複数個の電気的コネクタが複数個のボールを有することを特徴とするパッケージした集積回路。
  4. 請求項３において、前記ボールが半田合金を有することを特徴とするパッケージした集積回路。
  5. 請求項１において、前記集積回路チップと、前記基板の第二表面の一部と、前記スラグの第二表面との一部の上方に封止物が設けられていることを特徴とするパッケージした集積回路。
  6. 請求項５において、前記封止物がモールドしたプラスチックを有することを特徴とするパッケージした集積回路。
  7. 請求項１において、前記基板がプリント回路ボードを有することを特徴とするパッケージした集積回路。
  8. 請求項１において、前記基板がセラミック基板を有することを特徴とするパッケージした集積回路。
  9. 請求項１において、前記スラグが銅を有することを特徴とするパッケージした集積回路。
  10. 請求項１において、前記電気的コネクタの形状が実質的に丸いことを特徴とするパッケージした集積回路。
  11. 請求項１において、前記電気的コネクタの形状が実質的に砂時計形状であることを特徴とするパッケージした集積回路。
  12. 請求項１において、前記導電性スラグの第一表面上にメッキ領域が設けられていることを特徴とするパッケージした集積回路。
  13. パッケージした集積回路の製造方法において、
    第一及び第二表面を有する熱伝導性スラグの一部を第一及び第二表面を有する基板へ取付け、その場合に前記導電性スラグを前記基板の第一表面へ取付け、且つ前記スラグの第一表面は前記基板の第一表面の面の下側に位置させて前記スラグの高さを画定し、
    集積回路チップを前記熱伝導性スラグの第二表面の一部へ装着し、
    前記集積回路チップを封止し、
    前記基板の第一表面へ電気的コネクタを取付る、
    上記各ステップを有しており、前記パッケージした集積回路を回路ボードへ装着する場合 に、前記スラグの高さがリフロー後の半田バンプを所定の形状とさせるための半田バンプの特定の崩壊距離を決定すべく設定されている、ことを特徴とする方法。
  14. 請求項１３において、前記熱伝導性スラグの第二表面が第一レベルと第二レベルとを有しており、且つ前記熱伝導性スラグを前記基板の第一表面へ取付けるステップが、更に、前記スラグを前記基板内に挿入し、その場合に前記第二表面の第一レベルを前記基板の第一表面へ取付け且つ前記第二表面の第二レベルが前記基板の第二表面と実質的に同一面状とさせることを特徴とする方法。
  15. 請求項１３において、前記基板へ電気的コネクタを取付けるステップが前記基板の第一表面に半田ボールを取付けることを特徴とする方法。
  16. 請求項１３において、前記封止ステップが、前記集積回路チップの上にプラスチック化合物をトランスファモールドによりモールド成形することを特徴とする方法。
  17. 請求項１３において、前記封止ステップが、前記集積回路チップ上にプラスチックを供給し、且つ前記供給したプラスチックを硬化させることを特徴とする方法。
  18. 請求項１３において、更に、前記パッケージした集積回路を回路ボードへ取付け、その場合に前記スラグが前記集積回路チップと前記回路ボードとの間に熱伝導性経路を与えることが可能とされることを特徴とする方法。
  19. 請求項１３において、更に、前記導電性スラグの第一表面をメッキすることを特徴とする方法。
  20. 請求項１３において、更に、複数個のワイヤボンドを前記集積回路チップの上表面及び前記基板の第二表面へボンディングするステップを有することを特徴とする方法。
  21. 請求項２０において、前記ボンディングステップが超音波ボンディングを有することを特徴とする方法。
  22. 請求項２０において、前記ボンディングステップが熱圧縮を有することを特徴とする方法。
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* Cited by examiner, † Cited by third party
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SG63803A1 (en) * 1997-01-23 1999-03-30 Toray Industries Epoxy-resin composition to seal semiconductors and resin-sealed semiconductor device
KR100456482B1 (ko) * 1997-12-29 2005-01-17 삼성전자주식회사 패터닝된 리드 프레임을 이용한 볼 그리드 어레이 패키지
JPWO2011036840A1 (ja) * 2009-09-24 2013-02-14 パナソニック株式会社 半導体装置、半導体実装体、および半導体装置の製造方法
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Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4922324A (en) * 1987-01-20 1990-05-01 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device
US5157480A (en) * 1991-02-06 1992-10-20 Motorola, Inc. Semiconductor device having dual electrical contact sites
US5285352A (en) * 1992-07-15 1994-02-08 Motorola, Inc. Pad array semiconductor device with thermal conductor and process for making the same

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