CN117810185A - 半导体封装结构及其制备方法 - Google Patents

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CN117810185A CN202211160972.8A CN202211160972A CN117810185A CN 117810185 A CN117810185 A CN 117810185A CN 202211160972 A CN202211160972 A CN 202211160972A CN 117810185 A CN117810185 A CN 117810185A
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Abstract

本公开提供一种半导体封装结构及其制备方法，半导体封装结构包括：第一基板；处理器模块和芯片堆叠结构，均设置在第一基板的第一平面，芯片堆叠结构包括：第一半导体芯片，与第一基板连接；第二半导体芯片堆叠结构，位于第一半导体芯片上，包括多个沿第一方向依次堆叠的第二半导体芯片；第一方向平行于第一基板的第一平面；第二基板，沿第二方向设置，与第二半导体芯片堆叠结构电连接，沿第二方向的第一端设置有第一连接装置，第二方向垂直于第一基板的第一平面；第三基板，连接第一基板的第二平面，沿第二方向的第一端设置有第二连接装置；第一连接装置和第二连接装置均用于进行活动连接。本公开可以形成一体化可替换的数据处理系统。

Description

半导体封装结构及其制备方法
技术领域
本公开涉及集成电路制造技术领域，具体而言，涉及一种半导体封装结构及其制备方法。
背景技术
由DRAM(Dynamic Random Access Memory，动态随机存取存储器)和处理器(CPU或者GPU)共同形成的数据处理系统作为电子设备硬件的最主要的组成部分，通常是一个电子设备硬件中最为昂贵的部件。
在通常技术中，处理器和DRAM均固定焊接在主板上，而且由于处理器和DRAM的引出信号数量较多，处理器和DRAM均通常为BGA(Ball Grid Array，球状矩阵排列)封装或者FBGA(Fine-pitch Ball Grid Array，细间距球状矩阵排列)封装，用于与主板焊盘连接的引脚均呈阵列地设置在封装底部，在进行维修或者重新配置时，拆除出厂焊接或者重新手工焊接通常较为困难，这直接导致设备维修费用高昂，一旦处理器或DRAM出现问题，整个电子设备均具有较小的维修价值，甚至引发对整个电子设备的丢弃。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种半导体封装结构及其制备方法，用于形成可移动连接的一体化数据处理系统。
根据本公开的第一方面，提供一种半导体封装结构，包括：第一基板；处理器模块，设置在所述第一基板的第一平面，与所述第一基板连接；芯片堆叠结构，设置在所述第一基板的第一平面，与所述第一基板连接，其中，所述芯片堆叠结构包括：第一半导体芯片，与所述第一基板连接；第二半导体芯片堆叠结构，位于所述第一半导体芯片上，包括多个沿第一方向依次堆叠的第二半导体芯片，所述第一方向平行于所述第一基板的第一平面；第二基板，沿第二方向设置，与所述第二半导体芯片堆叠结构电连接，沿所述第二方向的第一端设置有第一连接装置，所述第二方向垂直于所述第一基板的第一平面；第三基板，连接所述第一基板的第二平面，沿所述第二方向的第一端设置有第二连接装置，所述第一基板的第二平面与所述第一基板的第一平面平行且相对。
在本公开的一种示例性实施例中，所述第一连接装置包括多个金手指，所述第二连接装置包括呈网格阵列分布的多个插针。
在本公开的一种示例性实施例中，所述第一连接装置和所述第二连接装置在所述第一方向上水平。
在本公开的一种示例性实施例中，所述金手指包括第一金手指和第二金手指，所述第一金手指用于连接所述第二基板上的接地线，所述第二金手指用于连接所述第二基板上的电源线。
在本公开的一种示例性实施例中，相邻的两个所述第二金手指之间至少间隔一个所述第一金手指。
在本公开的一种示例性实施例中，所述第二基板通过第一导电凸块与所述第二半导体芯片堆叠结构电连接，所述第一导电凸块包括第一子导电凸块和第二子导电凸块，所述第一子导电凸块与所述第二基板上的接地线电连接，所述第二子导电凸块与所述第二基板上的电源线电连接。
在本公开的一种示例性实施例中，相邻两个所述第二子导电凸块之间至少间隔一个第一子导电凸块，所述第一子导电凸块包围所述第二子导电凸块。
在本公开的一种示例性实施例中，至少两个所述金手指之间设置有第二基板缺口。
在本公开的一种示例性实施例中，所述第二半导体芯片堆叠结构包括预设数量个子堆叠结构，所述子堆叠结构围绕处理器模块设置，所述第二基板在所述子堆叠结构相对于处理器模块的一侧分别设置。
在本公开的一种示例性实施例中，所述子堆叠结构包括：沿所述第一方向依次堆叠的多个第二半导体芯片，每个所述第二半导体芯片上均设置有多个硅通孔，所述硅通孔沿所述第一方向贯穿所述第二半导体芯片，相邻的两个所述第二半导体芯片的硅通孔位置一一对应；多个第二导电凸块，位于相邻两个所述第二半导体芯片之间，与所述硅通孔对应连接；多个第一导电凸块，设置在所述子堆叠结构沿所述第一方向的第一侧，与所述硅通孔对应连接；其中，多个所述子堆叠结构沿所述第一方向并列设置，一个所述子堆叠结构在所述第一方向的第一侧的硅通孔，用于连接另一个所述子堆叠结构的所述第一导电凸块。
在本公开的一种示例性实施例中，所述第一半导体芯片通过堆叠结构连接凸块与所述第一基板实现信号连接，所述第一基板通过基板连接凸块与所述第三基板实现信号连接。
在本公开的一种示例性实施例中，所述第一半导体芯片包括逻辑芯片，所述第二半导体芯片堆叠结构包括DRAM芯片。
在本公开的一种示例性实施例中，所述第一半导体芯片与所述第二半导体芯片堆叠结构之间通过无线通讯方式进行通讯。
在本公开的一种示例性实施例中，还包括：封装化合物结构，位于所述第三基板上，用于包裹所述第一基板、所述第二基板、所述处理器模块、所述芯片堆叠结构。
根据本公开的第二方面，提供一种半导体封装结构的制备方法，用于制备如上任一项所述的半导体封装结构，包括：形成第一半导体芯片、处理器模块、第一基板、第二基板、第三基板；形成第二半导体芯片堆叠结构，所述第二半导体芯片堆叠结构包括多个依次堆叠的第二半导体芯片；将所述第二半导体芯片堆叠结构设置在所述第一半导体芯片上，以形成芯片堆叠结构；将所述芯片堆叠结构和所述处理器模块设置在所述第一基板上；将所述第一基板设置在所述第三基板上；将所述第二基板与所述第二半导体芯片堆叠结构进行信号连接。
在本公开的一种示例性实施例中，形成第二半导体芯片堆叠结构包括：形成多个子堆叠结构，每个所述子堆叠结构均包括沿第一方向顺次堆叠的第二半导体芯片以及设置在所述第一方向的第一侧的多个第一导电凸块；通过所述多个第一导电凸块将所述多个子堆叠结构进行连接，并将位于所述第一方向的第一侧的子堆叠结构的所述第一导电凸块作为所述第二半导体芯片堆叠结构与所述第二基板连接的第一导电凸块。
在本公开的一种示例性实施例中，形成多个子堆叠结构包括：沿所述第一方向形成贯穿所述第二半导体芯片的多个硅通孔；在相邻两个所述第二半导体芯片之间设置第二导电凸块，所述第二导电凸块与所述硅通孔对应连接；将多个所述第二半导体芯片通过混合键合连接，并在位于边沿的一个所述第二半导体芯片的表面形成所述多个第一导电凸块，所述第一导电凸块与所述硅通孔对应连接。
本公开实施例通过将半导体堆叠结构和处理器模块设置在第一基板上，并在连接半导体堆叠结构的第二基板和连接第一基板的第三基板上分别设置用于进行活动连接的第一连接装置和第二连接装置，可以实现半导体堆叠结构和处理器模块的结合体与电子设备主板的活动连接，实现可整体移除、可整体替换的一体化数据处理系统。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本公开示例性实施例中半导体封装结构的结构示意图。
图2是本公开另一个实施例中半导体封装结构的示意图。
图3是本公开一个实施例中芯片堆叠结构的示意图。
图4是本公开一个实施例中第二基板及第一导电凸块的示意图。
图5是本公开一个实施例中第一子导电凸块和第二子导电凸块沿第一方向的侧视图。
图6是本公开一个实施例中封装化合物结构的示意图。
图7是本公开一个实施例中填充层的示意图。
图8是本公开一个实施例中半导体封装结构的制备方法的流程图。
图9A～图9E是本公开一个实施例中步骤S2的工艺示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
下面结合附图对本公开示例实施方式进行详细说明。
图1是本公开示例性实施例中半导体封装结构的结构示意图。
参考图1，半导体封装结构100可以包括：
第一基板1；
处理器模块4，设置在第一基板1的第一平面，与第一基板1连接；
芯片堆叠结构5，设置在第一基板1的第一平面，与第一基板1连接，其中，芯片堆叠结构5包括：
第一半导体芯片51，与第一基板1连接；
第二半导体芯片堆叠结构52，位于第一半导体芯片51上，包括多个沿第一方向依次堆叠的第二半导体芯片521，第一方向平行于第一基板1的第一平面；
第二基板2，沿第二方向设置，与第二半导体芯片堆叠结构52连接，沿第二方向的第一端设置有第一连接装置21，第二方向垂直于第一基板1的第一平面；
第三基板3，连接第一基板1的第二平面，沿第二方向的第一端设置有第二连接装置31，第一基板1的第二平面与第一基板1的第一平面平行且相对。
在本公开实施例中，第一连接装置21和第二连接装置31在第一方向上水平，且与电子设备的主板(未示出)进行可移除连接，使得整个半导体封装结构100可以成为能够与主板进行可移除连接的整体。
其中，第二半导体芯片堆叠结构52在沿第一方向的一侧形成有多个第一导电凸块10，第二基板2通过第一导电凸块10第二半导体芯片堆叠结构52连接。
在一实施例中，第一基板1可以是印刷电路板(PCB)或再分布基板(Inter Poser)。第一基板1可以包括第一基底(未图示)以及分别位于第一基底的上表面和下表面上的第一上绝缘介质层(未图示)和第一下绝缘介质层(未图示)。第一基底可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium On Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。第一上绝缘介质层和第一下绝缘介质层可以为阻焊层，例如第一上绝缘介质层和第一下绝缘介质层的材料可以为绿漆。在本公开实施例中，将第一上绝缘介质层对应的表面称为第一基板1的第一平面(图1中的上表面)，将第一下绝缘介质层对应的表面称为第一基板1的第二平面(图1中的下表面)。
第一基板1的第一平面上设置有处理器模块4和芯片堆叠结构5，第一基板1用于提供处理器4和芯片堆叠结构5之间的有线通讯通道。
图2是本公开另一个实施例中半导体封装结构的示意图。
参考图2，在本公开实施例中，设置在第一基板1上的处理器模块4的数量可以为1个，也可以为多个，芯片堆叠结构5的数量可以为1个，也可以为多个。当芯片堆叠结构5的数量为多个时，可以环绕一或多个处理器模块4进行设置，以利于连接第二基板2。
图2所示实施例中，处理器模块4的数量为1个。设置在第一基板1的中心。根据第一基板1的尺寸和芯片堆叠结构5的尺寸，可以设置两个、四个或更多的芯片堆叠结构5在第一基板1上环绕处理器模块4。图2所示可以视为在第一方向上的剖面图，芯片堆叠结构5的具体数量不以此为限。
继续参考图1，第一基板1的第二平面上形成有基板连接凸块11，基板连接凸块11可将第一基板1电连接到第三基板3上，第三基板3用于通过第二连接结构31连接电子设备的主板。因此，第一基板1在为处理器模块4和芯片堆叠结构5提供信号通路的同时，还可以从第三基板3接收来自主板的待处理的数据、功率信号和接地信号中的至少一个，或者将处理器模块4发出的控制命令、数据信号提供给第三基板3，从而提供给主板。
基板连接凸块11包括导电材料。在本公开实施例中，基板连接凸块11为焊球，可以理解的是，本公开实施例中提供的基板连接凸块的形状仅作为本公开实施例中的一种下位的、可行的具体实施方式，并不构成对本公开的限制，基板连接凸块也可为其他形状结构。基板连接凸块的数量、间隔和位置不限于任何特定布置，可以进行各种修改。
设置在第一基板1的第一平面上的处理器模块4例如为CPU或者GPU，自身具有独立封装，处理器模块4通过处理器连接凸块41与第一基板1的第一平面连接。
同样设置在第一基板1的第一平面上的芯片堆叠结构5包括第一芯片51和第二半导体芯片堆叠结构52，在一实施例中，第一半导体芯片51的一面上形成有用于与第一基板1连接的堆叠结构连接凸块53。第一半导体芯片51与第一基板1之间通过堆叠结构连接凸块53进行电连接，第一基板1通过有线的方式为第一半导体芯片51进行供电并进行信号交换。
处理器连接凸块41和堆叠结构连接凸块53的材料例如可以包括铝、铜、镍、钨、铂和金中的至少一种。
在一个实施例中，当芯片堆叠结构5中的第一芯片51设置在第一基板1之上时，如图1所示，工艺简单，并且第一半导体芯片51与第一基板1之间存在间隙，能增加第一半导体芯片51的散热效果。此时，堆叠结构连接凸块53与处理器连接凸块41在第一方向上水平。
在另一个实施例中，堆叠结构连接凸块53也可以设置在第一基板1上的凹槽(未示出)中，以提高结构稳定性、减少半导体封装结构的封装高度。此外，芯片堆叠结构5中的第一芯片51也可以部分设置在该凹槽中，以实现芯片堆叠结构5部分嵌入第一基板1的效果，进一步提高结构稳定性、减少半导体封装结构的封装高度。此时，堆叠结构连接凸块53在第一方向上低于处理器连接凸块41。
在再一个实施例中，芯片堆叠结构5和处理器模块4均可以在第一基板1上具有对应的凹槽(未示出)，堆叠结构连接凸块53与处理器连接凸块41均设置在对应的凹槽中，以提高结构稳定性、减少半导体封装结构的封装高度。此外，芯片堆叠结构5和处理器模块4也可以部分设置在对应的凹槽中，实现芯片堆叠结构5和处理器模块4均部分嵌入第一基板1的效果，进一步提高结构稳定性、减少半导体封装结构的封装高度。这种情况下，堆叠结构连接凸块53与处理器连接凸块41仍旧在第一方向上水平。
无论何种相对位置关系，堆叠结构连接凸块53均与处理器连接凸块41通过第一基板1实现信号传输。此外，堆叠结构连接凸块53和处理器连接凸块41还可以通过第一基板1内的引线(未示出)与基板连接凸块11连接，如此，第一半导体芯片51和处理器模块4可通过基板连接凸块11与第三基板3、主板进行信息交互。
本公开的一种示例性实施例中，第一半导体芯片51例如逻辑芯片(Logic Die，也称基础芯片)，第二半导体芯片堆叠结构52包括DRAM芯片(也称核心芯片)。
第二半导体芯片堆叠结构52例如为HBM(High Band width Memory，高带宽存储器)。HBM技术是DRAM从传统2D向立体3D发展的主要代表产品，开启了DRAM立体化道路。它主要是通过硅通孔(Through Silicon Via，TSV)技术进行芯片堆叠，以增加吞吐量并克服单一封装内带宽的限制，将数个DRAM裸片垂直堆叠，裸片之间用TVS技术连接。从技术角度看，HBM充分利用空间、缩小面积，正契合半导体行业小型化、集成化的发展趋势，并且突破了内存容量与带宽瓶颈，被视为新一代DRAM解决方案。
3D IC产品封装中，DRAM芯片一般采用平行堆叠(P-Stack)的方式堆叠在逻辑芯片(Logic die)上，随着集成度要求增高，DRAM芯片堆叠层数越来越多，技术难点也越来越多，譬如，堆叠于高层的DRAM芯片与底层的逻辑芯片(Logic die)之间的通讯距离越来越长，且不同层DRAM芯片与逻辑芯片之间的通讯延迟由于距离的不同会产生差异；用于通讯的TSV通孔会正比例增高，牺牲晶圆面积。
在本公开实施例中，可以设置第一半导体芯片51与第二半导体芯片堆叠结构52之间通过无线进行通讯，譬如，在第二半导体芯片堆叠结构52中的每个DRAM中设置无线线圈(未图示)，对应的，在第一半导体芯片51上的上述线圈对应位置设置对应的无线线圈。第一半导体芯片51与第二半导体芯片堆叠结构52之间通过无线进行通讯，可以有效解决随着第二半导体芯片521的堆叠层数的增多给通讯带来的困难，同时减少TSV(用于传输信号)的数量，减小工艺难度。
此外，在本公开实施例中，第二半导体芯片堆叠结构52中的多个第二半导体芯片521并列垂直堆叠(V-Stack)在第一半导体芯片51上，如此，第一半导体芯片51与第二半导体芯片521间可以通过无线方式进行通讯，有效解决多个第二半导体芯片依次平行堆叠(P-Stack)在第一半导体芯片上时，第二半导体芯片的堆叠层数增多给通讯带来的困难。即通过设置第二半导体芯片堆叠结构52的堆叠方向垂直于第一半导体芯片51的表面，可以使每个第二半导体芯片521均与第一半导体芯片51具有相同的通讯距离，从而克服多层堆叠导致的通讯延迟。
图3是本公开一个实施例中芯片堆叠结构的示意图。
参考图3，在一个实施例中，第二半导体芯片堆叠结构52可以包括预设数量个子堆叠结构520，每个子堆叠结构520包括：
沿第一方向依次堆叠的多个第二半导体芯片521，每个第二半导体芯片521上均设置有多个硅通孔522，硅通孔522沿第一方向贯穿第二半导体芯片521，相邻的两个第二半导体芯片521的硅通孔522位置一一对应；
多个第二导电凸块20，位于相邻两个第二半导体芯片521之间，与硅通孔522对应连接；
多个第一导电凸块10，设置在子堆叠结构520沿第一方向的第一侧，与硅通孔522对应连接；其中，多个子堆叠结构520沿第一方向并列设置，一个子堆叠结构520在第一方向的第一侧的硅通孔521，用于连接另一个子堆叠结构520的第一导电凸块10。
第二导电凸块20的位置与第一导电凸块10的位置对应，用于将第一导电凸块10从第二基板2上得到的电源信号和接地信号通过硅通孔522传输到各第二半导体芯片521上。
子堆叠结构520中，各第二半导体芯片521可以采用混合键合方式(例如均进行压接和焊接)获得，如此，堆叠的芯片结构可作为一个整体，提高堆叠结构垂直放置的机械强度，同时减少芯片所受到的压强。每个子堆叠结构520中的第二半导体芯片521的堆叠数目可以为多个，且数量相等。本公开实施例中，如图3所示，子堆叠结构520中的第二半导体芯片521的堆叠数目为五个。
在一个实施例中，相邻两个第二半导体芯片521之间还可以设置介质层523，以使相邻的两个第二半导体芯片521绝缘隔离，并包裹和隔离第二导电凸块20，降低相邻第二导电凸块20之间耦合的可能性。介质层523的材料包括氧化物，在一具体实施例中，介质层523的材料为SiO2。
此外，为了提高第二半导体芯片堆叠结构的厚度，进而增强其机械强度，在硅通孔加工工艺时，不需要对最外层芯片进行减薄处理。
继续参考图3，在一个实施例中，芯片堆叠结构5还包括粘附膜层54。粘附膜层54位于第一半导体芯片51与第二半导体芯片堆叠结构52之间，用于将第一半导体芯片51和第二半导体芯片堆叠结构52进行粘合，增强它们之间的粘附性，进而提高半导体封装结构的牢固程度。同时，粘附膜层54可以调节第二半导体芯片堆叠结构52与第一半导体芯片51的距离，即防止第二基板2与第一导电凸块10的结合存在角度，造成额外应力，使得第二半导体芯片堆叠结构52上的第一导电凸块10损伤。粘附膜层54例如通过固晶胶膜实现。
第二基板2通过第一导电凸块10连接第二半导体芯片堆叠结构52，第二基板2的材质和结构可以与第一基板1相同。
在一个实施例中，第二基板2的功能例如为电源基板，用于为第一半导体芯片51和第二半导体芯片52提供电源电压和接地。
图4是本公开一个实施例中第二基板及第一导电凸块的示意图。
参考图4，第二基板2上设置有第一连接装置21、接地线22和电源线23，第一连接装置21和第一导电凸块10均用于连接接地线22和电源线23，第一连接装置21用于通过接地线22、电源线23、第一导电凸块10为芯片堆叠结构5供电。
在一个实施例中，第一导电凸块10包括第一子导电凸块101和第二子导电凸块102，第一子导电凸块101与第二基板2上的接地线22电连接，第二子导电凸块10与第二基板2上的电源线23电连接。
图5是本公开一个实施例中第一子导电凸块和第二子导电凸块沿第一方向的侧视图。
如图5所示，相邻两个第二子导电凸块102之间至少间隔一个第一子导电凸块101，第一子导电凸块101包围第二子导电凸块102。图3中的P(Power)即为第二子导电凸块102，G(Ground)即为第一子导电凸块101。由于第一子导电凸块101与接地信号连接，第二子导电凸块102与电源信号连接，第一子导电凸块101将第二子导电凸块102的四周全部给包围起来能够减少不同的电源信号之间的串扰，增强电源屏蔽。
参考图4和图5，第二半导体芯片堆叠结构52的接地信号由第一子导电凸块101引出至接地线22，第二半导体芯片堆叠结构52的电源信号由第二子导电凸块102引出至电源线23，接地线22和电源线23通过第一连接装置21与主板(未示出)电连接，由此，主板通过第一连接装置21、接地线22、电源线23、第一导电凸块10为第二半导体芯片堆叠结构52供电。
继续参考图4，在一个实施例中，第一连接装置21包括多个金手指211。金手指211可以包括第一金手指和第二金手指，第一金手指用于连接第二基板2上的接地线22，第二金手指用于连接第二基板上的电源线23。
金手指表面镀金，可以保护电路板的边缘不易磨损。金手指是由硬金和化学镍金(ENIG)制成。金镀层常见的厚度范围为3um至50um，以提供供电基板更持久的耐用性，有效延长其使用寿命。长时间不间断运作、空气污染、湿度和温度变化、灰尘污染、化学物腐蚀以及其它潜在危害和外部干扰都会影响第二半导体芯片堆叠结构52(HBM模块)的可靠性，采用金手指厚镀金接口可提高第二半导体芯片堆叠结构52(HBM模块)的插拔使用次数。
在本公开实施例中，相邻的两个第二金手指之间至少间隔一个第一金手指，以保证电源与地之间有较好的屏蔽性。
此外，至少两个金手指之间设置有第二基板缺口212，即防呆口，以保证第二基板2的安装方向正确，防止插反，以免烧毁第二半导体芯片堆叠结构52。
第二基板缺口212可以设置在第二基板2中靠左的位置或者靠右的位置，以起到明显的位置识别作用。在图4所示实施例中，第二基板缺口220的数量为一个，在本公开的其他实施例中，第二基板缺口220的数量还可以为多个。当第二基板缺口220的数量还可以为多个时，多个第二基板缺口220之间的位置排布同样需要起到明显的位置识别作用，使各第二基板缺口220在第二基板2在第一方向上的第一侧和第二侧上的相对位置不同。此外，第二基板缺口220的高度和宽度可以根据金手指211的数量和的宽度来决定，也可以根据第二基板2的高度来确定，本公开对此不作特殊限制。
虽然在图4所示实施例中，为了方便展示，第二基板2的最大表面沿第一方向延伸，第一连接装置21的多个金手指211按照第一方向排列，但是在本公开的另一个实施例中，第二基板2的最大表面也可以沿垂直于第一方向和第二方向的第三方向(即垂直于当前视图)延伸，第一连接装置21的多个金手指211可以沿第三方向排列，以节省半导体封装结构100在第一方向上的宽度，以及整个半导体封装结构100的体积。
需要说明的是，当第一连接装置21包括多个金手指211时，在主板上可以设置位置对应的金手指插座，以完成主板和半导体封装结构100的可插拔连接。
与第一连接装置21对应，在第三基板3上设置第二连接装置31，以配合完成主板和半导体封装结构100的可插拔连接。第三基板3用于提供第一基板1和主板之间的信号或者电源连接，以及为半导体封装结构100提供第二连接装置31。第三基板3的材质和结构与第一基板1相同，于此不再赘述。
继续参考图1，在本公开的一个实施例中，第二连接装置31例如可以为呈网格阵列分布的多个插针311，即可插拔的PGA(Pin Grid Array Package，插针网格阵列)封装。对应地，在主板上，也可以设置与插针位置相对的插针座，以固定插针、实现信号传输。
在本公开的一种示例性实施例中，半导体封装结构100还包括封装化合物结构6，位于第三基板3上，用于包裹第一基板1、第二基板2、处理器模块4、芯片堆叠结构5。
图6是本公开一个实施例中封装化合物结构的示意图。
参考图6，在一实施例中，封装化合物结构6位于第三基板3上；封装化合物结构6至少包裹第一基板1、第二基板2、处理器模块4和芯片堆叠结构5。封装化合物结构6包括含硅化合物。含硅化合物可以为旋制玻璃(SOG)、含硅的旋涂电介质(SOD)或其他含硅的旋涂材料。
通过形成封装化合物结构6，且封装化合物结构6的材料包括含硅化合物，既能够减少第二半导体芯片堆叠结构52的翘曲问题，同时也能够将半导体封装结构100封装为一个整体，提高整体结构强度。
图7是本公开一个实施例中填充层的示意图。
参考图7，在本公开的一些实施例中，半导体封装结构100还可以包括填充层7。填充层7可以设置在以下任一个或多个位置：
1.填充层7位于第二半导体芯片堆叠结构52与第二基板2之间；
2.填充层7位于第一半导体芯片51和第一基板1之间；
3.填充层7位于第一基板1与第三基板3之间；
4.填充层7位于第二基板2和芯片堆叠结构5、第一基板1、第三基板3之间。
对于三维堆叠的第二半导体芯片堆叠结构52，因为在沿第一方向上的厚度较薄，因此第二半导体芯片堆叠结构52的翘曲度较高，竖立在第一半导体芯片51上时，会因为翘曲度高，导致第二半导体芯片堆叠结构52与第二基板2之间难以焊接。因此，在第二半导体芯片堆叠结构52与第二基板2之间、第一基板1与第一半导体芯片51之间、第二基板2与第一基板1之间、第二基板2与第三基板3之间、第一基板1与第三基板3之间设置填充层7，能有效降低由于芯片与基板之间的总体温度膨胀特性的不匹配或外力造成的冲击，增加半导体封装结构的可靠性。
在一实施例中，填充层7的材料包括环氧树脂(Epoxy)。可以利用毛细作用原理把环氧树脂涂抹在芯片的边缘让其渗透到芯片或基板的底部，然后加热予以固化(cured)，因为环氧树脂能有效提高焊点的机械强度，因此能够提高芯片的使用寿命。
在一实施例中，填充层7的杨氏模量大于封装化合物结构6的杨氏模量。杨氏模量是能够描述固体材料抵抗形变的能力物理量，杨氏模量越大，抵抗形变的能力越大，而杨氏模量过低时，会难以维持封装结构的刚性，容易发生变形、翘曲或破损等问题。因此，本公开实施例中，通过形成填充层7，且填充层7的杨氏模量大于封装化合物结构6的杨氏模量，填充层7能够有足够的强度支撑起整个封装结构，使封装结构不易发生变形、翘曲或破损等问题。
图8是本公开一个实施例中半导体封装结构的制备方法的流程图。
参考图8用于制备如上任一项的半导体封装结构的半导体封装结构的制备方法800可以包括：
步骤S1，形成第一半导体芯片、处理器模块、第一基板、第二基板、第三基板；
步骤S2，形成第二半导体芯片堆叠结构，第二半导体芯片堆叠结构包括多个依次堆叠的第二半导体芯片；
步骤S3，将第二半导体芯片堆叠结构设置在第一半导体芯片上，以形成芯片堆叠结构；
步骤S4，将芯片堆叠结构和处理器模块设置在第一基板上；
步骤S5，将第一基板设置在第三基板上；
步骤S6，将第二基板与第二半导体芯片堆叠结构进行信号连接。
在步骤S1，第一半导体芯片、处理器模块、第一基板、第二基板、第三基板均可以如图1～图7任意实施例所示的形态，在形成整体封装结构之前，可以预先制备好第一半导体芯片、处理器模块、第一基板、第二基板、第三基板，本公开实施例不对基板制造和芯片制造的过程进行特殊限制。
第一基板、第二基板、第三基板均可以是印刷电路板(PCB)或再分布基板。其中，第一基板可以包括第一基底(未图示)以及分别位于第一基底的上表面和下表面上的第一上绝缘介质层和第一下绝缘介质层(未图示)。第一基底可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，GermaniumOn Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。第一上绝缘介质层和第一下绝缘介质层可以为阻焊层，例如第一上绝缘介质层和第一下绝缘介质层的材料可以为绿漆。在本公开实施例中，将第一上绝缘介质层对应的表面称为第一基板的第一平面(图1中的上表面)，将第一下绝缘介质层对应的表面称为第一基板的第二平面(图1中的下表面)。
第二基板、第三基板与第一基板的层结构和材质相同，不再赘述。
在一个实施例中，第一半导体芯片例如为逻辑芯片。
处理器模块具有独立封装，封装形式例如为六面均为矩形的立方体。
在本公开的一个实施例中，在步骤S2，还可以在第二半导体芯片堆叠结构在沿堆叠方向的一侧形成多个第一导电凸块，以在步骤S6通过第一导电凸块将第二基板与第二半导体芯片堆叠结构进行信号连接。
在本公开的一种示例性实施例中，步骤S2可以包括：
步骤S21，形成多个子堆叠结构，每个子堆叠结构均包括沿第一方向顺次堆叠的第二半导体芯片以及设置在第一方向的第一侧的多个第一导电凸块；
步骤S22，通过多个第一导电凸块将多个子堆叠结构进行连接，并将位于第一方向的第一侧的子堆叠结构的第一导电凸块作为第二半导体芯片堆叠结构与第二基板连接的第一导电凸块。
图9A～图9E是本公开一个实施例中步骤S2的工艺示意图。其中图9A～图9D与步骤S21对应，图9E与步骤S22对应。
在图9A，沿第一方向形成贯穿第二半导体芯片521的多个硅通孔522。
在图9B，在相邻两个第二半导体芯片521之间设置第二导电凸块20，并将多个第二半导体芯片521通过混合键合连接，第二导电凸块20与硅通孔522对应连接。一个子堆叠结构520中的第二半导体芯片521的堆叠数目可以为多个。本公开实施例中，一个子堆叠结构520中的第二半导体芯片521的堆叠数目为五个。
在图9C，步骤S21还可以包括：在相邻两个第二半导体芯片521之间形成介质层523。通过设置介质层523，能够使相邻的两个第二半导体芯片521绝缘隔离，并且使第二导电凸块20位于介质层523内，降低相邻第二导电凸块20之间耦合的可能性。介质层523的材料包括氧化物，在一具体实施例中，介质层523的材料包括SiO2。
在图9D，在位于边沿的一个第二半导体芯片521的表面形成多个第一导电凸块10，第一导电凸块10与硅通孔522对应连接。“边沿”可以是指图9D中的上表面，也可以指下表面。
此外，为了提高子堆叠结构520的厚度，进而增强其机械强度，在硅通孔加工工艺时，不需要对最外层芯片进行减薄处理。
在图9E，可以通过多个第一导电凸块10将多个子堆叠结构520进行连接，并将位于第一方向的第一侧的子堆叠结构520的第一导电凸块10作为第二半导体芯片堆叠结构52与第二基板2连接的第一导电凸块。
在本公开的另一个实施例中，还可以直接制造一个包括多个子堆叠结构520的堆叠体，并对该堆叠体进行切割，以形成多个子堆叠结构520。
在一实施例中，第二半导体芯片521包括DRAM芯片，第二半导体芯片堆叠结构52包括HBM。
参考图3所示芯片堆叠结构5，在一个实施例中，在步骤S3，可以在第一半导体芯片51的第一平面形成堆叠结构连接凸块53，然后，将第二半导体芯片堆叠结构52沿垂直于堆叠方向的表面与第一半导体芯片51表面连接。
示例性地，可以在第一半导体芯片51上形成粘附膜层54，通过粘附膜层54将是第二半导体芯片堆叠结构52设置在第一半导体芯片51上。粘附膜层54能将第一半导体芯片51和第二半导体芯片堆叠结构52进行粘合，增强它们之间的粘附性，进而提高半导体封装结构的牢固程度。同时，粘附膜可以调节第二半导体芯片堆叠结构52与第一半导体芯片51的距离，即防止第二基板2与第一导电凸块10的结合存在角度，造成额外应力，使得第二半导体芯片堆叠结构52上的第一导电凸块10损伤。粘附膜层54例如通过固晶胶膜实现。
如果堆叠方向为垂直于第一半导体芯片51的平面的方向，则将第二半导体芯片堆叠结构52旋转90度后，与第一半导体芯片51连接。如果堆叠方向为平行于第一半导体芯片51的平面的方向，则无需将第二半导体芯片堆叠结构52进行旋转。
在一实施例中，第一半导体芯片51与第二半导体芯片堆叠结构52之间可以通过无线进行通讯，譬如，在第二半导体芯片堆叠结构52中的每个DRAM中设置无线线圈(未图示)，对应的，在第一半导体芯片51上的上述线圈对应位置设置对应的无线线圈。
第一半导体芯片51与第二半导体芯片堆叠结构52之间通过无线进行通讯可以有效解决随着第二半导体芯片的堆叠层数的增多给通讯带来的困难。通过将第二半导体芯片堆叠结构52沿垂直于堆叠方向的表面与第一半导体芯片51表面连接，可以使每个第二半导体芯片521均与第一半导体芯片51具有相等的通讯距离，进一步降低堆叠层数增加带来的通讯延迟。
在步骤S4，进行处理器模块、芯片堆叠结构与第一基板的连接。
参考图1，首先，可以在处理器模块4上形成处理器连接凸块41(此步骤也可以在步骤S1做)，在第一半导体芯片51上形成堆叠结构连接凸块53(此步骤也可以在步骤S3做)，然后可以通过处理器连接凸块41和堆叠结构连接凸块53分别将处理器模块4和芯片堆叠结构5设置在第一基板1上。连接的方式例如为焊接。然后，可以通过焊接方式将第一基板1的第二平面与第三基板3连接。
在一个实施例中，可以将芯片堆叠结构5中的第一芯片51设置在第一基板1之上，如图1所示。这种工艺简单，并且第一半导体芯片51与第一基板1之间存在间隙，能增加第一半导体芯片51的散热效果。此时，堆叠结构连接凸块53与处理器连接凸块41在第一方向上水平。
在另一个实施例中，可以将堆叠结构连接凸块53设置在第一基板1上的凹槽(未示出)中，以提高结构稳定性、减少半导体封装结构的封装高度。此外，也可以将芯片堆叠结构5中的第一芯片51部分设置在该凹槽中，以实现芯片堆叠结构5部分嵌入第一基板1的效果，进一步提高结构稳定性、减少半导体封装结构的封装高度。此时，堆叠结构连接凸块53在第一方向上低于处理器连接凸块41。
在再一个实施例中，芯片堆叠结构5和处理器模块4均在第一基板1上具有对应的凹槽(未示出)，此时可以将堆叠结构连接凸块53与处理器连接凸块41均设置在对应的凹槽中，以提高结构稳定性、减少半导体封装结构的封装高度。此外，也可以将芯片堆叠结构5和处理器模块4部分设置在对应的凹槽中，实现芯片堆叠结构5和处理器模块4均部分嵌入第一基板1的效果，进一步提高结构稳定性、减少半导体封装结构的封装高度。这种情况下，堆叠结构连接凸块53与处理器连接凸块41仍旧在第一方向上水平。
继续参考图1，在步骤S5，可以首先在第一基板1的第二平面(下表面)上形成基板连接凸块11(此步骤也可以在步骤S1做)，在第三基板3的下表面设置第二连接结构31(此步骤也可以在步骤S1做)，然后通过基板连接凸块11将第一基板1电连接到第三基板3上。
基板连接凸块11包括导电材料。在本公开实施例中，基板连接凸块11为焊球，可以理解的是，本公开实施例中提供的处理器连接凸块的形状仅作为本公开实施例中的一种下位的、可行的具体实施方式，并不构成对本公开的限制，处理器连接凸块也可为其他形状结构。处理器连接凸块的数量、间隔和位置不限于任何特定布置，可以进行各种修改。
最后，由于在步骤S1中已经在第二基板2上设置了第一连接结构21，因此在步骤S6，可以根据第一导电凸块10与第三基板3的下表面的距离，调整第二基板2的高度，通过第一导电凸块10将第二基板2连接在芯片堆叠结构5上，使第二基板2上的第一连接结构21和第二连接结构31在第一方向上水平，形成图1所示的半导体封装结构100。
在一个实施例中，第一导电凸块10包括第一子导电凸块101和第二子导电凸块102，第一子导电凸块101与第二基板2上的接地线22电连接，第二子导电凸块10与第二基板2上的电源线23电连接。此部分实施例可以参考图5，于此不在赘述。
在一些实施例中，在步骤S6之后还可以形成封装化合物结构6，或者，在步骤S6之后先形成填充层7，再形成封装化合物结构6，以将半导体封装结构100封装为一个整体。
参考图6，封装化合物结构6位于第三基板3上，用于包裹第一基板1、第二基板2、处理器模块4、芯片堆叠结构5。封装化合物结构6包括含硅化合物。含硅化合物可以为旋制玻璃(SOG)、含硅的旋涂电介质(SOD)或其他含硅的旋涂材料。通过形成封装化合物结构6，且封装化合物结构6的材料包括含硅化合物，既能够减少第二半导体芯片堆叠结构52的翘曲问题，同时也能够将半导体封装结构100封装为一个整体，提高整体结构强度。
参考图7，填充层7例如可以设置在第二半导体芯片堆叠结构52与第二基板2之间、第一基板1与第一半导体芯片51之间、第二基板2与第一基板1之间、第二基板2与第三基板3之间、第一基板1与第三基板3之间设置填充层7，能有效降低由于芯片与基板之间的总体温度膨胀特性的不匹配或外力造成的冲击，增加半导体封装结构的可靠性。填充层7的材料包括环氧树脂(Epoxy)。可以利用毛细作用原理把环氧树脂涂抹在芯片的边缘让其渗透到芯片或基板的底部，然后加热予以固化(cured)，因为环氧树脂能有效提高焊点的机械强度，因此能够提高芯片的使用寿命。
在一实施例中，填充层7的杨氏模量大于封装化合物结构6的杨氏模量。杨氏模量是能够描述固体材料抵抗形变的能力物理量，杨氏模量越大，抵抗形变的能力越大，而杨氏模量过低时，会难以维持封装结构的刚性，容易发生变形、翘曲或破损等问题。因此，本公开实施例中，通过形成填充层7，且填充层7的杨氏模量大于封装化合物结构6的杨氏模量，填充层7能够有足够的强度支撑起整个封装结构，使封装结构不易发生变形、翘曲或破损等问题。
综上所述，本公开实施例通过将半导体堆叠结构和处理器模块设置在第一基板上，并在连接半导体堆叠结构的第二基板和连接第一基板的第三基板上分别设置用于进行活动连接的第一连接装置和第二连接装置，可以实现半导体堆叠结构和处理器模块的结合体与电子设备主板的活动连接，实现可整体移除、可整体替换的一体化数据处理系统。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (17)

1.一种半导体封装结构，其特征在于，包括：
第一基板；
处理器模块，设置在所述第一基板的第一平面，与所述第一基板连接；
芯片堆叠结构，设置在所述第一基板的第一平面，与所述第一基板连接，其中，所述芯片堆叠结构包括：
第一半导体芯片，与所述第一基板连接；
第二半导体芯片堆叠结构，位于所述第一半导体芯片上，包括多个沿第一方向依次堆叠的第二半导体芯片，所述第一方向平行于所述第一基板的第一平面；
第二基板，沿第二方向设置，与所述第二半导体芯片堆叠结构电连接，沿所述第二方向的第一端设置有第一连接装置，所述第二方向垂直于所述第一基板的第一平面；
第三基板，连接所述第一基板的第二平面，沿所述第二方向的第一端设置有第二连接装置，所述第一基板的第二平面与所述第一基板的第一平面平行且相对；
其中，所述第一连接装置和所述第二连接装置均用于进行活动连接。
2.如权利要求1所述的半导体封装结构，其特征在于，所述第一连接装置包括多个金手指，所述第二连接装置包括呈网格阵列分布的多个插针。
3.如权利要求1或2所述的半导体封装结构，其特征在于，所述第一连接装置和所述第二连接装置在所述第一方向上水平。
4.如权利要求2所述的半导体封装结构，其特征在于，所述金手指包括第一金手指和第二金手指，所述第一金手指用于连接所述第二基板上的接地线，所述第二金手指用于连接所述第二基板上的电源线。
5.如权利要求4所述的半导体封装结构，其特征在于，相邻的两个所述第二金手指之间至少间隔一个所述第一金手指。
6.如权利要求4所述的半导体封装结构，其特征在于，所述第二基板通过第一导电凸块与所述第二半导体芯片堆叠结构电连接，所述第一导电凸块包括第一子导电凸块和第二子导电凸块，所述第一子导电凸块与所述第二基板上的接地线电连接，所述第二子导电凸块与所述第二基板上的电源线电连接。
7.如权利要求6所述的半导体封装结构，其特征在于，相邻两个所述第二子导电凸块之间至少间隔一个第一子导电凸块，所述第一子导电凸块包围所述第二子导电凸块。
8.如权利要求2所述的半导体封装结构，其特征在于，至少两个所述金手指之间设置有第二基板缺口。
9.如权利要求1所述的半导体封装结构，其特征在于，所述第二半导体芯片堆叠结构包括预设数量个子堆叠结构，所述子堆叠结构围绕处理器模块设置，所述第二基板在所述子堆叠结构相对于处理器模块的一侧分别设置。
10.如权利要求9所述的半导体封装结构，其特征在于，所述子堆叠结构包括：
沿所述第一方向依次堆叠的多个第二半导体芯片，每个所述第二半导体芯片上均设置有多个硅通孔，所述硅通孔沿所述第一方向贯穿所述第二半导体芯片，相邻的两个所述第二半导体芯片的硅通孔位置一一对应；
多个第二导电凸块，位于相邻两个所述第二半导体芯片之间，与所述硅通孔对应连接；
多个第一导电凸块，设置在所述子堆叠结构沿所述第一方向的第一侧，与所述硅通孔对应连接；
其中，多个所述子堆叠结构沿所述第一方向并列设置，一个所述子堆叠结构在所述第一方向的第一侧的硅通孔，用于连接另一个所述子堆叠结构的所述第一导电凸块。
11.如权利要求1所述的半导体封装结构，其特征在于，所述第一半导体芯片通过堆叠结构连接凸块与所述第一基板实现信号连接，所述第一基板通过基板连接凸块与所述第三基板实现信号连接。
12.如权利要求1所述的半导体封装结构，其特征在于，所述第一半导体芯片包括逻辑芯片，所述第二半导体芯片堆叠结构包括DRAM芯片。
13.如权利要求1所述的半导体封装结构，其特征在于，所述第一半导体芯片与所述第二半导体芯片堆叠结构之间通过无线通讯方式进行通讯。
14.如权利要求1所述的半导体封装结构，其特征在于，还包括：
封装化合物结构，位于所述第三基板上，用于包裹所述第一基板、所述第二基板、所述处理器模块、所述芯片堆叠结构。
15.一种半导体封装结构的制备方法，其特征在于，用于制备如权利要求1-14任一项所述的半导体封装结构，包括：
形成第一半导体芯片、处理器模块、第一基板、第二基板、第三基板；
形成第二半导体芯片堆叠结构，所述第二半导体芯片堆叠结构包括多个依次堆叠的第二半导体芯片；
将所述第二半导体芯片堆叠结构设置在所述第一半导体芯片上，以形成芯片堆叠结构；
将所述芯片堆叠结构和所述处理器模块设置在所述第一基板上；
将所述第一基板设置在所述第三基板上；
将所述第二基板与所述第二半导体芯片堆叠结构进行信号连接。
16.如权利要求15所述的制备方法，其特征在于，形成第二半导体芯片堆叠结构包括：
形成多个子堆叠结构，每个所述子堆叠结构均包括沿第一方向顺次堆叠的第二半导体芯片以及设置在所述第一方向的第一侧的多个第一导电凸块；
通过所述多个第一导电凸块将所述多个子堆叠结构进行连接，并将位于所述第一方向的第一侧的子堆叠结构的所述第一导电凸块作为所述第二半导体芯片堆叠结构与所述第二基板连接的第一导电凸块。
17.如权利要求16所述的制备方法，其特征在于，形成多个子堆叠结构包括：
沿所述第一方向形成贯穿所述第二半导体芯片的多个硅通孔；
在相邻两个所述第二半导体芯片之间设置第二导电凸块，所述第二导电凸块与所述硅通孔对应连接；
将多个所述第二半导体芯片通过混合键合连接，并在位于边沿的一个所述第二半导体芯片的表面形成所述多个第一导电凸块，所述第一导电凸块与所述硅通孔对应连接。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011074221A1 (ja) * 2009-12-14 2011-06-23 パナソニック株式会社 半導体装置
CN109755215B (zh) * 2017-11-02 2021-07-27 长鑫存储技术有限公司 半导体封装件及其制造方法
KR102653893B1 (ko) * 2018-03-22 2024-04-02 삼성전자주식회사 반도체 패키지
KR20200026344A (ko) * 2018-08-29 2020-03-11 삼성전자주식회사 반도체 패키지
CN114400213A (zh) * 2022-01-20 2022-04-26 长鑫存储技术有限公司 一种半导体封装结构及其形成方法

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