KR20070057038A - 반도체 소자를 패키징하기 위한 방법 - Google Patents

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Abstract

반도체 소자를 패키징하기 위한 방법은, 기저 기판(10)에 쓰루홀(through hole)(12)을 형성하는 단계와 도전성 물질(14)이 쓰루홀(12)을 채울 수 있도록 기저 기판(10)의 제1 면(16)에 도전성 물질(14)을 피착하여 도전층(18)을 형성하는 단계를 포함한다. 도전층(18)은 배선 트레이스(trace)와 패드(22)를 형성하기 위해 패터닝되고 에칭된다. 도전성 지지물(24)이 각각의 쓰루홀(12)을 통해 연장되도록 패드(22) 상에 형성된다.
도전성 지지물, 쓰루홀, 반도체 소자

Description

반도체 소자를 패키징하기 위한 방법{METHOD FOR PACKAGING A SEMICONDUCTOR DEVICE}
도 1 내지 도 6은 본 발명의 실시예에 따라 복수의 적층가능한 반도체 소자를 형성하기 위한 방법을 도시하는 연장된 단면도.
도 7은 본 발명의 실시예에 따라 복수의 반도체 소자를 적층시키기 위한 방법을 도시하는 연장된 단면도.
도 8은 본 발명의 실시예에 따라 적층된 반도체 소자의 연장된 단면도.
본 발명은 일반적으로 반도체 소자를 패키징하는 것에 관한 것이며, 보다 구체적으로는 적층된 패키지를 형성하는 방법에 관한 것이다.
전자 소자의 복잡화와 함께, 더 작은 패키지에 더 많은 기능을 구현하고자 하는 요구가 있어 왔다. 적층된 다이 및 적층된 패키지 3D 패키지는 이러한 요구를 충족시키기 위해 개발되어 왔다. 통상적으로, 적층된 다이 패키지는 다수의 칩을 서로 적층함으로써 형성된다. 적층된 다이 패키지의 칩은 와이어 본딩 접속 또는 플립 칩 접속에 의해 전기적으로 결합될 수 있다. 한편, 적층된 패키지는 다수 의 패키지를 서로 적층함으로써 형성되고, 각 패키지는 하나의 칩을 포함한다.
그러나, 적층된 다이 패키지 형성은 많은 문제점을 지니고 있다. 예를 들면, 와이어 본딩 접속된 적층 패키지가 형성되는 경우, 보통 윗부분의 칩은 와이어 본딩 접속에 요구되는 영역에 필요한 양만큼 아랫부분의 칩보다 작은 것이 바람직하다. 따라서, 연속적인 윗부분 칩 각각에 대한 실장 영역은 점차적으로 작아지는 것이 바람직하므로, 적층될 수 있는 패지키의 개수가 제한된다.
또한, 적층된 패키지는 일반적으로 어레이(MAP) 포맷으로 처리되지 않는다. 적층된 패키지는 일반적으로 글롭 탑 캡슐화(glob top encapsulation) 또는 센터 게이트 몰딩(center gate molding)을 이용하여 처리되며, 개별 분리(singulation) 이후에만 적층된다. 이런 이유로, 적층된 패키지를 형성하기 위해서는 긴 제조 기간이 필요하다. 적층된 패키지의 형성과 관련된 다른 문제점은, 적층에 앞서 다이가 제대로 기능하고 있는지 여부를 확인하는 것이 어렵다는 것과, 동일한 개수의 다이 스택에 대한 전반적인 패키지의 두께가 두꺼워진다는 것이다.
전술한 관점에서, 낮은 비용으로 기능성이 증가되고 신뢰할 수 있는 적층된 패키지를 형성하는 방법에 대한 요구가 존재한다. 따라서, 본 발명의 목적은 신뢰할 수 있고, 저 비용이며, 높은 기능성의 적층된 패키지를 제조하는 방법을 제공하는 것이다.
본 발명의 바람직한 실시예의 이하의 상세한 설명은 첨부된 도면과 함께 더 잘 이해될 것이다. 본 발명은 예로서 도시된 것이며, 첨부되는 도면에 의해 제한 되지 않으며, 첨부되는 도면에서 동일한 참조번호는 동일한 구성 요소를 나타낸다.
첨부된 도면과 관련하여 이하에 설명되는 상세한 설명은 본 발명의 현재 바람직한 실시예의 설명으로 의도된 것으로, 본 발명이 실시될 수 있는 유일한 형태를 나타내고자 하는 것은 아니다. 본 발명의 취지 및 범위 내에 포함되고자 하는 다른 실시예에 의해 동일하거나 또는 동등한 기능이 달성될 수 있다는 것을 이해할 것이다.
상술된 목적과 이점 및 기타를 달성하기 위해, 본 발명은 반도체 소자를 패키징하기 위한 방법을 제공한다. 이 방법은 기저 기판에 복수의 쓰루홀을 형성하는 단계와, 도전층을 형성하기 위해 이 기저 기판의 제1 면 위에 도전성 물질을 피착하는 단계를 포함한다. 도전성 물질은 복수의 쓰루홀을 채운다. 도전층은 복수의 배선 트레이스와 복수의 패드를 형성하기 위해 패터닝되고 에칭된다. 복수의 패드 상에 복수의 도전성 지지물이 형성된다. 도전성 지지물은 복수의 쓰루홀 각각을 통해 연장된다.
본 발명은 또한 반도체 소자를 패키징하기 위한 방법을 제공하며, 이 방법은 기저 기판에 복수의 쓰루홀을 형성하는 단계와 도전층을 형성하기 위해 기저 기판의 제1 면에 도전성 물질을 피착하는 단계 및 복수의 배선 트레이스와 복수의 패드를 형성하기 위해 도전층을 패터닝하고 에칭하는 단계를 포함한다. 도전성 물질은 적어도 부분적으로 복수의 쓰루홀을 채운다. 복수의 도전성 지지물이 패드 상에 형성된다. 도전성 지지물은 실질적으로 서로 평행이며, 실질적으로 기저 기판에 수직이며, 복수의 쓰루홀 각각을 통해 연장된다. 적어도 하나의 반도체 다이(die) 는 배선 트레이스와 패드에 전기적으로 결합된다.
본 발명은 또한 반도체 소자를 패키징하기 위한 방법을 제공하며, 이 방법은 기저 기판에 복수의 쓰루홀을 형성하는 단계, 도전층을 형성하기 위해 기저 기판의 제1 면에 도전성 물질을 피착하는 단계 및 복수의 배선 트레이스와 복수의 패드를 형성하기 위해 도전층을 패터닝하고 에칭하는 단계를 포함하며, 도전성 물질은 쓰루홀을 채운다. 실질적으로 평행인 복수의 도전성 지지물이 복수의 패드 상에 형성된다. 도전성 지지물은 실질적으로 기저 기판에 수직이며, 복수의 쓰루홀 각각을 통해 연장된다. 배선 트레이스, 패드 및 도전성 지지물에 무전해 다듬질(electroless finish)이 행해진다. 복수의 다이는 배선 트레이스 및 패드에 전기적으로 결합되어 있고, 다이를 캡슐화하는(encapsulate) 몰딩 처리가 행해지며, 각 도전성 지지물의 적어도 한 단부가 노출된다. 이러한 방식으로, 제1의 적층가능한 어셈블리(assembly)가 형성된다. 제2의 적층가능한 어셈블리도 실질적으로 제1의 적층가능한 어셈블리가 형성되는 것과 동일하게 형성된다. 제2의 적층가능한 어셈블리를 제1의 적층가능한 어셈블리 위에 적층함으로써 적층 어셈블리가 형성된다. 제1의 적층가능한 어셈블리와 제2의 적층가능한 어셈블리는 도전성 지지물에 의해 서로 전기적으로 결합되어 있다. 이후 적층된 어셈블리는 복수의 적층된 패키지로 절단되거나 또는 개별 분리된다.
도 1 내지 도 8은 본 발명의 실시예에 따라 반도체 소자를 패키징하기 위한 방법을 도시한다. 이제 도 1을 참조해보면, 두께가 적어도 약 1.0㎜인 기저 기 판(10)이 도시되어 있다. 기저 기판(10)의 두께가 이 특정 예에서는 명시되어 있지만, 본 발명이 기저 기판(10)의 두께에 의해 제한되지 않는다는 것을 이해해야 한다. 기저 기판(10)은 당업자들에게 알려진 바와 같이 폴리이미드(Polyimide:PI) 테이프 또는 일부 다른 비전기적 도전성 물질로 구성될 수 있다.
이제 도 2를 참조해보면, 도시된 바와 같이 기저 기판(10)에 복수의 쓰루홀(12)이 형성된다. 쓰루홀(12)은 구멍을 뚫거나 또는 당업자에게 공지된 일부 다른 적절한 방법에 의해 형성될 수 있다. 쓰루홀(12)의 크기는 약 200um 내지 600um에 이르며, 쓰루홀(12)은 각 기판(10)의 표면에 위치되거나 또는 배치된다.
도 3은 도전층(18)을 형성하기 위해 예를 들면 구리와 같은 도전성 물질(14)이 기저 기판(10)의 제1 면(16)에 피착된 것을 도시한다. 도면으로부터 알 수 있듯이, 쓰루홀(12)은 도전성 물질(14)로 채워진다. 기저 기판(10)의 제2 면(20)은 도전성 물질의 피착 시 차폐되는 것이 바람직하다. 이 특정 예에서, 도전층(18)의 두께는 약 5㎛이다. 그러나, 본 발명이 도전층(18)의 두께에 의해 제한되지 않는다는 것을 이해해야 한다.
이제 도 4를 참조해보면, 도전층(18)은 복수의 배선 트레이스와 복수의 패드(22)를 형성하기 위해 패터닝되고 에칭된다. 각각의 쓰루홀(12)을 통해 연장되는 복수의 도전성 지지물(24)이 도시된 바와 같이 패드(22) 상에 형성된다. 도전성 지지물(24)은 실질적으로 서로 평행하며, 실질적으로 기저 기판(10)에 수직이다.
도전성 지지물은, 예를 들면, 구리와 같은 전기적 도전성 물질로 형성되며, 예를 들면, 전기 도금과 같은 추가의 공정으로 형성될 수 있다. 이 특정 예에서, 각 도전성 지지물(24)의 폭은 약 200㎛이다. 그러나, 본 발명이 도전성 지지물(24)의 폭에 의해 제한되지 않는다는 것을 이해해야 한다.
배선 트레이스 및 패드(22)는, 예를 들면, 포토 에칭과 같은 종래 기술에 공지된 표준 리소그래픽 기법을 이용하여 패터닝되고 에칭된다. 패드(22) 상에 도전성 지지물(24)을 형성하기에 앞서 레지스트(resist) 마스크를 이용하여 배선 트레이스가 마스크된다. 이러한 레지스크 마스크는 종래 기술에 공지되어 있다. 이 레지스트 마스크는 이후에 배선 트레이스에서 제거된다.
한 실시예에서, 산화 작용을 방지하기 위해, 배선 트레이스, 패드(22) 및 도전성 지지물(24)에 무전해 다듬질이 행해진다. 이 무전해 다듬질에 니켈, 금 또는 니켈-금 합금이 이용될 수 있다. 그러나, 본 발명이 무전해 다듬질에 사용되는 금속 또는 금속 합금의 유형에 의해 제한되지 않는다는 것을 이해해야 한다.
도 5는 기저 기판(10)에 전기적으로 결합된 적어도 하나의 다이(26)를 도시한다. 다이(26)는 디지털 신호 프로세서(DSP)와 같은 프로세서, 메모리 어드레스 생성기와 같은 특별 기능 회로일 수 있고, 또는 임의의 다른 유형의 기능을 수행할 수 있다. 게다가, 다이(26)는 CMOS와 같은 특정 기술에 제한되지 않으며, 또는 임의의 특정 웨이퍼 기술로부터 도출되는 것이 아니다. 또한, 본 발명은 당업자들이 이해하는 바와 같이, 각종 다이 크기를 수용할 수 있다. 통상적인 예는 크기가 약 7㎜×7㎜인 논리 다이다. 도 5에는 단 3개의 다이가 도시되어 있지만, 기판의 크기, 다이의 크기 그리고 결과로 생성되는 소자에 요구되는 기능에 따라, 기판에 더 많은 수 또는 더 작은 수의 다이가 부착될 수 있다는 것을 이해할 것이다. 이 특정 예에서, 다이(26)는 복수의 플립 칩 범프(28)를 통해 기판 본딩 패드(22)에 결합된다. 그러나, 본 발명이 플립 칩 범프를 적용하는 것에 제한되지 않는다는 것을 이해해야 한다. 다른 실시예에서, 다이(26)는 예를 들면, 와이어 본드(도 7 참조)를 통해 기판 본딩 패드(22)에 전기적으로 결합될 수 있다.
도전성 지지물(24)은 적층된 패키지 간의 전기적 접속을 위한 것이다. 도 5로부터 알 수 있는 바와 같이, 각 도전성 지지물(24)의 높이는 다이(26)의 높이와 최종 패키지의 높이에 관련된다. 도전성 지지물(24)의 높이는, 다이(26)의 높이와, 다이가 범프(28)로 패드(22)에 결합되어 있는 경우 플립 칩 범프(28)의 높이와, 기판(10)의 높이를 더한 높이와 적어도 같아야 한다. 도 5에서는 도전성 지지물(24)이 다이(26)의 상부를 넘어 연장되어 있지만, 도전성 지지물(24)은 다이(26)의 상부와 같은 높이일 수 있다. 다이(26)가 와이어(이하에 설명되는 도 7의 와이어(27) 참조)로 패드(22)에 결합된다면, 도전성 지지물의 높이는 와이어 루프의 높이보다 조금 더 높게 다이(26)의 상부를 넘어 연장되어야 한다. 한 예시적인 실시예에서, 도전성 지지물(24)의 높이는, 높이가 약 200㎛인 다이(26)와 높이가 약 100㎛인 플립 칩 범프(28)에 대해 적어도 약 400㎛이다.
이제 도 6을 참조해보면, 다이(26)는 캡슐화 물질(30)로 캡슐화되고 도시된 바와 같이 제1의 적층가능한 어셈블리(32)가 형성된다. 다이(26)를 캡슐화하기 위해, 예를 들면, 오버 몰딩(over moulding)과 같은 몰딩 공정이 행해지며, 각 도전성 지지물(24)의 양 끝단(34)은 노출되도록 하는 것이 바람직하다. 캡슐화 물질로 는 플라스틱이나 에폭시와 같이 상업적으로 사용가능한 잘 알려져 있는 몰딩 물질이 있다. 오버 몰딩은 언더필(under fill) 공정을 필요없게 함으로써, 공정 비용을 저감시킨다. 언더필 공정이 필요없게 됨으로써 또한 패키지 레벨 자격요건(qualifications)이 260℃에서의 수분 민감성 레벨 1(Moisture Sentivity Level 1:MSL1)까지 증가한다.
이제 도 7을 참조해보면, 제1의 적층가능한 어셈블리(40)가 제2의 적층가능한 어셈블리(42)에 적층되고, 적층된 어셈블리(44)를 형성하기 위해 이것은 제2의 적층가능한 어셈블리(42)에 전기적으로 결합된다. 본 발명의 적층가능한 어셈블리에 대한 각종 실시예를 도시하기 위해, 제1 적층가능한 어셈블리(40)의 다이(26)는 플립 칩 범프(28)로 패드(22)에 부착되어 있고, 도전성 지지물(24)의 상부 단의 높이는 다이(26) 상부면의 높이와 같다. 제2 적층가능한 어셈블리(42)의 다이(45)는 기판(10)에 부착되어 있으며, 와이어(46)를 통해 패드(22)에 전기적으로 결합되어 있으며, 도전성 지지물(48)은 다이(45)의 상부면을 넘어 연장된다. 당업자들은 적층가능한 어셈블리(40 및 42)가 동일한 공정(예를 들면, 립 칩 범프로 부착된 다이)을 이용하여 형성되고, 그리고 동일한 크기로 지닐 수 있다는 것을 이해할 것이다.
이 특정 실시예에서, 제1의 적층가능한 어셈블리(40)의 도전성 지지물(24)과 제2의 적층가능한 어셈블리(42)의 도전성 지지물(48)이 일직선이 되도록 제1 및 제2의 적층가능한 어셈블리(40 및 42)를 정렬하고, 제1의 적층가능한 어셈블리(40)와 제2의 적층가능한 어셈블리(42)는 솔더볼(solder ball)(50)로 전기적으로 접속된 다. 솔더볼(50)은 공지의 솔더볼 부착 공정을 이용하여 제1 및 제2의 적층가능한 어셈블리(40 및 42)에 고정된다. 그러나, 본 발명이 이러한 적층 방법에 제한되지 않는다는 것을 이해해야 한다. 예를 들면, 페이스트 인쇄 및 리플로우(paste print and reflow), 이방성 도전막 및 폴리머 도체 페이스트와 같은 다른 적층 방법이 또한 이용될 수 있다. 대안의 실시예에서, 구리와 같은 전기적 도전성 물질로 구성된 제2 도전층이 적층된 어셈블리(44)의 선택적인 부분 위에 피착될 수 있고, 개별 수동 소자(discrete passive device)가 제2 도전층에 부착될 수도 있다. 본 실시예에서는 단 두 개의 적층가능한 어셈블리(40 및 42)가 도시되었지만, 어레이(MAP) 포맷의 다수의 적층가능한 어셈블리가 본 발명에 따라 하나가 다른 하나의 위에 조립될 수 있다.
도 8은 두 개의 적층가능한 패키지(62)로부터 형성된 적층된 어셈블리(60)를 도시한다. 적층가능한 패키지(62)는 적층가능한 패키지 어레이의 일부를 이용하여 형성되었고, 적층되었고, 적층된 어레이는 적층된 어셈블리(60)를 형성하기 위해 개별 분리되거나 또는 주사위 꼴로 잘라졌다(dice). 적층된 어셈블리(60)는 표면 실장 기술(Surface Mount Technology:SMT)에서와 같이 보드 기판 사에 바로 부착될 수 있다. 각 적층된 어셈블리(60)는 복수의 다이(26)를 포함하기 때문에, 하나의 다이 풋 인쇄 영역 내에서도 기능이 증가된다.
본 발명은 또한 적층가능한 어셈블리를 제공하며, 이것은 복수의 쓰루홀이 형성되어 있는 기저 기판, 도전층을 형성하기 위해 이 기저 기판의 적어도 제1면 상에 형성된 도전성 물질(이 도전성 물질은 복수의 쓰루홀을 적어도 부분적으로 채 우며, 복수의 배선 트레이스와 복수의 패드를 형성하기 위해 패터닝되고 에칭됨) 및 복수의 패드 위에 형성된 복수의 도전성 지지물을 포함하며, 이 복수의 도전성 지지물은 복수의 쓰루홀 각각을 통해 연장된다. 적층가능한 어셈블리는 또한 플립 칩 범프, 와이어 본딩 또는 직접적인 칩 부착과 같은 방법을 통해 패드에 부착된 반도체 집적 회로(IC) 및 이 IC와 패드를 피복하는 캡슐화 물질을 포함할 수 있으며, 도전성 지지물의 양 끝단은 노출되도록 하는 것이 바람직하다. 이후, 추가의 적층가능한 어셈블리가, 하나가 다른 하나의 위에 적층될 수 있으며, 적층가능한 어셈블리는 도전성 지지물에 의해 전기적으로 결합된다.
이전의 논의로부터 명백한 바와 같이, 본 발명은 기존의 공정에 비해 이점이 있는, 반도체 소자를 패키징하기 위한 방법을 제공한다. 예로서, 본 발명에 따른 반도체 소자의 패키징은 MAP 포맷으로 행해질 수 있어, 높은 처리량을 얻을 수 있다. 또한, 다이가 범핑 이후 캡슐화 이전에 테스트될 수 있기 때문에, 본 발명에 따르면, 반도체 소자를 패키징하는 데에 공지의 다이가 사용될 수 있다. 또한, 도전성 지지물의 노출된 단을 직접 검사함으로써 다이를 손상시키지 않고 각 패키지의 최종 테스트를 수행할 수 있다. 또한, 상부 패키지가 하부 패키지보다 작아야 하는 요건이 본 발명에서는 없기 때문에, 적층될 수 있는 패키지의 수에 제한이 없다. 또한, 본 발명으로 얇고 적층가능한 어셈블리가 구성될 수 있다.
본 발명에서는, 단 하나 층의 기저 기판이 사용되고, 언더필 공정이 필수가 아니며, 본 발명을 구현하기 위해 기존의 장비 및 공정을 이용할 수 있기 때문에 제조 비용을 저감할 수 있다. 본 발명은 또한 배선 트레이스가 기저 기판 위에 놓여져 있어 다수의 기능적 실리콘 다이를 스택에 있게 하므로, 높은 기능성을 달성한다. 본 발명으로 얻을 수 있는 다른 이점으로는, 기저 기판상의 미세 라인 라우팅이 초고밀도 패키지로 연장될 때의 고밀도 입력 및 출력(IO), 실리콘의 제거로 인한 인쇄 회로 보드(PCB) 열적 부정합에 대한 증가된 신뢰성, 및 사용된 접점 및 기저 기판 유형에 대한 유연성이 있다.
따라서, 본 발명에 따라, 이전에 상술되었던 이점을 완전히 충족시키는 반도체 패키징 방법이 제공되었다는 것이 명백하다. 본 발명이 특정 실시예를 참조하여 설명되고 도시되었지만, 본 발명이 이들 도시된 실시예에 제한되고자 하는 것은 아니다. 당업자들은 본 발명의 취지를 벗어나지 않고 수정 및 변형이 있을 수 있다는 것을 이해할 것이다. 예를 들어, 도전층과 도전성 지지물은 구리로 제한되지 않으며, 종래 기술에 이용되는 임의의 도전성 물질로 구성될 수 있다. 상술한 바와 같이, 본 발명은 기저 기판, 도전층, 도전성 지지물 또는 다이 크기의 치수에 제한되지 않는다. 또한 소자 구성은 플립 칩 및 와이어 본드를 적용하는 것에 제한되지 않는다. 본 발명은 SIP(System In Package) 기술에 적용될 수 있다는 것을 이해할 것이다. 또한, 본 발명은 본 명세서에서 설명되고 개시된 반도체 다이의 유형들에 제한되지 않는다. 따라서, 본 발명은 첨부되는 청구항의 범위 내에 있는 모든 변형 및 수정을 포함하는 것으로 의도된다.

Claims (20)

  1. 적층가능한 반도체 소자를 패키징하기 위한 방법에 있어서,
    기저 기판에 복수의 쓰루홀을 형성하는 단계;
    도전층을 형성하기 위해 상기 기저 기판의 적어도 제1 면 상에 도전성 물질을 피착하는 단계 -상기 도전성 물질은 상기 복수의 쓰루홀을 적어도 부분적으로 채움-;
    복수의 배선 트레이스(trace)와 복수의 패드를 형성하기 위해 상기 도전층을 패터닝하고 에칭하는 단계; 및
    상기 복수의 패드 상에 복수의 도전성 지지물을 형성하는 단계 -상기 복수의 도전성 지지물은 상기 복수의 쓰루홀 각각을 통해 연장됨-
    를 포함하는 적층가능한 반도체 소자의 패키징 방법.
  2. 제1항에 있어서, 상기 도전성 물질로부터 상기 기저 기판의 제2 면을 차폐하는 단계를 더 포함하는 방법.
  3. 제1항에 있어서, 상기 도전층의 두께는 약 5㎛인 방법.
  4. 제1항에 있어서, 상기 도전성 물질은 구리인 방법.
  5. 제4항에 있어서, 상기 복수의 도전성 지지물은 구리로 구성되는 방법.
  6. 제1항에 있어서, 상기 복수의 배선 트레이스, 상기 복수의 패드 및 상기 복수의 도전성 지지물에 무전해 다듬질(electroless finish)을 행하는 단계를 더 포함하는 방법.
  7. 제1항에 있어서, 상기 무전해 다듬질은 니켈, 금 및 니켈-금 합금 중 하나를 포함하는 방법.
  8. 제1항에 있어서, 각 도전성 지지물의 폭은 약 200㎛인 방법.
  9. 제8항에 있어서, 상기 복수의 도전성 지지물은 실질적으로 서로 평행인 방법.
  10. 제9항에 있어서, 상기 복수의 도전성 지지물은 실질적으로 상기 기저 기판에 수직인 방법.
  11. 제1항에 있어서, 적어도 하나의 다이를 상기 복수의 패드에 전기적으로 결합시키는 단계를 더 포함하는 방법.
  12. 제11항에 있어서, 상기 다이는 와이어 본드를 통해 상기 기판 본딩 패드에 전기적으로 결합되는 방법.
  13. 제11항에 있어서, 상기 다이는 플립 칩 범프를 통해 상기 기판 본딩 패드에 전기적으로 결합되는 방법.
  14. 제11항에 있어서, 상기 다이를 캡슐화하는 몰딩 공정을 수행하는 단계를 더 포함하고, 각 도전성 지지물의 적어도 한 단부는 노출되는 방법.
  15. 제14항에 있어서, 복수의 다이를 상기 배선 트레이스와 패드에 전기적으로 결합시키고 그 위를 캡슐화하여 제1의 적층가능한 어셈블리를 형성하고, 상기 방법은,
    상기 제1의 적층가능한 어셈블리 위에 제2의 적층가능한 어셈블리를 적층하는 단계 -상기 제1 및 제2의 적층가능한 어셈블리는 적층된 어셈블리를 형성하기 위해 서로 전기적으로 결합됨-; 및
    상기 적층된 어셈블리를 복수의 적층된 패키지로 개별 분리(singulate)하는 단계
    를 더 포함하는 방법.
  16. 제15항에 있어서, 상기 적층된 어셈블리 위에 제2 도전층을 피착하는 단계 및 상기 제2 도전층 상에 개별 수동 소자를 부착하는 단계를 더 포함하는 방법.
  17. 제15항에 있어서, 상기 복수의 적층가능한 어셈블리는 솔더볼 부착, 페이스트 인쇄 및 리플로우(paste print and reflow), 이방성 도전막 및 폴리머 도체 페이스트 중 하나를 이용하여 적층되는 방법.
  18. 반도체 소자를 패키징하기 위한 방법에 있어서,
    기저 기판에 복수의 쓰루홀을 형성하는 단계;
    도전층을 형성하기 위해 상기 기저 기판의 적어도 제1 면 상에 도전성 물질을 피착하는 단계 -상기 도전성 물질은 상기 복수의 쓰루홀을 적어도 부분적으로 채움-;
    복수의 배선 트레이스와 복수의 패드를 형성하기 위해 상기 도전층을 패터닝하고 에칭하는 단계;
    상기 복수의 패드 상에 실질적으로 평행인 복수의 도전성 지지물을 형성하는 단계 -상기 복수의 도전성 지지물은 상기 기저 기판에 실질적으로 수직이고 상기 복수의 쓰루홀 각각을 통해 연장됨-; 및
    적어도 하나의 다이를 상기 배선 트레이스 및 패드에 전기적으로 결합시키는 단계
    를 포함하는 반도체 소자 패키징 방법.
  19. 제18항에 있어서, 복수의 다이는 상기 배선 트레이스 및 패드에 전기적으로 결합되고, 상기 방법은,
    상기 복수의 다이 및 상기 도전성 지지물을 캡슐화하는 단계 -상기 도전성 지지물의 적어도 한 단부가 노출되어, 제1의 적층가능한 어셈블리가 형성됨-;
    상기 제1의 적층가능한 어셈블리와 실질적으로 동일한 제2의 적층가능한 어셈블리를 형성하는 단계;
    상기 제2의 적층가능한 어셈블리를 상기 제1의 적층가능한 어셈블리 위에 적층함으로써 적층된 어셈블리를 형성하는 단계 -상기 제1 및 제2의 적층가능한 어셈블리는 상기 도전성 지지물에 의해 서로 전기적으로 결합됨-;
    상기 적층된 어셈블리를 복수의 적층된 패키지로 개별 분리하는 단계
    를 더 포함하는 방법.
  20. 반도체 소자를 패키징하기 위한 방법에 있어서,
    기저 기판에 복수의 쓰루홀을 형성하는 단계;
    도전층을 형성하기 위해 상기 기저 기판의 적어도 제1 면 상에 도전성 물질을 피착하는 단계 -상기 도전성 물질은 상기 복수의 쓰루홀을 적어도 부분적으로 채움-;
    복수의 배선 트레이스와 복수의 패드를 형성하기 위해 상기 도전층을 패터닝하고 에칭하는 단계;
    상기 복수의 패드 상에 실질적으로 평행인 복수의 도전성 지지물을 형성하는 단계 -상기 복수의 도전성 지지물은 상기 기저 기판에 실질적으로 수직이며, 상기 복수의 쓰루홀 각각을 통해 연장됨-;
    상기 복수의 배선 트레이스, 상기 복수의 패드 및 상기 복수의 도전성 지지물에 무전해 다듬질을 행하는 단계;
    복수의 다이를 상기 배선 트레이스 및 패드에 전기적으로 결합시키는 단계;
    상기 복수의 다이를 캡슐화하는 몰딩 공정을 수행하는 단계 -상기 도전성 지지물 각각의 적어도 한 단부가 노출되어, 제1의 적층가능한 어셈블리를 형성함-;
    상기 제1의 적층가능한 어셈블리와 실질적으로 동일한 제2의 적층가능한 어셈블리를 형성하는 단계;
    상기 제2의 적층가능한 어셈블리를 상기 제1의 적층가능한 어셈블리 위에 적층함으로써 적층된 어셈블리를 형성하는 단계 -상기 제1 및 제2의 적층가능한 어셈블리는 상기 도전성 지지물에 의해 서로 전기적으로 결합됨-; 및
    상기 적층된 어셈블리를 복수의 적층된 패키지로 개별 분리하는 단계
    를 포함하는 반도체 소자 패키징 방법.
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