JP6798311B2 - 電子装置、及び電子装置の製造方法 - Google Patents

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Description

本発明は、電子装置と、電子装置の製造方法に関する。
携帯端末の小型化、ハイパフォーマンスコンピューティング(HPC:High Performance Computing)の普及、サーバの高機能化などにより、依然として半導体素子や電子部品の微細化への要求は高い。トランジスタの微細化においては物理的な限界を迎えており、さらなる微細化による高性能化は期待できない。そのため、2.5次元実装、3次元実装といった高集積技術が注目されている。2.5次元実装や3次元実装では、パッケージ基板を介在させないでLSI(Large-Scale Integration:大規模集積回路)同士を積層方向に接続して実装密度を高める。高集積による熱密度の増大に伴い、放熱性能の低下が懸念されており、構造や材料などによる放熱性能の改善が望まれている。
封止された半導体パッケージにフッ化炭素化合物を充填した半導体素子用冷却パッケージが知られている(たとえば、特許文献1参照)
特開平3−235358号公報
車載向けの部品などでは、高耐熱と小型化への要求が高く、ファンやクーリングプレートなど外部の冷却機構を配置するスペースの確保が困難になっている。高密度実装された電子部品の端子間をアンダーフィルで冷却する場合、微細ピッチの端子間にアンダーフィル材が充填されることになり、フィラーの径や量を増大することによる熱伝導率の向上には限界がある。
本発明は、高密度実装された電子装置の放熱性を向上することを目的とする。
一つの態様では、電子装置は、
基板の上に第1のサイズの接合部で搭載された第1の電子部品と、
前記第1の電子部品の上に、前記第1のサイズと異なる第2のサイズの接合部で搭載された第2の電子部品と、
前記基板、前記第1の電子部品、及び前記第2の電子部品で形成される積層構造体の周囲を封止する封止層と、
前記封止層の内部に充填される電気絶縁性の液体と、
を有する。
一つの側面として、高密度実装された電子装置の放熱性を向上することができる。
実施形態の電子装置の概略図である。 電子装置の製造工程図である。 電子装置の製造工程図である。 電子装置の製造工程図である。 電子装置の製造工程図である。 電子装置の製造工程図である。 液体充填の別の例を示す図である。 フィラー粒子捕捉用のフィルタの形状例を示す図である。
図1は、実施形態の電子装置1の概略図である。電子装置1は、たとえば複数の電子部品が基板と垂直な方向に積層された半導体パッケージである。図1の例では、回路基板3上に、第1の電子部品としてのインタポーザ基板10と、第2の電子部品としての半導体チップ20がこの順で積層されている。回路基板3とインタポーザ基板10は、ピッチ及び径が比較的大きな接合部4で電気的に接続されている。インタポーザ基板10と半導体チップ20の間は、ピッチと径が接合部4よりも小さな接合部32で電気的に接続されている。接合部4は、たとえばはんだボールを用いたC4(Control Collapse Chip Connection)バンプであり、100〜150μmピッチで配置されている。接合部32は、半導体チップ20の接続端子23と、インタポーザ基板10の上面側の接続端子13がリフローによりはんだ層31で接合されたマイクロバンプであり、たとえば40〜50μmのピッチで配置されている。より高密度な実装では、接合部4のピッチを60〜100μm、接合部32のピッチを40μm以下としてもよい。インタポーザ基板10は基板を貫通する貫通ビア配線を有し、半導体チップ20の微細な接続端子23のピッチを回路基板3の接続端子のピッチに変換する。
電子装置1は、封止層43で周囲が密閉され、封止層43の内部の空間に冷却用の液体45が充填されている。液体45は電気絶縁性の冷媒であり、回路基板3とインタポーザ基板10の間、及びインタポーザ基板10と半導体チップ20の間を満たして、接合部32と接合部4を冷却する。封止層43の形成過程で、封止材たとえば封止用樹脂が回路基板3とインタポーザ基板10の間に流れ込まないように、回路基板3の外周に沿ってダム41が形成されている。同様に、封止材がインタポーザ基板10と半導体チップ20の間に流れ込まないようにインタポーザ基板10の外周に沿ってダム42が形成されている。
このように、異なるサイズの接合部4及び接合部32で積層された積層体の間に冷却用の液体を気密封止することで、外部のファンやクーリングプレートを使用せずに、電子装置1自体に冷却機能を持たせることができる。この構成は、車載搭載用の電子機器等のように狭い空間内に配置される電子機器に有利である。
冷却用の液体45に、半導体チップ20の動作温度で液体45よりも熱伝導率の高い絶縁性のフィラー61が充填されていてもよい。フィラー61は必須ではないが、液体45よりも熱伝導率の高いフィラー61を分散することで、より効率的に熱を分散することができる。電気絶縁性の液体45としてパーフルオロカーボン、ハイドロフルオロエーテルなどのフッ素系の冷媒を用いる場合、フィラー61としてアルミナ(Al23)、シリカ(SiO2)、窒化ケイ素(Si34)、酸化マグネシウム(MgO)、窒化ホウ素(BN)、窒化アルミ(AlN)、ベーマイト、あるいはこれらの混合物等を用いることができる。
実施形態の特徴として、電子装置1で発熱源となる領域30の近傍にフィルタ35が配置されている。フィルタ35は、冷却用の液体45を発熱源の近くまで導入して電子装置1の内部で循環させる役割を果たす。フィラー61が用いられる場合は、フィルタ35はフィラー61を捕捉または堆積させ、熱対流でフィラー61を循環させる役割を果たす。フィルタ35は、たとえばインタポーザ基板10の表面と電極パッド12を保護するパッシベーション膜36に形成されている。フィルタ35は、半導体チップ20のインタポーザ基板10と対向する面の発熱源の近傍に形成されていてもよい。接合部32が微細になるほど電流密度が高くなり、発熱しやすい。また、インタポーザ基板10や半導体チップ20で配線が密に形成されている領域ほど発熱しやすい。そこで、パッシベーション膜36あるいは半導体チップ20の対向面のうち、ホットスポットに近接する領域にフィルタ35を形成する。半導体チップ20やインタポーザ基板10が全面発熱型の場合は、パッシベーション膜36の全面にわたってフィルタ35を形成してもよい。必要に応じて、回路基板3の発熱源の近傍にフィルタ35を設けてもよい。
半導体チップ20の非動作時は、フィラー61はフィルタ35に捕捉されて、フィルタ35内またはフィルタ35上に堆積されている。発熱時には、フィラー61が熱を吸収するとともに、液体45の熱対流で液体45とともに電子装置1の内部を循環し、局所的に発生した熱を分散する。これにより、放熱性が向上する。
フィラー61は、粉状、粒状、球状、楕円、円柱状、繊維状などの形状をとることができる。繊維状のフィラー61は比表面積が大きく、熱伝導効果が高い。フィラー61は、対流により熱を分散して液体45内を循環する。循環してフィルタ35の近傍に戻ってきたフィラー61は、フィルタ35と接触することでフィルタ35に捕捉されるが、熱対流により、循環を繰り返す。半導体チップ20の非動作時は、フィラー61がフィルタ35周辺に集まり、捕捉される。電子部品(たとえば半導体チップ20)の発熱によるフィラー61の流動により、局所的に発生した熱を分散させ冷却効率を向上することができる。
フィルタ35を配置する位置は、インタポーザ基板10に限定されず、回路基板3の発熱が大きい箇所に配置されてもよい。たとえば、配線密度の高い領域に位置する接合部4の近傍にフィルタ35を配置することで、回路基板3とインタポーザ基板10の間に充填された液体45の熱対流により、フィルタ35に捕捉されたフィラー61を循環させることができる。
図2〜図6は、電子装置1の製造工程図である。まず、フィルタ35を有するインタポーザ基板10を作製する。図2(A)において、表面にAl、Au、Cuなどの良導体の電極パッド12が形成された基板101の全面にパッシベーション膜36を形成する。パッシベーション膜36の所定の領域にフィルタ35を形成し、また、電極パッド12を露出する開口39を形成する。パッシベーション膜36の「所定の領域」とは、基板101の内部で配線が密に形成されている部分に対応する領域、半導体チップ20の配線が密に形成されている領域と対向する領域などである。フィルタ35は、たとえばパッシベーション膜36に溝、孔等の凹部37を形成することで作製される。パッシベーション膜36をたとえば感光性ポリイミドで形成する場合は、露光と現像により所望の形状のフィルタ35と開口39を同時に形成することができる。
図2(B)で、全面に電界めっき用のシード層38を形成する。これにより、パッシベーション膜36、凹部37の内壁、及び電極パッド12の表面がシード層38で覆われる。シード層38の材料は、後工程で形成される接続端子13の材料に応じて適切に選択され、たとえば銅(CU)のシード層38を形成する。
図2(C)で、全面にめっきレジスト51を塗布し、電極パッド12が形成されている箇所に開口52を形成する。
図3(A)で、Cuめっきにより開口52内に接続端子13となるCu層を成長し、続いて、たとえばSn-Agめっきによりはんだ層53を成長する。
図3(B)で、剥離液でめっきレジストを剥離する。
図4(A)で、エッチング液によりシード層38を除去することで、凹部37を有するフィルタ35が現れる。
図4(B)で、ウェットバック(リフロー)処理により、接続端子13上のはんだ層53を溶融させて、半球状のバンプ54を形成する。この後、必要に応じてパッシベーション膜36と基板101を貫通する孔19を形成して、インタポーザ基板10が完成する。孔19は、樹脂封止後の電子装置1への液体45の充填に用いられる。
図5(A)で、インタポーザ基板10を用いた積層構造体105を作製する。積層構造体105は、回路基板3の上に、インタポーザ基板10と、半導体チップ20がこの順で積層された構成を有する。半導体チップ20には、あらかじめ基板を貫通する液体充填用の孔25が形成されている。インタポーザ基板10にも、液体充填用の孔19が形成されている。
インタポーザ基板10の外周に沿ってダム42が設けられており、回路基板3の外周に沿ってダム41が形成されている。インタポーザ基板10上のダム42を金属で形成する場合は、インタポーザ基板10のはんだ工程(接続端子13及びはんだ層53の形成とリフロー)と同じ工程で形成することができる。ダム42を樹脂で形成する場合は、たとえば、ドライフィルム、紫外線硬化樹脂などで積層構造体105を作製中または作製後に形成してもよい。回路基板3上のダム41は、あらかじめはんだ印刷、ドライフィルム等で形成しておくことができる。
まず、半導体チップ20の接続端子23とインタポーザ基板10の接続端子13をはんだ層31で接合する。半導体チップ20の接続端子23の先端には、あらかじめ図2〜図4と同様の方法ではんだバンプが形成されている。フリップボンダ等を用いて、半導体チップ20のはんだバンプをインタポーザ基板10のバンプ54に位置合わせする。位置合わせされた状態でリフロー処理を行うことで、半導体チップ20側のはんだバンプとインタポーザ基板10側のバンプ54を一体的に溶融させて、半導体チップ20とインタポーザ基板10を接合部32で接続する。
次に、インタポーザ基板10の裏面(接続端子13と反対側の面)に形成されているはんだボールを回路基板3の接続パッドに位置合わせし、リフローにより接合する。これによりインタポーザ基板10と回路基板3を電気的に接続する接合部4が形成され、積層構造体105が完成する。
図5(B)は、図5(A)の積層構造体105の上面図である。半導体チップ20の所定の箇所に液体充填用の孔25が形成されている。孔25は、半導体チップ20の素子領域に影響しないコーナー部分に形成されているのが望ましい。孔25の数は1つに限定されず、対向するコーターの2箇所に形成されてもよい。孔25の径は、たとえば100μmであり、レーザドリルによって形成され得る。インタポーザ基板10を貫通する孔19の径は、たとえば100〜200μmである。
図6(A)で、積層構造体105の周囲を取り込んで気密性の封止層43を形成する。封止層43は、たとえばアクリル樹脂、エポキシ樹脂などの紫外線硬化樹脂、耐熱性フェノール樹脂、硬化剤成分が添加されたエポキシ樹脂など、積層構造体105に対する応力が小さく、硬化速度が速い材料を用いることができる。硬化前の封止層43の材料は液状または半固体であるが、粘性が高く、ダム41とダム42の存在により積層構造体105の内部空間47に液体が入り込むのを防止することができる。その後、封止層43を硬化する。封止層43の硬化により、封止層43の内側に存在するダム41とダム42は、封止層43と一体となって、積層構造体105の周囲を取り囲む。
図6(B)で、内部空間47に冷却用の液体45を注入し、注入口を密閉層48で密閉して、電子装置1が完成する。この例では、冷却用の液体としてフロリナート(登録商標)を使用し、フィラー61としてアルミナ粒子を液体中に分散させておく。フィラー61を含む冷却用の液体45は、半導体チップ20にあらかじめ形成されている液体充填用の孔25から注入される。孔25の径は、半導体チップ20の基板厚さにもよるが、一例として80〜120μmである。注入された液体45は、インタポーザ基板10にあらかじめ形成されている液体充填用の孔19により、インタポーザ基板10と回路基板3の間の空間に導入されて、接合部4から放出される熱を吸収する。孔19の径は、インタポーザ基板10の基板厚さにもよるが、一例として100〜200μmである。孔25をふさぐ密閉層48として、樹脂、絶縁体、導体など、適切な材料を用いることができる。
上述したように、必要に応じて半導体チップ20のインタポーザ基板10との対向面、あるいは回路基板3の高発熱領域の近傍にフィルタ35を設けてもよい。電子装置1の積層構造体105において、液体45と接する少なくともひとつの面で発熱源の近傍にフィルタ35を配置することで、冷却効果を高めることができる。フィラー61が用いられる場合は、回路基板3に形成されたフィルタにフィラー61を堆積し、電子装置1の動作時に熱伝導性の良いフィラー61を循環させることで、局所的な発熱源の熱を分散させて放熱効率を高める。
図7は、冷却用の液体45の充填の別の例を示す。図2〜図6では、積層される電子部品である半導体チップ20とインタポーザ基板10にあらかじめ液体注入用の孔25と19をそれぞれ形成しておいた。図7では、積層構造体の封止後に、封止層43から冷却用の液体を注入する。
図7(A)において、積層構造体105の周囲に、封止樹脂等の封止材料431を塗布する。この工程は、図6(A)の封止樹脂の塗布と同じであるが、半導体チップ20とインタポーザ基板10に液体注入用の孔が形成されていない点が異なる。
図7(B)で、封止材料431が完全に硬化する前に、ダム42と半導体チップ20の底面との隙間46に注入用のニードルまたはノズルを差し込んで、冷却用の液体45を注入してもよい。同様に、ダム41とインタポーザ基板10の底面との隙間46から、注入用のニードルまたはノズルで冷却用の液体45を注入してもよい。液体45の注入後に、注入用のニードルまたはノズルを引き抜いて、封止樹脂341を完全に硬化して封止層43を形成する。これにより、電子装置1が完成する。
注入用のニードルまたはノズルとして、内径が25〜50μmの金属またはモールド樹脂製のニードルまたはノズルを用いて、粒径が1μm〜5μm程度のアルミナのフィラー61が分散した液体45を注入することができる。図6の工程と異なり、硬化前の封止材料431にはニードルまたはノズルの刺孔は残らない。封止材料431の硬化により、液体45は封止層43の内部に密閉されるので、密閉層を形成しなくてもよい。
図8は、フィルタ35の構成例を示す上面図である。パッシベーション膜36に、フィラー61をトラップするための凹部37が形成されている。凹部37の形状は、矩形(図8(A)及び図8(C))、円形(図8(B))の他、菱形、楕円、多角形等でもよい。凹部37の径は、フィラー61のサイズに応じて適宜設計することができる。液体45を発熱源の近くに導入して、フィラー61を堆積し、熱循環させることができればよいので、局所的な発熱領域とその周辺に図8(C)のように比較的大きな開口を設けてもよい。
パッシベーション膜36を感光性ポリイミドで形成する場合、フィルタ35の開口パターンを露光と現像で容易に形成することができる。感光性ポリイミド以外に、ポリ(メタ)アクリル酸、スルホン化ポリアリールエーテル等の有機高分子材料、有機低分子材料、有機-無機ハイブリッド材料等のパッシベーション膜36としてもよい。
電子装置1の積層構造体105としては、インタポーザ基板10上に半導体チップ20を積層する態様に限定されず、回路基板3上に2以上の半導体チップ20が基板と垂直な方向に積層される構成にも適用できる。この場合も、異なるサイズの接合部で積層される基板と基板の間に、熱伝導率の高い絶縁性のフィラー61が充填された電気絶縁性の液体45が充填される。
実施形態の電子装置1は、それ自体が冷却機能を有しており、電子装置1や、電子装置1で用いられる電子部品(半導体チップ20、インタポーザ基板10など)が微細化しても放熱効果を発揮することができる。また、電子装置が狭い空間に配置され、外部のファンやクーリングプレートを使用できない場合に、特に効果的である。たとえば、スマートフォン、車載向けの電子機器、ウエアラブル電子デバイス等に適用することができる。
以上の説明に対し、以下の付記を提示する。
(付記1)
基板の上に第1のサイズの接合部で搭載された第1の電子部品と、
前記第1の電子部品の上に、前記第1のサイズと異なる第2のサイズの接合部で搭載された第2の電子部品と、
前記基板、前記第1の電子部品、及び前記第2の電子部品で形成される積層構造体の周囲を封止する封止層と、
前記封止層の内部に充填される電気絶縁性の液体と、
を有することを特徴とする電子装置。
(付記2)
前記液体と接触する前記積層構造体の少なくともひとつの面に配置される液体循環用のフィルタ、をさらに有することを特徴とする付記1に記載の電子装置。
(付記3)
前記フィルタは所定の形状の凹部を有し、前記少なくともひとつの面でホットスポットの近傍に配置されていることを特徴とする付記2に記載の電子装置。
(付記4)
前記フィルタは、前記第1の電子部品の前記第2電子部品と対向する面に形成されたパッシベーション膜に形成されていることを特徴とする付記2または3に記載の電子装置。
(付記5)
前記封止層の内側で前記積層構造体の外周に沿って配置されているダム、
をさらに有することを特徴とする付記1〜4のいずれかに記載の電子装置。
(付記6)
前記第2の電子部品を貫通する孔と、
前記第2の電子部品の表面で前記孔を塞ぐ密閉層と、
をさらに有することを特徴とする付記1〜5のいずれかに記載の電子装置。
(付記7)
前記液体に含有され、前記液体の熱伝導率以上の熱伝導率を有する絶縁性のフィラー、
をさらに有することを特徴とする付記1〜6のいずれかに記載の電子装置。
(付記8)
前記フィラーは、SiO2、Al23、MgO、Si34、BN、AlN、またはこれらの混合から選択されることを特徴とする付記7に記載の電子装置。
(付記9)
前記フィラーは、粉状、粒状、球状、楕円球状、円筒状、または繊維状の形状を有することを特徴とする付記7または8に記載の電子装置。
(付記10)
基板の上に第1の電子部品が第1のサイズの接合部で搭載され、前記第1の電子部品の上に第2の電子部品が前記第1のサイズと異なる第2のサイズの接合部で搭載された積層構造体を作製し、
前記積層構造体の外周を封止層で封止し、
前記封止層の内部に電気絶縁性の液体を封入する、
ことを特徴とする電子装置の製造方法。
(付記11)
前記積層構造体の組み立て前に、前記電子部品に前記電子部品を貫通する孔をあらかじめ形成し、
前記封止層による封止後に、前記孔から前記液体を注入し、
注入後に、前記孔を密閉する、
ことを特徴とする付記10に記載の電子装置の製造方法。
(付記12)
前記積層構造体の外周を覆う液状または半固体の封止材料の層を形成し、
前記封止材料の硬化前に、前記封止材料の層にニードルまたはノズルを差し込んで前記封止材料の層の内側に前記液体を注入し、
前記液体の注入後に、前記封止材料を硬化させて前記封止層を形成する、
ことを特徴とする付記10に記載の電子装置の製造方法。
(付記13)
前記積層構造体の組み立て前に、前記基板、前記第1の電子部品、及び前記第2の電子部品の少なくともひとつの面に、前記液体を循環させるフィルタを形成するステップ、
を有することを特徴とする付記10〜12のいずれに記載の電子装置の製造方法。
(付記14)
前記液体中に、前記液体の熱伝導率以上の熱伝導率を有する絶縁性のフィラーを含有するステップ、
を有することを特徴とする付記10〜13のいずれかに記載の電子装置の製造方法。
(付記15)
前記積層構造体の組み立て前に、前記基板と前記第1の電子部品の外周に沿ってダムを形成し、
前記封止層の形成時に、前記ダムにより封止材料が前記積層構造体の内部へ流入することを防止する。
ことを特徴とする付記10〜14のいずれかに記載の電子装置の製造方法。
1 電子装置
3 回路基板
4 接合部(第1の接合部)
10 インタポーザ基板(第1の電子部品)
19 孔
20 半導体チップ(第2の電子部品)
25 孔
32 接合部(第2の接合部)
35 フィルタ
36 パッシベーション膜
41、42 ダム
43 封止層
45 液体
48 密閉層
61 フィラー
431 封止材料

Claims (6)

  1. 基板の上に第1のサイズの接合部で搭載された第1の電子部品と、
    前記第1の電子部品の上に、前記第1のサイズと異なる第2のサイズの接合部で搭載された第2の電子部品と、
    前記基板、前記第1の電子部品、及び前記第2の電子部品で形成される積層構造体の周囲を封止する封止層と、
    前記封止層の内部に充填される電気絶縁性の液体と、
    前記液体と接触する前記積層構造体の少なくともひとつの面に配置される液体循環用のフィルタと、
    を有することを特徴とする電子装置。
  2. 基板の上に第1のサイズの接合部で搭載された第1の電子部品と、
    前記第1の電子部品の上に、前記第1のサイズと異なる第2のサイズの接合部で搭載された第2の電子部品と、
    前記基板、前記第1の電子部品、及び前記第2の電子部品で形成される積層構造体の周囲を封止する封止層と、
    前記封止層の内部に充填される電気絶縁性の液体と
    前記第2の電子部品を貫通する孔と、
    前記第2の電子部品の表面で前記孔を塞ぐ密閉層と、
    を有することを特徴とする電子装置。
  3. 前記封止層の内側で前記積層構造体の外周に沿って配置されているダム、
    をさらに有することを特徴とする請求項1または2に記載の電子装置。
  4. 前記液体に含有され、前記液体の熱伝導率以上の熱伝導率を有する絶縁性のフィラー、
    をさらに有することを特徴とする請求項1〜のいずれか1項に記載の電子装置。
  5. 基板の上に第1の電子部品が第1のサイズの接合部で搭載され、前記第1の電子部品の上に第2の電子部品が前記第1のサイズと異なる第2のサイズの接合部で搭載された積層構造体を作製し、
    前記積層構造体の外周を封止層で封止し、
    前記封止層の内部に電気絶縁性の液体を封入し、
    前記積層構造体の組み立て前に、前記第2の電子部品に前記第2の電子部品を貫通する孔をあらかじめ形成し、
    前記封止層による封止後に、前記孔から前記液体を注入し、
    注入後に、前記孔を密閉する、
    ことを特徴とする電子装置の製造方法。
  6. 基板の上に第1の電子部品が第1のサイズの接合部で搭載され、前記第1の電子部品の上に第2の電子部品が前記第1のサイズと異なる第2のサイズの接合部で搭載された積層構造体を作製し、
    前記積層構造体の外周を封止層で封止し、
    前記封止層の内部に電気絶縁性の液体を封入し、
    前記積層構造体の外周を覆う液状または半固体の封止材料の層を形成し、
    前記封止材料の硬化前に、前記封止材料の層にニードルまたはノズルを差し込んで前記封止材料の層の内側に前記液体を注入し、
    前記液体の注入後に、前記封止材料を硬化させて前記封止層を形成する、
    ことを特徴とする電子装置の製造方法。
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JP3842759B2 (ja) * 2003-06-12 2006-11-08 株式会社東芝 三次元実装半導体モジュール及び三次元実装半導体システム
JP2008205251A (ja) * 2007-02-21 2008-09-04 Fujitsu Ltd 冷却システム、電子部品、およびプリント配線板
US8035223B2 (en) * 2007-08-28 2011-10-11 Research Triangle Institute Structure and process for electrical interconnect and thermal management
JP2012138473A (ja) * 2010-12-27 2012-07-19 Zycube:Kk 半導体デバイス・電子部品の実装構造
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