KR20060107938A - 상보형 패키지 쌍 유닛과 멀티패키지 모듈 및 그 제작 방법 - Google Patents

상보형 패키지 쌍 유닛과 멀티패키지 모듈 및 그 제작 방법 Download PDF

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Abstract

반도체 칩 패키지들은 해당 기판에 비대칭으로 배열되는 다이를 가진다. 상보형 배열을 가지는 이러한 두 패키지들은 서로 역전된 형태로 적층될 수 있어서, 두 기판 사이의 공간에 두 다이가 서로 옆에 위치하게 된다. 또한, 멀티패키지 모듈들은 적층형 패키지들을 포함하며, 이때, 각각의 패키지는 기판에 비대칭 방식으로 배열되는 다이를 가진다. 인접한 적층 패키지들은 다이의 상보형 비대칭 배열을 가지며, 한 패키지가 스택 내 다른 한 패키지에 대해 역전된 상태이다. 따라서, 두 기판 사이의 공간에 두 다이가 서로 옆에 놓이도록 배열된다. 또한, 패키지 제작 방법 및 적층형 패키지 모듈을 제작하는 방법이 제시된다.

Description

상보형 패키지 쌍 유닛과 멀티패키지 모듈 및 그 제작 방법{MULTIPACKAGE MODULE HAVING STACKED PACKAGES WITH ASYMMETRICALLY ARRANGED DIE AND MOLDING}
도 1A는 발명의 제 1 실시예에 따라 기판에 비대칭 방식으로 장착된 다이를 도시하는 개략적 평면도이다.
도 1B와 1C는 도 1A에서처럼 기판 위에 비대칭 방식으로 장착된 다이를 도시하는 측면도이다.
도 2A는 도 1A에서와 같은 평면도로서, 비대칭 방식의 다이가 본 발명에 따라 몰딩된 경우에 해당한다.
도 2B와 2C는 도 2A에서와 같이, 몰딩되어 비대칭 방식으로 기판에 장착된 다이를 도시하는 측면도이다.
도 3A는 도 2A에서와 같은 평면도로서, z-상호연결 솔더 볼들이 기판의 솔더 인터커넥트 패드에 장착되어 본 발명의 제 1 실시예에 따른 적층형 패키지를 구성하는 경우의 도면이다.
도 3B와 3C는 도 3A에서와 같은 완성된 적층형 패키지의 측면도이다.
도 4A는 본 발명의 제 2 실시예에 따라 기판에 비대칭 방식으로 장착된 다이를 도시하는 평면도이다.
도 4B와 4C는 도 4A에서와 같이 기판에 비대칭 방식으로 장착된 다이를 도시 하는 측면도이다.
도 5A는 본 발명의 제 2 실시예에 따라 비대칭 방식으로 배치된 다이가 몰딩된 경우의 도 4A에서와 같은 평면도이다.
도 5B와 5C는 도 5A에서와 같이 몰딩되어 비대칭 방식으로 기판에 장착된 다이의 측면도이다.
도 6A는 도 5A에서와 같은 평면도로서, z-상호연결 솔더 볼들이 기판의 솔더 인터커넥트 패드에 장착되어 본 발명의 제 2 실시예에 따른 적층형 패키지를 구성하는 도면이다.
도 6B와 6C는 도 6A에서와 같은 완성된 적층형 패키지의 측면도이다.
도 7A-9B는 본 발명의 한 실시예에 따라, 두개의 적층 패키지들을 가진, 적층형 멀티패키지 모듈의 구성을 단계별로 도시하는 측면도이다.
도 10A-12B는 본 발명의 한 실시예에 따라, 네개의 적층 패키지들을 가진, 적층형 멀티패키지 모듈의 구성을 단계별로 도시하는 측면도이다.
본 발명은 반도체 칩 패키지에 관한 발명으로서, 특히 적층형 패키지 모듈들에 관한 발명이다. 본 발명은 2005년 4월 11일자 미국특허출원 60/670,443 호를 우선권주장한다.
반도체 칩 패키지에서 반도체 소자의 밀도를 증가시키기 위한 한가지 접근법 은 패키기 기판 위에서 다이를 하나 위에 또하나를 쌓는 방식으로 다이를 적층하는 것이다. 적층된 다이의 전기적 상호연결은 와이어 본딩 등에 의해, 다이간 연결, 또는 다이와 기판간 연결이 될 수 있다. 적층된 다이 패키지에서 조립 이전에 다이를 테스트하는 것은 기술적이나 비용 측면에서 어렵다. 따라서 일부 불량 다이들이 존재할 것으로 예상된다. 적층형 다이 패키지 내 한개의 불량 다이가 전체 패키지를 불량화시킬 수 있고, 특히, 패키지에 다수의 다이들이 적층된 경우에 적층형 다이 패키지의 제작에 상당한 재료 및 시간 소모가 발생하게 된다. 네개, 다섯개, 또는 여섯개의 다이를 가진 적층형 다이 패키지들이 사용되고 있다. 적층형 다이 패키지들은 매우 얇게 제작될 수 있고, 심지어 인접 다이들 간에 스페이서가 요구되는 경우에도 매우 얇게 제작될 수 있다.
반도체 칩 패키지의 반도체 밀도를 증가시키기 위한 또다른 접근법은 패키지들을 적층하여 적층형 패키지 모듈을 형성하는 것이다. 모듈 내 각각의 패키지는 기판에 고정되어 전기적으로 연결된 한개 이상의 다이를 포함한다. 스택의 패키지들은 해당 패키지 기판에 본드 위치 사이에서 와이어 본드 등에 의해 전기적으로 상호연결된다. 이와 같은 구성에서는 패키지를 스택에 조립하기 전에 패키지를 완전하게 테스트할 수 있는 장점이 있다. 불량 패키지들은 폐기되고, 양호하다고 판정받은 패키지들만이 모듈에 사용된다.
전형적인 적층형 패키지 모듈의 두께에 여러 요인들이 기여한다. 기판과 다이, 다이 접합제의 두께가 총 두께를 구성하는 최소 요인이 될 것이다. 추가적으로, 각 패키지의 다이들이 몰딩되는 경우(또는 인캡슐레이팅되는 경우), 몰드 캡은 다이의 두께보다 큰 두께를 가지며, 다이가 기판에 와이어 본딩되는 경우, 몰드 캡은 와이어를 완전히 덮으면서 와이어 루프 높이에서의 변화를 감내할 정도로 두꺼워야 한다. 일반적으로 패키지 스택은 모듈 몰딩으로 인캡슐레이팅되거나 몰딩된다. 이는 추가적인 두께를 발생시킨다.
이동 전화, PDA, 디지털 카메라, 그리고 그외 다른 다양한 전자 제품과 같은 모바일 기기에서처럼 패키지 풋프린트와 패키지 두께에 제한이 있는 제품의 경우, 풋프린트를 위와 같은 제한을 벗어나도록 증가시키지 않으면서 가능한 얇게 패키지들(또는 모듈들)을 제작하는 것이 바람직하다.
발명의 한 태양에 따르면 비대칭 방식으로 배열된 다이를 가진 반도체 칩 패키지들이 제시된다. 이러한 두 패키지들은 상보형 배열을 가져서, 서로에 대해 역전된 상태로 적층될 수 있다. 따라서, 두 사이들이 두 기판 사이의 공간에 서로 옆에 놓이도록 배치된다. 일부 실시예에서, 다이는 접착제를 이용하여 해당 기판에 고정되며, 와이어 본딩에 의해 기판에 전기적으로 연결된다. 일부 실시예에서, 다이는 플립 칩 상호연결에 의해 해당 기판에 장착된다. 다이가 몰딩될 수 있다.
또다른 태양에 따르면, 본 발명은 비대칭 방식으로 배열된 다이들을 지닌 적층형 패키지들을 포함하는 멀티패키지 모듈을 제시한다. 패키지들은 상보형 비대칭 배열을 가지며, 힌 패키지는 다른 한 패키지에 대해 역전된 상태이다. 따라서 두 기판 사이의 공간에 두 다이가 서로 옆에 놓이게 된다. 인접 패키지들 간의 z-상호연결은 솔더 볼(solder balls)에 의해 이루어지며, 다이를 위한 공간을 제공하기에 충분한 높이로 솔더 볼이 형성된다. 다이들이 서로 옆쪽에 놓이기 때문에, 모듈 두께가 감소한다.
발명의 또다른 태양에 따르면, 이러한 패키지의 제작 방법 및 적층된 패키지 모듈을 제작하기 위한 방법이 제시된다.
본 발명에 따른 적층형 상보형 패키지들은 현재 가용한 제작 장비 및 물질, 그리고 종래의 표면 장착 기술을 이용하여 구현될 수 있다. 조립 공정은 차례로 적층되는 패키지들을 가진 모듈에 비해 덜 복잡하며, 결과적인 두께도 작다. 모듈 조립체의 적층 두께는 본 발명에 따라 감소된다. 즉, 두개의 결합된 상보형 패키지들에 놓인 두 다이가 기판들 간 공간을 공유하기 때문이다. 이때, 추가적인 다이 및 다이 접합 및 몰드 캡 두께가 발생되지 않게 된다. 전체 조립체에 대해 단일한 솔더 볼 재유동(reflow)을 수행함으로서, 그리고 이어서, 적층형 상보형 패키지들을 정렬시킴으로서, 본 발명에 따라 제작 비용이 절감될 수 있다. 개별 패키지들은 완전하게 테스트될 수 있다.
본 발명의 한 태양에 따르면, 패키지들은 기판에 비대칭 방식으로 배열되는 다이들을 가진다. 즉, 다이가 기판의 한쪽에 가까운 다이 접합 영역에 부착되고, 기판의 다른 한쪽 부근은 비점유 상태로 남긴다. 제 1 구조에서, 기판의 다이 장착면에 인터커넥트 솔더 볼들이 장착된다. 상보형 제 2 구조에서, 솔더 볼들이 다이 장착면 반대편의 표면(이하, 랜드 면(land side))에 장착된다. 패키지들의 상보형 쌍들이 적층되고(한 패키지가 다른 패키지에 대해 뒤집힌 상태로), 해당 패키지 기 판들은 기판의 다이 장착부에 솔더 볼들을 가진 패키지의 솔더 볼들에 의해 전기적으로 상호연결된다. 솔더 볼 높이는 다이 두께를 수용하기 위해 기판 사이에 스탠드오프(standoff)를 제공할만큼 충분히 크다. 그리고, 제 2 패키지 기판의 비점유 영역 위의 패키지 기판 사이의 공간에 제 1 패키지의 다이가 배치되도록 패키지들의 방향이 설정된다.
도 1A, 1B, 1C에서는 본 발명에 따라 기판(12)의 다이 장착면(13)의 다이 접합 영역(15)에 비대칭 방식으로 다이(14)가 장착된다. 다이 접합 영역(15)은 기판의 한쪽에 배치되고, 기판의 다른 한쪽에는 다이 접합면(13)의 비점유 영역(16)을 남긴다. 패키지 기판(12)은 래미네이트 기판으로서, 두개의 패턴처리된 금속층과 그 사이에 유전층을 가지는 것이 바람직하다. 즉, 다이 장착면(13)에 제 1 상부 패턴처리 금속층과, 다이 장착면 반대편의 표면(랜드 면)(11)에 제 2 하부 패턴처리 금속층을 포함한다. 적절한 트레이스 회로를 제공하기 위해 다양한 금속층들이 패턴처리되며, 유전층을 통한 바이어들은 층들 간에 연결 기능을 수행한다. 상부 및 하부 패턴처리 금속층들 위의 패시베이션층은 다이의 전기적 연결을 위해 트레이스 상의 구멍 노출 위치들과, 솔더 볼 장착을 위한 노출 볼 패드들(다이 장착면에 행이나 행열로 배열되는 (17)로 도시됨)로 패턴처리된다. 다이는 다이 접합 접착제(가령, 다이 접합 에폭시나 필름)를 이용하여 다이 접합 영역에 고정될 수 있고, 이때, 다이의 활성면은 기판과는 반대쪽에 놓인다. 이때, 다이는 기판의 본드 패드(도시되지 않음)와 다이 패드(도시되지 않음) 간의 와이어 본드에 의해 전기적으로 연결될 수 있다. 또는, 다이가 플립 칩 접합에 의해 기판에 장착될 수도 있다. 이때, 다이의 활성면은 기판을 향하며, 다이는 전도성 범프(conductive bump)나 볼을 이용하여 기판의 본드 위치들과 전기적으로 연결될 수 있다.
그후, 다이는 도 2A, 2B, 2C에 도시되는 바와 같이 몰딩될 수 있다. 다이가 와이어 본딩에 의해 연결될 경우, 차후 단계들 중 와이어에 대한 손상을 방지하기 위해 몰딩이 필요할 수 있다. 몰딩(24)은 다이와 와이어 본드를 덮고(와이어 본드 인터커넥트가 사용되는 경우), 평탄한 상부면(25)을 가지도록 형성된다. 다이가 플립-칩 인터커넥트에 의해 장착될 때, 몰딩은 필수적이지 않다. 다이와 기판 간에 범프 스탠드오프 공간을 충전시키고 인터커넥트를 기계적으로 안정화시키기 위해 하부충진이 바람직할 수는 있다.
그후 도 3A, 3B, 3C에 도시되는 바와 같이, z-상호연결 솔더 볼(37)들이 기판(12)의 다이 장착면(13)의 볼 패드에 장착된다. 도면과 다른 볼 패드 및 솔더 볼의 배열도 이용될 수 있다. 어떤 경우에도, 이들은 기판의 다이 장착면(13)의 비점유 영역(16)을 막지 않도록 배열된다. 또한, 제 1 패키지 위에 장착되어 상보형 패키지를 뒤집기 위한 안정한 지지체를 제공하도록 상기 솔더 볼들이 배열된다. 상보형 패키지들이 결합되고 솔더 볼들이 재유동될 때, 다이(몰딩이 존재할 경우 다이와 몰딩)를 수용할만한 인접 기판들 간의 틈새를 제공하도록 볼 높이가 결정된다. 솔더 볼을 장착하면 제 1 패키지(30)가 완성된다. 이때, 솔더 볼들은 기판의 다이 장착면에 장착된다. 두 상보형 패키지들을 결합시키기 위해 솔더 볼들의 재유동(reflow) 중 솔더 볼들이 붕괴됨에 따라, 몰딩(24)의 상부면(25)이 상보형 패키지 기판의 비점유 영역과 접촉할 수 있고, 이에 따라 솔더 볼들의 추가적인 붕괴를 제한할 수 있다.
본 발명의 한 실시예에 따른 상보형 패키지(60)가 도 4A-6C에 도시된다. 이 경우에 솔더 볼들이 기판의 다이 접합면 반대면에 장착된다.
도 4A, 4B, 4C에서, 본 발명에 따라 기판(42)의 다이 장착면(43)의 다이 접합 영역(45)에 비대칭 방식으로 다이(44)가 장착된다. 다이 접합 영역(45)은 기판의 한쪽에 배치되고, 기판의 다른 한쪽에는 다이 접합면(43)의 비점유 영역(46)이 나타난다. 패키지 기판(42)은 래미네이트 기판으로서, 두개의 패턴처리된 금속층과, 그 사이에 유전층을 가지는 것이 바람직하다. 즉, 상기 패키지 기판(42)은 제 1 "상부" 패턴처리 금속층을 다이 접합면(43)에, 제 2 하부 패턴처리 금속층을 상기 다이 장착면 반대쪽 표면(랜드 면)(41)에 포함한다. 적절한 트레이스 회로 제공을 위해 다양한 금속층들이 패턴처리되며, 유전층을 통한 바이어들이 층들간 연결 수단으로 기능한다. 상부 및 하부 패턴처리 금속층들 위의 패시베이션층은 다이의 전기적 연결을 위해 트레이스 상의 구멍 노출 위치들과, 솔더 볼 장착을 위한 노출 볼 패드들(다이 장착면에 행이나 행열로 배열되는 (47)로 도시됨)로 패턴처리된다. 다이는 다이 접합 접착제(가령, 다이 접합 에폭시나 필름)를 이용하여 다이 접합 영역에 고정될 수 있고, 기판의 본드 패드(도시되지 않음)와 다이 패드(도시되지 않음) 간의 와이어 본드에 의해 전기적으로 연결될 수 있다. 또는, 다이가 플립 칩 접합에 의해 기판에 장착되어 전기적으로 연결될 수도 있다.
그후, 다이는 도 5A, 5B, 5C에 도시되는 바와 같이 몰딩될 수 있다. 다이가 와이어 본딩에 의해 연결될 경우, 차후 단계들 중 와이어에 대한 손상을 방지하기 위해 몰딩이 필요할 수 있다. 몰딩(54)은 다이와 와이어 본드를 덮고(와이어 본드 인터커넥트가 사용되는 경우), 평탄한 상부면(55)을 가지도록 형성된다. 다이가 플립-칩 인터커넥트에 의해 장착될 때, 몰딩은 필수적이지 않다. 다이와 기판 간에 범프 스탠드오프 공간을 충전시키고 인터커넥트를 기계적으로 안정화시키기 위해 하부충진이 바람직할 수는 있다.
그후 도 6A, 6B, 6C에 도시되는 바와 같이, z-상호연결 솔더 볼(67)들이 기판(42)의 다이 장착면 반대쪽 표면(랜드 면)(41)의 볼 패드에 장착된다. 도면과 다른 볼 패드 및 솔더 볼의 배열도 이용될 수 있다. 어떤 경우에도, 이들은 조립체를 마더보드에, 또는 추가적인 조립체에, 또는 또다른 지지체(아래 설명됨)에 장착하기 위한 안정한 지지체를 제공하도록 배열된다. 솔더 볼을 장착함으로서 제 2 패키지(60)가 완성되고, 이때, 솔더 볼들은 기판의 다이 장착면 반대쪽의 표면(랜드 면)에 장착된다.
도 7A-9B와 도 10A-12B에 본 발명에 따라 상보형 패키지들을 멀티패키지 모듈에 조립하는 공정이 도시된다.
결합된 상보형 패키지(30, 60)의 형성은 도 7A-8B에 도시되어 있다. 도 7A와 7B에서, 제 1 패키지(30)는 제 2 패키지(60)에 대해 역전된 상태로 도시되고, 제 1 패키지 기판(12)의 다이 장착면 위의 솔더 볼(37)들이 제 2 패키지 기판(42)의 다이 장착면의 볼 패드들과 정렬된다. 또한, 제 1 패키지(30) 상의 몰드 캡의 표면(25)이 제 2 기판(42)의 다이 장착면의 비점유 영역(46)과 정렬되고, 제 2 패키지(60) 상의 몰드 캡의 표면(55)이 제 1 패키지(30)의 다이 장착면의 비점유 영 역(16)과 정렬된다. 패키지들의 조작은 종래의 캐피지 조립 장비를 이용하여 수행될 수 있다. 예를 들어, 제 2 패키지(60)는 지지체 상에 배치될 수 있고, 제 1 패키지는 픽-앤드-플레이스 툴(pick-and-place tool)을 이용하여 적절한 위치로 조작될 수 있다. 정렬되면, 제 1 패키지(30)의 솔더 볼들이 제 2 패키지 기판(46)의 패드와 접촉할 때까지, 상보형 패키지들이 도면의 화살표로 제시되는 바와 같이 함께 배치된다. 이때, 상보형 패키지 쌍 유닛이 완성된다. 이 유닛은 솔더 볼(37)을 재유동(reflow)시키도록 가열될 수 있고, 패키지 쌍의 전기적 상호연결을 구축하게 된다. 솔더 볼들은 도 8A와 8B에 유닛 조립체(80)에서 재용융됨에 따라 붕괴되는 것으로 도시된다. 그후 이 어셈블리는 도 9A와 9B에 도시되는 바와 같이 인캡슐레이팅(95)되어, 솔더 볼(37)과 다이(25, 255) 주변의 기판(12, 42) 간의 공간이 충진된다. 이에 따라 두개의 상보형 패키지들을 가진 모듈(90)이 완성된다. 이 모듈은 상부면(91)을 가지며, 제 2 패키지 상의 솔더 볼(97)들은 이동 통신 장치나 이동 연산 장치의 마더보드같은 장치와 모듈(90)의 전기적 상호연결을 구현하는 기능을 한다.
도 8A와 8B의 유닛(80)같은 상보형 패키지 쌍 유닛들은 네 개 이상의 패키지를 가지는 모듈들을 형성하도록 적층될 수 있다. 도 10A-12B는 두개의 상보형 패키지 쌍 유닛(80, 80')들을 하나 위에 하나를 적층하는 방식에 의해 모듈(120)의 구조를 도시한다. 도 10A와 10B에서, 도 7A-8B를 참조하여 앞서 설명한 바와 같은 상보형 패키지 쌍 유닛(80, 80')들의 정렬 구조를 보면, 패키지 유닛(80')의 상호연결 솔더 볼(67')들이 패키지 유닛(80)의 패키지(30)의 기판(12)의 다이 장착면 반 대쪽 표(랜드 면)면(11)의 볼 패드(도시되지 않음)와 정렬된다. 솔더 볼(67')들이 패드와 접촉할 때까지 유닛들은 화살표로 표시되는 바와 같이 함께 배치된다. 이는 네개의 패키지로 구성되는 조립체를 형성한다. 이 조립체는 가열되어 솔더 볼(67')의 재유동을 일으키고, 두 유닛(80, 80') 간의 전기적 상호연결을 구현한다. 이 볼들은 도 11A와 11B에서 4-패키지 조립체(110)의 재유동(reflow)에 따라 붕괴되는 것으로 도시된다. 그후 조립체는 도 12A와 12B에서 인캡슐레이팅(125)되어, 다이와 솔더 볼들 주변의 기판 사이 공간이 충진된다. 이에 따라 두개의 상보형 패키지들을 가진 모듈(120)이 완성된다. 이 모듈은 상부면(121)을 가지며, 제일 낮은 위치의 패키지 상의 솔더 볼(127)들은 이동 통신 장치나 이동 연산 장치의 마더보드같은 장치와 모듈(120)의 전기적 상호연결을 구현하는 기능을 한다. 솔더 볼 재유동(reflow)은 단일 재유동 단계로 모든 솔더 볼 인터커넥트에 대해 수행될 수 있다.
그외 다른 실시예도 본원 발명의 범위 내에 있다. 가령, 도면에서는 상보형 패키지들의 해당 다이들이 동일 치수를 가지는 것으로 도시되었으나, 또다른 실시예에서는 해당 다이들이 서로 다른 두께나 서로 다른 풋프린트를 가질 수 있다. 특히 다이가 서로 다른 기능을 가지는 경우에 더욱 그러하다. 도한, 상보형 패키지들의 해당 기판들이 도면에서는 동일한 길이 및 폭을 가지는 것으로 도시되었으나, 해당 기판들이 서로 다른 풋프린트를 가질 수도 있다. 어떤 경우에도, 각 기판의 다이 장착면의 비점유 영역이 충분히 크게 설계되어, 상보형 패키지의 다이의 표면이나, 다이 위 몰딩의 표면의 길이와 폭을 수용할 수 있어야 한다.
멀티패키지 모듈들은 다양한 전자 장치에 이용할 수 있고, 고밀도 장치가 바람직한 제품에 특히 유용하다. 장치 조립체의 크기를 수용할만한 공간이 제한된 경우에 특히 유용하다. 이러한 제품으로는 이동 전화 및 PDA와 같은 이동 통신 기기, 랩탑 컴퓨터, 디지털 카메라, 전자 오락 기기 등이 있다.
본 발명에 따른 적층형 상보형 패키지들은 현재 가용한 제작 장비 및 물질, 그리고 종래의 표면 장착 기술을 이용하여 구현될 수 있다. 조립 공정은 차례로 적층되는 패키지들을 가진 모듈에 비해 덜 복잡하며, 결과적인 두께도 작다. 모듈 조립체의 적층 두께는 본 발명에 따라 감소된다. 즉, 두개의 결합된 상보형 패키지들에 놓인 두 다이가 기판들 간 공간을 공유하기 때문이다. 이때, 추가적인 다이 및 다이 접합 및 몰드 캡 두께가 발생되지 않게 된다. 전체 조립체에 대해 솔더 볼 재유동(reflow)을 수행함으로서, 그리고 이어서, 적층형 상보형 패키지들을 정렬시킴으로서, 본 발명에 따라 제작 비용이 절감될 수 있다. 개별 패키지들은 완전하게 테스트될 수 있다.

Claims (27)

  1. - 다이 접합 영역과 비점유 영역으로 구성되는 다이 장착면과, 다이 장착면 반대쪽의 랜드면(land side)을 가진 기판, 그리고
    - 상기 기판의 다이 장착면의 다이 접합 영역에 부착되는 다이
    를 포함하는 것을 특징으로 하는 반도체 칩 패키지
  2. 제 1 항에 있어서, 상기 다이의 활성 면이 상기 기판과는 반대쪽에 배치되도록 다이의 방향이 결정되고, 상기 다이는 접착제를 이용하여 다이 접합 영역에 고정되며, 상기 다이가 상기 기판의 본드 패드와, 다이의 활성 면의 다이 패드 사이에서 와이어에 의해 전기적으로 연결되는 것을 특징으로 하는 반도체 칩 패키지.
  3. 제 2 항에 있어서, 상기 와이어와 상기 다이의 활성면의 다이 패드가 몰딩에 의해 인캡슐레이팅되는 것을 특징으로 하는 반도체 칩 패키지.
  4. 제 1 항에 있어서, 상기 다이는 상기 기판을 향하는 활성 면을 이용하여 고정되고, 상기 기판의 인터커넥트 위치와 상기 다이의 활성면의 다이 패드들 간에 플립칩 인터커넥트에 의해 상기 다이가 다이 접합 영역에 전기적으로 연결되는 것을 특징으로 하는 반도체 칩 패키지.
  5. 제 4 항에 있어서, 상기 다이의 활성면과, 상기 기판의 다이 접합 영역 간에 하부충진물을 추가로 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  6. 제 1 항에 있어서, 상기 기판의 다이 장착면의 볼 패드 상에 장착되는 z-상호연결 솔더 볼들을 추가로 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  7. 제 1 항에 있어서, 상기 기판의 랜드면의 볼 패드 상에 장착되는 z-상호연결 솔더 볼들을 추가로 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  8. 상보형 패키지 쌍 유닛에 있어서,
    상기 유닛은 제 1 반도체 칩 패키지와 제 2 반도체 칩 패키지를 포함하고,
    상기 제 1 반도체 칩 패키지는
    - 다이 접합 영역과 비점유 영역으로 구성된 다이 장착면과, 다이 장착면 반대쪽의 랜드면(land side)을 구비한 제 1 기판,
    - 상기 제 1 기판의 다이 장착면의 다이 접합 영역에 부착되는 제 1 패키지 다이, 그리고
    - 상기 제 1 기판의 다이 장착면의 볼 패드 상에 장착되는 제 1 z-상호연결 솔더 볼
    을 포함하고,
    상기 제 2 반도체 칩 패키지는,
    - 다이 접합 영역과 비점유 영역으로 구성된 다이 장착면과, 다이 장착면 반대쪽의 랜드면(land side)을 구비한 제 2 기판, 그리고
    - 상기 제 2 기판의 다이 장착면의 다이 접합 영역에 부착되는 제 2 패키지 다이
    를 포함하며,
    이때, 상기 제 1 패키지는 상기 제 2 패키지 상에 적층되고, 상기 제 1 패키지의 다이 장착면은 상기 제 2 패키지의 다이 장착면과 마주보며, 상기 제 1 패키지의 다이 접합 영역은 상기 제 2 패키지의 비점유 영역과 정렬되고, 상기 제 1 패키지 상의 제 1 z-상호연결 솔더 볼들이 상기 제 2 기판의 다이 장착면의 볼 패드들과 접촉하는 것을 특징으로 하는 상보형 패키지 쌍 유닛.
  9. 제 8 항에 있어서, 상기 제 1 z-상호연결 솔더 볼들이 재유동(reflow) 상태로 되어, 제 1 기판의 다이 장착면의 볼 패드와, 상기 제 2 기판의 다이 장착면의 볼 패드 간에 z-레벨 인터커넥트를 형성하는 것을 특징으로 하는 상보형 패키지 쌍 유닛.
  10. 제 9 항에 있어서, 상기 제 2 기판의 랜드면의 볼 패드 상에 장착되는 제 2 z-상호연결 솔더 볼들을 추가로 포함하는 것을 특징으로 하는 상보형 패키지 상 유닛.
  11. 제 9 항에 따른 상보형 패키지 쌍 유닛과, 상기 제 1, 2 패키지 사이의 공간을 인캡슐레이팅하는 몰딩을 포함하는 것을 특징으로 하는 멀티패키지 모듈.
  12. 멀티패키지 모듈에 있어서,
    상기 모듈은, 제 10 항에 따른 상보형 패키지 쌍 유닛에 해당하는 제 1 상보형 패키지 쌍 유닛과, 제 2 상보형 패키지 쌍 유닛을 포함하고,
    상기 제 2 상보형 패키지 쌍 유닛은 제 3 반도체 칩 패키지와 제 4 반도체 칩 패키지를 포함하며,
    상기 제 3 반도체 칩 패키지는
    - 다이 접합 영역과 비점유 영역으로 구성된 다이 장착면과, 랜드면을 가진 제 3 기판,
    - 상기 제 3 기판의 다이 장착면의 다이 접합 영역에 부착되는 제 3 패키지 다이, 그리고
    - 상기 제 3 기판의 다이 장착면의 볼 패드에 장착되는 제 3 z-상호연결 솔더 볼
    을 포함하고,
    상기 제 4 반도체 칩 패키지는,
    - 다이 접합 영역과 비점유 영역으로 구성된 다이 장착면과, 랜드면을 가진 제 4 기판, 그리고
    - 상기 제 4 기판의 다이 장착면의 다이 접합 영역에 부착되는 제 4 패키지 다이
    를 포함하며,
    이때, 상기 제 3 패키지는 상기 제 4 패키지에 적층되고, 상기 제 3 패키지의 다이 장착면은 상기 제 4 패키지의 다이 장착면과 마주보고, 상기 제 3 패키지의 다이 접합 영역이 상기 제 4 패키지의 비점유 영역과 정렬되며, 상기 제 3 패키지의 제 3 z-상호연결 솔더 볼들이 상기 제 4 기판의 다이 장착면의 볼 패드들과 접촉하며,
    상기 제 1 상보형 패키지 쌍 유닛은 제 2 상보형 패키지 쌍 유닛 위에 적층되고, 상기 제 2 패키지의 상기 제 2 z-상호연결 솔더 볼들은 상기 제 3 패키지 기판의 랜드면의 볼 패드들과 접촉하는 것을 특징으로 하는 멀티패키지 모듈.
  13. 제 12 항에 있어서, 상기 제 1, 2 패키지 간의 공간을 인캡슐레이팅하는 몰딩을 추가로 포함하는 것을 특징으로 하는 멀티패키지 모듈.
  14. 제 13 항에 있어서, 상기 제 3, 4 패키지 간의 공간을 인캡슐레이팅하는 몰딩을 추가로 포함하는 것을 특징으로 하는 멀티패키지 모듈.
  15. 제 14 항에 있어서, 상기 제 2, 3 패키지 간의 공간을 인캡슐레이팅하는 몰딩을 추가로 포함하는 것을 특징으로 하는 멀티패키지 모듈.
  16. 반도체 칩 패키지를 제작하는 방법에 있어서, 상기 방법은,
    - 제 1 패턴처리 금속층을 제 1 표면에, 제 2 패턴처리 금속층을 제 2 표면에 구비한 패키지 기판을 제공하는 단계로서, 이때, 상기 제 1 표면은 다이 접합 영역과 비점유 영역을 포함하는 단계,
    - 다이 패드를 활성 면에 구비한 반도체 다이를 제공하는 단계, 그리고
    - 상기 기판의 제 1 표면의 다이 접합 영역에 상기 다이를 장착하고, 상기 제 1 패턴처리 금속층의 본드 패드에 상기 다이를 전기적으로 연결시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 칩 패키지 제작 방법.-
  17. 제 16 항에 있어서, 상기 다이의 장착은, 다이의 활성 면이 기판과 반대쪽에 놓이도록 상기 다이 접합 영역에 상기 다이를 고정시키고,
    상기 다이의 전기적 연결은 다이 패드를 본드 패드에 와이어 본드에 의해 상호연결시키는 것을 특징으로 하는 반도체 칩 패키지 제작 방법.
  18. 제 16 항에 있어서, 상기 다이의 장착 및 전기적 연결은, 다이의 활성 면이 상기 기판을 향하도록 다이 접합 영역에 다이를 배치하고, 상기 다이 패드를 상기 본드 패드에 플립 칩 상호연결에 의해 전기적으로 연결시키는 것을 특징으로 하는 반도체 칩 패키지 제작 방법.
  19. 제 17 항에 있어서, 상기 다이와 와이어 본드를 인캡슐레이팅하는 단계를 추 가로 포함하는 것을 특징으로 하는 반도체 칩 패키지 제작 방법.
  20. 제 18 항에 있어서, 다이와 기판 간에 하부충진물을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 칩 패키지 제작 방법.
  21. 멀티패키지 모듈을 제작하는 방법에 있어서, 상기 방법은,
    - 제 16 항의 반도체 칩 패키지 제작 방법에 따라 제 1 반도체 칩 패키지와 제 2 반도체 칩 패키지를 제작하는 단계,
    - 제 1 패키지 기판의 제 1 표면의 볼 패드에 제 1 z-상호연결 솔더 볼들을 장착하는 단계,
    - 각 패키지 기판의 제 1 표면이 다른 한 패키지 기판의 제 1 표면을 향하도록, 그리고 각 패키지 기판의 다이 접합 영역이 다른 한 패키지 기판의 비점유 영역과 정렬되도록, 제 1, 2 패키지를 서로에 대해 배치하는 단계,
    - 상기 제 1 z-상호연결 솔더 볼들을 제 2 패키지 기판의 제 1 표면의 볼 패드에 접촉시키는 단계, 그리고
    - 상기 제 2 패키지 기판의 제 1 표면의 볼 패드들과의 전기적 연결을 구현하도록 상기 제 1 z-상호연결 솔더 볼들을 재유동(reflow)시키는 단계
    를 포함하는 것을 특징으로 하는 멀티패키지 모듈 제작 방법.
  22. 제 21 항에 있어서,
    - 패키지들 간에 인캡슐레이팅 몰딩을 형성하는 단계
    를 추가로 포함하는 것을 특징으로 하는 멀티패키지 모듈 제작 방법.
  23. 제 21 항에 있어서,
    - 상기 제 2 패키지 기판의 제 2 표면에 제 2 z-상호연결 솔더 볼들을 장착하는 단계
    를 추가로 포함하는 것을 특징으로 하는 멀티패키지 모듈 제작 방법.
  24. 멀티패키지 모듈을 제작하는 방법에 있어서, 상기 방법은,
    - 제 16 항의 반도체 칩 패키지 제작 방법에 따라 제 1 패키지 및 제 2 패키지를 제공하는 단계,
    - 제 1 패키지의 기판의 제 1 표면의 볼 패드에 제 1 z-상호연결 솔더 볼들을 장착하는 단계,
    - 패키지들의 다이 장착면이 서로를 마주하도록, 그리고 각 패키지의 다이 접합 영역이 다른 한 패키지 기판의 비점유 영역과 정렬되도록, 제 2 패키지 위에 제 1 패키지를 적층하는 단계, 그리고
    - 상기 제 1 z-상호연결 솔더 볼들을 재유동(reflow)시켜서, 제 2 패키지 기판의 제 1 표면의 볼 패드들과 전기적 연결을 구축하는 단계
    를 포함하는 것을 특징으로 하는 멀티패키지 모듈 제작 방법.
  25. 제 24 항에 있어서,
    - 패키지들 사이에 인캡슐레이션 몰딩을 형성하는 단계
    를 추가로 포함하는 것을 특징으로 하는 멀티패키지 모듈 제작 방법.
  26. 제 24 항에 있어서,
    - 제 2 패키지 기판의 제 2 표면에 제 2 z-상호연결 솔더 볼들을 장착하는 단계
    를 추가로 포함하는 것을 특징으로 하는 멀티패키지 모듈 제작 방법.
  27. 제 12 항에 따른 멀티패키지 모듈을 포함하는 전자 장치로서, 상기 멀티패키지 모듈이 상기 전자 장치의 하부 회로에 전기적으로 연결되는 것을 특징으로 하는 전자 장치.
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Publication number Priority date Publication date Assignee Title
US7545031B2 (en) * 2005-04-11 2009-06-09 Stats Chippac Ltd. Multipackage module having stacked packages with asymmetrically arranged die and molding
SG149725A1 (en) * 2007-07-24 2009-02-27 Micron Technology Inc Thin semiconductor die packages and associated systems and methods
SG149724A1 (en) 2007-07-24 2009-02-27 Micron Technology Inc Semicoductor dies with recesses, associated leadframes, and associated systems and methods
WO2009055069A2 (en) * 2007-10-25 2009-04-30 Chipstack Inc. Multiple package module using a rigid flex printed circuit board
TWI385779B (zh) * 2009-10-28 2013-02-11 Nat Chip Implementation Ct Nat Applied Res Lab 多層系統晶片模組結構
KR102032887B1 (ko) * 2012-12-10 2019-10-16 삼성전자 주식회사 반도체 패키지 및 반도체 패키지의 라우팅 방법
US10068866B2 (en) * 2016-09-29 2018-09-04 Intel Corporation Integrated circuit package having rectangular aspect ratio
US11171108B2 (en) 2018-10-04 2021-11-09 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for manufacturing the same

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5222014A (en) * 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
JPH10294423A (ja) * 1997-04-17 1998-11-04 Nec Corp 半導体装置
US6414391B1 (en) * 1998-06-30 2002-07-02 Micron Technology, Inc. Module assembly for stacked BGA packages with a common bus bar in the assembly
US5854507A (en) * 1998-07-21 1998-12-29 Hewlett-Packard Company Multiple chip assembly
SG75873A1 (en) * 1998-09-01 2000-10-24 Texas Instr Singapore Pte Ltd Stacked flip-chip integrated circuit assemblage
US6122171A (en) * 1999-07-30 2000-09-19 Micron Technology, Inc. Heat sink chip package and method of making
EP1085572A3 (en) * 1999-09-16 2006-04-19 Texas Instruments Incorporated Low pass filter integral with semiconductor package
JP3798597B2 (ja) * 1999-11-30 2006-07-19 富士通株式会社 半導体装置
KR100673378B1 (ko) * 1999-12-17 2007-01-23 삼성전자주식회사 칩 스케일 적층 칩 패키지와 그 제조 방법
US6369448B1 (en) * 2000-01-21 2002-04-09 Lsi Logic Corporation Vertically integrated flip chip semiconductor package
JP2001210954A (ja) * 2000-01-24 2001-08-03 Ibiden Co Ltd 多層基板
JP3980807B2 (ja) * 2000-03-27 2007-09-26 株式会社東芝 半導体装置及び半導体モジュール
US7247932B1 (en) * 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
US6778404B1 (en) * 2000-06-02 2004-08-17 Micron Technology Inc Stackable ball grid array
JP2001352035A (ja) * 2000-06-07 2001-12-21 Sony Corp 多層半導体装置の組立治具及び多層半導体装置の製造方法
US6404043B1 (en) * 2000-06-21 2002-06-11 Dense-Pac Microsystems, Inc. Panel stacking of BGA devices to form three-dimensional modules
SG95637A1 (en) * 2001-03-15 2003-04-23 Micron Technology Inc Semiconductor/printed circuit board assembly, and computer system
JP2003197849A (ja) * 2001-10-18 2003-07-11 Matsushita Electric Ind Co Ltd 部品内蔵モジュールとその製造方法
JP4392157B2 (ja) * 2001-10-26 2009-12-24 パナソニック電工株式会社 配線板用シート材及びその製造方法、並びに多層板及びその製造方法
TWI255532B (en) * 2002-02-05 2006-05-21 Siliconware Precision Industries Co Ltd Flip-chip ball grid array semiconductor package with heat-dissipating device and method for fabricating the same
US7479407B2 (en) * 2002-11-22 2009-01-20 Freescale Semiconductor, Inc. Digital and RF system and method therefor
TWI290757B (en) * 2002-12-30 2007-12-01 Advanced Semiconductor Eng Thermal enhance MCM package and the manufacturing method thereof
TW576549U (en) * 2003-04-04 2004-02-11 Advanced Semiconductor Eng Multi-chip package combining wire-bonding and flip-chip configuration
JP3842759B2 (ja) * 2003-06-12 2006-11-08 株式会社東芝 三次元実装半導体モジュール及び三次元実装半導体システム
JP4330411B2 (ja) * 2003-09-24 2009-09-16 三洋電機株式会社 回路装置
JP4204989B2 (ja) * 2004-01-30 2009-01-07 新光電気工業株式会社 半導体装置及びその製造方法
KR100627006B1 (ko) * 2004-04-01 2006-09-25 삼성전자주식회사 인덴트 칩과, 그를 이용한 반도체 패키지와 멀티 칩 패키지
TWI237882B (en) * 2004-05-11 2005-08-11 Via Tech Inc Stacked multi-chip package
JP2006114604A (ja) * 2004-10-13 2006-04-27 Toshiba Corp 半導体装置及びその組立方法
KR100622609B1 (ko) 2005-02-16 2006-09-19 주식회사 하이닉스반도체 박막 형성 방법
JP4557757B2 (ja) * 2005-03-14 2010-10-06 株式会社東芝 半導体装置
US7545031B2 (en) * 2005-04-11 2009-06-09 Stats Chippac Ltd. Multipackage module having stacked packages with asymmetrically arranged die and molding
US20070108583A1 (en) * 2005-08-08 2007-05-17 Stats Chippac Ltd. Integrated circuit package-on-package stacking system
JP4388926B2 (ja) * 2005-11-21 2009-12-24 株式会社Ｇｅｎｕｓｉｏｎ 半導体装置のパッケージ構造
US20070210433A1 (en) * 2006-03-08 2007-09-13 Rajesh Subraya Integrated device having a plurality of chip arrangements and method for producing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140088070A (ko) * 2011-06-30 2014-07-09 무라타 일렉트로닉스 오와이 시스템-인-패키지 디바이스를 제조하는 방법 및 시스템-인-패키지 디바이스

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