JP2015109301A - 電子装置及び電子装置の製造方法 - Google Patents

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Abstract

【課題】電磁波の放射・混入を抑制することのできる電子装置を提供する。
【解決手段】電子装置１は、はんだボール５０を介して互いに積層され、はんだボール５０を介して電気的に接続され、それぞれに電子部品２１，２２及び電子部品４１〜４４が実装された複数の配線基板１０，３０を有する。電子装置１は、配線基板３０の最下層に形成されたソルダレジスト層３５の下面を被覆する磁性薄膜４５と、最上層の配線基板３０の上面に形成され、配線基板３０に実装された電子部品４１〜４４を封止する封止樹脂６２とを有する。電子装置１は、封止樹脂６２の上面全面を被覆する磁性薄膜６５と、配線基板１０の最下層に形成されたソルダレジスト層１５の下面を被覆する磁性薄膜２５とを有する。
【選択図】図１

Description

本発明は、電子装置及び電子装置の製造方法に関するものである。
従来、配線基板に複数の電子部品を搭載した電子装置が知られている。電子部品は、動作に応じた電磁波を放射する。また、電子部品は、外部から混入する電磁波の影響を受ける。このような電磁波の放射・混入を抑制する方法としては、例えば、フェライト膜や金属膜等を形成すること、金属製のシールドケースを配線基板に固定すること、等が知られている（例えば、特許文献１，２参照）。
国際公開２００５−０８１６０９号明細書 特開２０１１−１２４３６６号公報
ところで、配線基板には、複数種類の電子部品が搭載されることがある。このような素材の異なる複数の電子部品に対してフェライト膜を直接成膜すると、そのフェライト膜が形成される面の平滑性が得られないため、結晶構造が柱状である良好なフェライト膜を形成することができない。さらに、電子部品の表面に電極端子が露出されている場合には、その電極端子（つまり、金属）表面とフェライト膜との密着性が低くなるため、良好なフェライト膜を形成することができない。このように良好なフェライト膜を形成できない場合には、電磁波の放射・混入を十分に抑制することができない。
本発明の一観点によれば、接続部材を介して互いに積層され、前記接続部材を介して電気的に接続され、それぞれに電子部品が実装された複数の配線基板と、前記複数の配線基板のうち上下に隣接する２つの配線基板のうち上側の配線基板の最下層に形成されたソルダレジスト層の下面を被覆する第１磁性薄膜と、前記複数の配線基板のうちの最上層の配線基板の上面に形成され、前記最上層の配線基板に実装された電子部品を封止する封止樹脂と、前記封止樹脂の上面全面を被覆するとともに、前記複数の配線基板のうち最下層の配線基板の最表層に形成されたソルダレジスト層の下面を被覆する第２磁性薄膜と、を有する。
本発明の一観点によれば、電磁波の放射・混入を抑制することができるという効果を奏する。
第１実施形態の電子装置を示す概略断面図。 磁性薄膜の特性図。 （ａ）、（ｂ）は、第１実施形態の電子装置の製造方法を示す概略断面図。 （ａ）、（ｂ）は、第１実施形態の電子装置の製造方法を示す概略断面図。 （ａ）、（ｂ）は、第１実施形態の電子装置の製造方法を示す概略断面図。 （ａ）、（ｂ）は、第１実施形態の電子装置の製造方法を示す概略断面図。 第１実施形態の電子装置の製造方法を示す概略断面図。 （ａ）、（ｂ）は、変形例の電子装置の製造方法を示す概略断面図。 変形例の電子装置の製造方法を示す概略断面図。 変形例の電子装置を示す概略断面図。 第２実施形態の電子装置を示す概略断面図。 （ａ）、（ｂ）は、第２実施形態の電子装置の製造方法を示す概略断面図。 （ａ）、（ｂ）は、第２実施形態の電子装置の製造方法を示す概略断面図。 第２実施形態の電子装置の製造方法を示す概略断面図。 変形例の電子装置を示す概略断面図。 変形例の電子装置を示す概略断面図。
以下、添付図面を参照して各実施形態を説明する。なお、添付図面は、特徴を分かりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを省略している。
（第１実施形態）
以下、図１〜図７に従って第１実施形態を説明する。
図１に示すように、電子装置１は、複数（図１では、２つ）の半導体パッケージ２，３と、はんだボール５０と、封止樹脂６１，６２と、磁性薄膜６５とを有している。半導体パッケージ２は、はんだボール５０を介して半導体パッケージ３と接続されている。
まず、半導体パッケージ２の構造について説明する。
半導体パッケージ２は、配線基板１０と、配線基板１０の上面側に実装された電子部品２１，２２と、磁性薄膜２５とを有している。
配線基板１０は、基板本体１１と、最上層の配線パターン１２と、ソルダレジスト層１３と、最下層の配線パターン１４と、ソルダレジスト層１５とを有している。
基板本体１１としては、最表層に形成された配線パターン１２，１４が基板内部を通じて相互に電気的に接続された構造を有していれば十分である。このため、基板本体１１の内部には配線層が形成されていてもよく、配線層が形成されていなくてもよい。例えば、基板本体１１を厚さ方向に貫通する貫通電極によって上記配線パターン１２，１４が相互に電気的に接続される。この場合の基板本体１１の材料としては、例えば、ガラスエポキシ樹脂等の絶縁性樹脂、セラミックス、シリコンを用いることができる。また、上記貫通電極（ビア）は、例えばスルーホールビアやスタックビアを用いることができる。一方、基板本体１１の内部に配線層が形成される場合には、例えば、複数の配線層が層間絶縁層を介して積層され、各層間絶縁層に形成されたビアと各配線層とによって上記配線パターン１２，１４が相互に電気的に接続される。この場合の基板本体１１としては、例えば、コア基板を有するコア付きビルドアップ基板や、コア基板を有さないコアレス基板を用いることができる。
配線パターン１２は、電子部品２１，２２が実装される基板本体１１の実装面（ここでは、上面）に形成されている。配線パターン１２の材料としては、例えば銅（Ｃｕ）や銅合金を用いることができる。
ソルダレジスト層１３は、配線パターン１２の一部を被覆するように基板本体１１の上面に積層されている。ソルダレジスト層１３の材料としては、例えば、エポキシ系樹脂やアクリル系樹脂などの絶縁性樹脂を用いることができる。ソルダレジスト層１３の材料としては、例えば、感光性の絶縁性樹脂を好適に用いることができる。ソルダレジスト層１３は、その上面が平滑な面となるように形成されている。例えば、ソルダレジスト層１３の上面は、基板本体１１の上面よりも表面粗度が低い。ソルダレジスト層１３の上面の粗度は、例えば、表面粗さＲａ値で２〜１０ｎｍ程度とすることができる。ここで、表面粗さＲａ値とは、表面粗さを表わす数値の一種であり、算術平均粗さと呼ばれるものであって、具体的には測定領域内で変化する高さの絶対値を平均ラインである表面から測定して算術平均したものである。
ソルダレジスト層１３には、配線パターン１２の一部を露出させるための複数の開口部１３Ｘ，１３Ｙが形成されている。なお、必要に応じて、これら開口部１３Ｘ，１３Ｙから露出する配線パターン１２上に、表面処理層を形成するようにしてもよい。表面処理層の例としては、金（Ａｕ）層、ニッケル（Ｎｉ）層／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ層／パラジウム（Ｐｄ）層／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）などを挙げることができる。これらＮｉ層、Ａｕ層、Ｐｄ層としては、例えば、無電解めっき法に形成された金属層（無電解めっき金属層）を用いることができる。また、上記Ｎｉ層はＮｉ又はＮｉ合金からなる金属層、上記Ａｕ層はＡｕ又はＡｕ合金からなる金属層、上記Ｐｄ層はＰｄ又はＰｄ合金からなる金属層である。また、開口部１３Ｘ，１３Ｙから露出する配線パターン１２上に、ＯＳＰ（Organic Solderability Preservative）処理などの酸化防止処理を施して表面処理層を形成するようにしてもよい。
本例では、開口部１３Ｘ，１３Ｙから露出する配線パターン１２上に、上記Ｎｉ層である金属層１６と、上記Ａｕ層である金属層１７とがこの順番で積層されている。このとき、開口部１３Ｘから露出する金属層１７が、電子部品２１，２２と電気的に接続される実装用パッドＰ１となる。また、開口部１３Ｙから露出する金属層１７が、半導体パッケージ３と電気的に接続される接続用パッドＰ２となる。各実装用パッドＰ１及び各接続用パッドＰ２の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、各実装用パッドＰ１及び各接続用パッドＰ２は、平面視略円形状に形成されている。
配線パターン１４は、上記実装面とは反対側の基板本体１１の下面に形成されている。配線パターン１４の材料としては、例えば銅や銅合金を用いることができる。
ソルダレジスト層１５は、配線基板１０の最表層（最下層）に形成されている。具体的には、ソルダレジスト層１５は、配線パターン１４の一部を被覆するように基板本体１１の下面に積層されている。ソルダレジスト層１５の材料としては、例えば、エポキシ系樹脂やアクリル系樹脂などの絶縁性樹脂を用いることができる。ソルダレジスト層１５の材料としては、例えば、感光性の絶縁性樹脂を好適に用いることができる。ソルダレジスト層１５は、その下面が平滑な面となるように形成されている。例えば、ソルダレジスト層１５の下面は、基板本体１１の下面よりも表面粗度が低い。ソルダレジスト層１５の下面の粗度は、例えば、表面粗さＲａ値で２〜１０ｎｍ程度とすることができる。
ソルダレジスト層１５には、配線パターン１４の一部を露出させるための複数の開口部１５Ｘが形成されている。なお、必要に応じて、開口部１５Ｘから露出する配線パターン１４の下面に、表面処理層を形成するようにしてもよい。表面処理層の例としては、Ａｕ層、Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層／Ａｕ層などを挙げることができる。また、開口部１５Ｘから露出する配線パターン１４の下面に、ＯＳＰ処理などの酸化防止処理を施して表面処理層を形成するようにしてもよい。
本例では、開口部１５Ｘから露出する配線パターン１４の下面に、上記Ｎｉ層である金属層１８と、上記Ａｕ層である金属層１９とがこの順番で積層されている。このとき、開口部１５Ｘから露出する金属層１９が外部接続用パッドＰ３となる。この外部接続用パッドＰ３には、当該電子装置１をマザーボード等の実装基板に実装する際に使用されるはんだボールやリードピン等の外部接続端子が接続されるようになっている。外部接続用パッドＰ３の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、外部接続用パッドＰ３は、平面視略円形状に形成されている。
なお、上記開口部１５Ｘから露出する配線パターン１４（あるいは、配線パターン１４上に表面処理層が形成されている場合には、その表面処理層）自体を、外部接続端子としてもよい。
以上説明した配線基板１０の上面には、電子部品２１，２２が実装されている。電子部品２１は、例えば、電源回路部に含まれる半導体装置である。電子部品２１（半導体装置）のパッケージ形状は、例えばＱＦＰ（Quad Flat Package）である。この電子部品２１のリードは、実装用パッドＰ１に図示しないはんだにより接続されている。また、電子部品２２は、例えば二次電池である。電子部品２２（二次電池）は、導体ワイヤにより実装用パッドＰ１に接続されている。電源回路部（電子部品２１）は、二次電池（電子部品２２）に対する充電を制御する。また、電源回路部（電子部品２１）は、例えば、ＤＣ−ＤＣコンバータを含み、二次電池（電子部品２２）に蓄積された電力に基づいて、後述する制御回路部及び高周波回路部に供給する電源電圧を生成する。
なお、電子部品２１，２２のパッケージ形状を、例えば、ＤＩＰ（Dual Inline Package）、ＳＯＰ（Small Outline Package）、ＢＧＡ（Ball grid array）、ＬＧＡ（Land grid array）、ＰＧＡ（Pin Grid Array）等に変更してもよい。また、電子部品２１，２２を実装用パッドＰ１にフリップチップ実装するようにしてもよい。
一方、配線基板１０の最下層に形成されたソルダレジスト層１５の下面には、磁性薄膜２５が形成されている。この磁性薄膜２５は、ソルダレジスト層１５の下面全面を被覆するように形成されている。磁性薄膜２５の外側面は、例えば、ソルダレジスト層１５の外側面と略面一に形成されている。この磁性薄膜２５は、例えば、外部から電子装置１内に混入して電子部品２１，２２等に影響を与える電磁波を遮断又は減衰する機能を有している。また、磁性薄膜２５は、後述する電子部品４１〜４４を含む電子回路、又は電子部品２１，２２を含む電子回路に応じた周波数の電磁波を遮断又は減衰する機能を有している。
上記磁性薄膜２５に含まれる金属の種類や比率は、任意に設定することができる。例えば、磁性薄膜２５としては、ニッケル（Ｎｉ）と亜鉛（Ｚｎ）を含むフェライト（磁性材）の薄膜を好適に用いることができる。以下の説明において、説明の便宜上、ＮｉとＺｎを含むフェライトの薄膜のことを、「Ｎｉ−Ｚｎフェライト膜」と称する場合もある。このような磁性薄膜２５（Ｎｉ−Ｚｎフェライト膜）の組成は、後述する電子部品４１〜４４（制御回路部及び高周波回路部）に応じて設定することが好ましい。なお、磁性薄膜２５として、例えば、マンガン（Ｍｎ）と亜鉛（Ｚｎ）を含むフェライトの薄膜を用いるようにしてもよい。このような磁性薄膜２５の組成は、電子部品２１，２２（電源回路部及び二次電池）に応じて設定することが好ましい。以下の説明において、説明の便宜上、ＭｎとＺｎを含むフェライトの薄膜のことを、「Ｍｎ−Ｚｎフェライト膜」と称する場合もある。なお、磁性薄膜２５の厚さは、例えば１〜３μｍ程度とすることができる。
ここで、交流の電流で励磁した磁性材（フェライト）の複素透磁率μは、
μ＝μ’−ｊμ”
で表わされる。虚数成分μ”は、電磁波の吸収に必要な磁気損失項である。磁性材は、共鳴周波数に応じた周波数帯域の電磁波を磁気損失特性により熱エネルギーに変換する。フェライトの共鳴周波数は、フェライトの組成に対応する。従って、フェライトの組成を適宜変更することにより、共鳴周波数を所望の値に設定することができる。そして、その組成のフェライトを用いることにより、共鳴周波数に応じた周波数帯域において、フェライトを透過する電磁波の強度を低減することが可能となる。
フェライトの基本組成は、Ｍ・Ｆｅ３Ｏ４であり、Ｍは２価の金属イオンである。このようなフェライトは、スピネルフェライトと呼ばれる。２価の金属は、例えば、鉄（Ｆｅ）、マンガン（Ｍｎ）、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）、マグネシウム（Ｍｇ）、コバルト（Ｃｏ）、銅（Ｃｕ）である。フェライトは、Ｍとして含まれる１種類以上の金属イオンの種類や比率に応じた特性を持つ。
例えば、亜鉛を含むフェライト（Ｚｎフェライト）は反強磁性体であり、強磁性を示さない。しかし、亜鉛は、他の金属を含むフェライトに添加されて多元フェライトを構成し、磁性を強める（飽和磁束密度を大きくする）ように働く。また、亜鉛は、添加によりフェライトを軟磁性化する。
フェライトの複素透磁率や共鳴周波数は、亜鉛やコバルトの添加含有量に応じて変化する。例えば、亜鉛の含有量を大きくすることは、複素透磁率を高くし、複素透磁率の共鳴周波数を低くする。一方、亜鉛の含有量を小さくすることは、複素透磁率を低くし、複素透磁率の共鳴周波数を高くする。また、コバルトの含有量を大きくすることは、複素透磁率を高くし、複素透磁率の共鳴周波数を高くする。
図２は、Ｍｎ−Ｚｎフェライト膜とＮｉ−Ｚｎフェライト膜の複素透磁率−周波数特性の一例を示す。図２において、実線Ｌ１１はＭｎ−Ｚｎフェライト膜の複素透磁率の実数成分μ’、破線Ｌ１２はＭｎ−Ｚｎフェライト膜の複素透磁率の虚数成分μ”を示す。また、実線Ｌ２１はＮｉ−Ｚｎフェライト膜の複素透磁率の実数成分μ’、破線Ｌ２２はＮｉ−Ｚｎフェライト膜の複素透磁率の虚数成分μ”を示す。
例えば、Ｎｉ−Ｚｎフェライト膜の共鳴周波数は数ＧＨｚである。また、Ｎｉ−Ｚｎフェライト膜の抵抗率は１×１０６（Ω・ｍ）程度であり、電気的な絶縁体として扱うことが可能である。このようなＮｉ−Ｚｎフェライト膜は、数ＧＨｚ程度の高い周波数帯の電磁波（例えば、高周波ノイズ）の透過を効果的に抑制することができる。なお、Ｎｉ−Ｚｎフェライト膜は、数ＭＨｚ程度の低い周波数帯の電磁波（例えば、低周波ノイズ）の透過も抑制することができる。但し、Ｎｉ−Ｚｎフェライト膜における低周波ノイズ抑制効果は、Ｎｉ−Ｚｎフェライト膜における高周波ノイズ抑制効果に比べて小さい。
例えば、Ｍｎ−Ｚｎフェライト膜の共鳴周波数は数ＭＨｚであり、抵抗率は０．１〜１０（Ω・ｍ）程度である。このようなＭｎ−Ｚｎフェライト膜は、数ＭＨｚ程度の低い周波数帯の電磁波（例えば、低周波ノイズ）の透過を効果的に抑制することができる。
次に、半導体パッケージ３の構造について説明する。
半導体パッケージ３は、配線基板３０と、配線基板３０の上面に実装された電子部品４１〜４４と、磁性薄膜４５とを有している。
配線基板３０は、基板本体３１と、最上層の配線パターン３２と、ソルダレジスト層３３と、最下層の配線パターン３４と、ソルダレジスト層３５とを有している。
基板本体３１としては、最表層に形成された配線パターン３２，３４が基板内部を通じて相互に電気的に接続された構造を有していれば十分である。このため、基板本体３１の内部には配線層が形成されていなくてもよく、配線層が形成されていてもよい。例えば、基板本体３１を厚さ方向に貫通する貫通電極によって上記配線パターン３２，３４が相互に電気的に接続される。この場合の基板本体３１の材料としては、例えば、ガラスエポキシ樹脂等の絶縁性樹脂、セラミックス、シリコンを用いることができる。また、上記貫通電極（ビア）は、例えばスルーホールビアやスタックビアを用いることができる。一方、基板本体３１の内部に配線層が形成される場合には、例えば、複数の配線層が層間絶縁層を介して積層され、各層間絶縁層に形成されたビアと各配線層とによって上記配線パターン３２，３４が相互に電気的に接続される。この場合の基板本体３１としては、例えば、コア基板を有するコア付きビルドアップ基板や、コア基板を有さないコアレス基板を用いることができる。
配線パターン３２は、電子部品４１〜４４が実装される基板本体３１の実装面（ここでは、上面）に形成されている。配線パターン３２の材料としては、例えば銅や銅合金を用いることができる。
ソルダレジスト層３３は、配線パターン３２の一部を被覆するように基板本体３１の上面に積層されている。ソルダレジスト層３３の材料としては、例えば、エポキシ系樹脂やアクリル系樹脂などの絶縁性樹脂を用いることができる。ソルダレジスト層３３の材料としては、例えば、感光性の絶縁性樹脂を好適に用いることができる。ソルダレジスト層３３は、その上面が平滑な面となるように形成されている。例えば、ソルダレジスト層３３の上面は、基板本体３１の上面よりも表面粗度が低い。ソルダレジスト層３３の上面の粗度は、例えば、表面粗さＲａ値で２〜１０ｎｍ程度とすることができる。
ソルダレジスト層３３には、配線パターン３２の一部を露出させるための複数の開口部３３Ｘが形成されている。なお、必要に応じて、開口部３３Ｘから露出する配線パターン３２上に、表面処理層を形成するようにしてもよい。表面処理層の例としては、Ａｕ層、Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層／Ａｕ層などを挙げることができる。また、開口部３３Ｘから露出する配線パターン３２上に、ＯＳＰ処理などの酸化防止処理を施して表面処理層を形成するようにしてもよい。
本例では、開口部３３Ｘから露出する配線パターン３２上に、上記Ｎｉ層である金属層３６と、上記Ａｕ層である金属層３７とがこの順番で積層されている。このとき、開口部３３Ｘから露出する金属層３７が、電子部品４１〜４４と電気的に接続される実装用パッドＰ４となる。各実装用パッドＰ４の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、各実装用パッドＰ４は、平面視略円形状に形成されている。
配線パターン３４は、上記実装面とは反対側の基板本体３１の下面に形成されている。配線パターン３４の材料としては、例えば銅や銅合金を用いることができる。
ソルダレジスト層３５は、配線基板３０の最下層に形成されている。具体的には、ソルダレジスト層３５は、配線パターン３４の一部を被覆するように基板本体３１の下面に積層されている。ソルダレジスト層３５の材料としては、例えば、エポキシ系樹脂やアクリル系樹脂などの絶縁性樹脂を用いることができる。ソルダレジスト層３５の材料としては、例えば、感光性の絶縁性樹脂を好適に用いることができる。ソルダレジスト層３５は、その下面が平滑な面となるように形成されている。例えば、ソルダレジスト層３５の下面は、基板本体３１の下面よりも表面粗度が低い。ソルダレジスト層３５の下面の粗度は、例えば、表面粗さＲａ値で２〜１０ｎｍ程度とすることができる。
ソルダレジスト層３５には、配線パターン３４の一部を露出させるための複数の開口部３５Ｘが形成されている。なお、必要に応じて、開口部３５Ｘから露出する配線パターン３４の下面に、表面処理層を形成するようにしてもよい。表面処理層の例としては、Ａｕ層、Ｎｉ層／Ａｕ層、Ｎｉ層／Ｐｄ層／Ａｕ層などを挙げることができる。また、開口部３５Ｘから露出する配線パターン３４の下面に、ＯＳＰ処理などの酸化防止処理を施して表面処理層を形成するようにしてもよい。
本例では、開口部３５Ｘから露出する配線パターン３４の下面に、上記Ｎｉ層である金属層３８と、上記Ａｕ層である金属層３９とがこの順番で積層されている。このとき、開口部３５Ｘから露出する金属層３９が、上記半導体パッケージ２と接続される接続用パッドＰ５となる。この接続用パッドＰ５は、はんだボール５０に接合され、そのはんだボール５０を通じて半導体パッケージ２の接続用パッドＰ２と電気的に接続されるパッドである。接続用パッドＰ５の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、接続用パッドＰ５は、平面視略円形状に形成されている。
以上説明した配線基板３０の上面には、電子部品４１〜４４が実装されている。電子部品４１は、例えば、制御回路部に含まれる半導体装置である。電子部品４２は、例えば、高周波回路部に含まれる半導体装置である。電子部品４１，４２（半導体装置）のパッケージ形状は、例えばＱＦＰである。これら電子部品４１，４２のリードは、実装用パッドＰ４に図示しないはんだにより接続されている。また、電子部品４３は、例えば、制御回路部に含まれるチップ部品である。電子部品４４は、例えば、高周波回路部に含まれるチップ部品である。上記チップ部品の例としては、抵抗、コンデンサ、コイル、ダイオードなどを挙げることができる。電子部品４３，４４（チップ部品）は、例えば、実装用パッドＰ４に図示しないはんだにより接続されている。
制御回路部（電子部品４１，４３）は、例えば、ＣＰＵ（Central Processing Unit）と、各回路部を動作させるためのクロック信号を生成する信号生成回路とを含み、電源回路部や高周波回路部等を制御する。高周波回路部（電子部品４２，４４）は、例えば無線通信のための受信回路及び送信回路を含む。
なお、電子部品４１，４２のパッケージ形状を、例えば、ＤＩＰ、ＳＯＰ、ＢＧＡ、ＬＧＡ、ＰＧＡ等に変更してもよい。また、電子部品４１，４２を実装用パッドＰ４にフリップチップ実装するようにしてもよい。また、抵抗やコンデンサ等の受動素子を、リードを有する部品としてもよい。
一方、配線基板３０の最下層に形成されたソルダレジスト層３５の下面には、磁性薄膜４５が形成されている。この磁性薄膜４５は、ソルダレジスト層３５の下面全面を被覆するように形成されている。磁性薄膜４５の外側面は、例えば、ソルダレジスト層３５の外側面と略面一に形成されている。本例の磁性薄膜４５は、例えば、電子部品４１〜４４を含む電子回路に応じた周波数の電磁波を遮断又は減衰する機能を有している。
上記磁性薄膜４５に含まれる金属の種類や比率は、任意に設定することができる。磁性薄膜４５の組成は、例えば、磁性薄膜２５と同一の組成に設定することができる。例えば、磁性薄膜４５としては、Ｎｉ−Ｚｎフェライト膜を用いることができる。このような磁性薄膜４５（Ｎｉ−Ｚｎフェライト膜）の組成は、電子部品４１〜４４（制御回路部及び高周波回路部）に応じて設定することが好ましい。なお、磁性薄膜４５の厚さは、例えば１〜３μｍ程度とすることができる。
各接続用パッドＰ５上には、はんだボール５０が接合されている。はんだボール５０は、半導体パッケージ２と半導体パッケージ３との間に介在して設けられ、その一端が接続用パッドＰ２に接合され、他端が接続用パッドＰ５に接合されている。はんだボール５０は、半導体パッケージ２と半導体パッケージ３とを接続（接合）する接続端子として機能するとともに、半導体パッケージ２と半導体パッケージ３との間の距離（離間距離）を規定値に保持するスペーサとしても機能する。なお、はんだボール５０の高さは、例えば、電子部品２１，２２の厚さよりも高く設定されている。
本例のはんだボール５０は、球形状の銅コアボール５１の周囲をはんだ５２で覆った構造を有し、はんだ５２が接合材として機能し銅コアボール５１がスペーサとして機能する。すなわち、はんだボール５０は、はんだ５２によって上記接続用パッドＰ２と接合されるとともに、はんだ５２によって上記接続用パッドＰ５と接合されている。
このように、半導体パッケージ２と半導体パッケージ３とがはんだボール５０を介して積層接合され、ＰＯＰ（Package on Package）構造の電子装置１が形成されている。
半導体パッケージ２と半導体パッケージ３との間の空間には、封止樹脂６１が充填されている。この封止樹脂６１によって、半導体パッケージ３が半導体パッケージ２に対して固定されるとともに、配線基板１０に実装された電子部品２１，２２が封止される。すなわち、封止樹脂６１は、半導体パッケージ２と半導体パッケージ３とを接着する接着剤として機能するとともに、電子部品２１，２２を保護する保護層として機能する。
封止樹脂６１の材料としては、例えば、エポキシ系樹脂やポリイミド系樹脂などの絶縁性樹脂を用いることができる。また、封止樹脂６１の材料としては、例えば、エポキシ系樹脂やポリイミド系樹脂にシリカ（ＳｉＯ２）等のフィラーを混入した樹脂材を用いることができる。フィラーとしては、シリカ以外に、例えば、酸化チタン、酸化アルミニウム、窒化アルミニウム、炭化珪素、チタン酸カルシウム、ゼオライト等の無機化合物、又は、有機化合物等を用いることができる。また、上記封止樹脂６１としては、例えばトランスファーモールド法、コンプレッションモールド法やインジェクションモールド法などにより形成されたモールド樹脂を用いることができる。
配線基板３０の最上層に形成されたソルダレジスト層３３の上面には、電子部品４１〜４４等を封止する封止樹脂６２が形成されている。封止樹脂６２は、その上面（樹脂封止面）が平滑な面となるように形成されている。例えば、封止樹脂６２の上面は、基板本体３１の上面よりも表面粗度が低い。封止樹脂６２の上面の粗度は、例えば、表面粗さＲａ値で２〜１０ｎｍ程度とすることができる。
封止樹脂６２の材料としては、例えば、エポキシ系樹脂やポリイミド系樹脂などの絶縁性樹脂を用いることができる。また、封止樹脂６２の材料としては、例えば、エポキシ系樹脂やポリイミド系樹脂にシリカ等のフィラーを混入した樹脂材を用いることができる。フィラーとしては、シリカ以外に、例えば、酸化チタン、酸化アルミニウム、窒化アルミニウム、炭化珪素、チタン酸カルシウム、ゼオライト等の無機化合物、又は、有機化合物等を用いることができる。また、上記封止樹脂６２としては、例えばトランスファーモールド法、コンプレッションモールド法やインジェクションモールド法などにより形成されたモールド樹脂を用いることができる。
磁性薄膜６５は、封止樹脂６２の表面（上面及び外側面）を被覆するように形成されている。本例の磁性薄膜６５は、封止樹脂６２の外側面全面、ソルダレジスト層３３の外側面全面、基板本体３１の外側面全面、ソルダレジスト層３５の外側面全面、磁性薄膜４５の外側面全面、封止樹脂６１の外側面全面及びソルダレジスト層１３の外側面全面を被覆するように形成されている。本例の磁性薄膜６５の外側面は、基板本体１１の外側面、ソルダレジスト層１５の外側面及び磁性薄膜２５の外側面と略面一に形成されている。換言すると、基板本体１１、ソルダレジスト層１５及び磁性薄膜２５の平面形状は、ソルダレジスト層１３、封止樹脂６１、磁性薄膜４５、ソルダレジスト層３５、基板本体３１、ソルダレジスト層３３及び封止樹脂６２の平面形状よりも磁性薄膜６５の分だけ一回り大きく形成されている。
磁性薄膜６５は、外部から電子装置１内に混入して電子部品４１〜４４等に影響を与える電磁波を遮断又は減衰する機能を有している。また、磁性薄膜６５は、電子部品４１〜４４を含む電子回路に応じた周波数の電磁波を遮断又は減衰する機能を有している。
磁性薄膜６５に含まれる金属の種類や比率は、任意に設定することができる。磁性薄膜６５の組成は、例えば、磁性薄膜２５，４５と同一の組成に設定することができる。例えば、磁性薄膜６５としては、Ｎｉ−Ｚｎフェライト膜を好適に用いることができる。このような磁性薄膜６５（Ｎｉ−Ｚｎフェライト膜）の組成は、電子部品４１〜４４（制御回路部及び高周波回路部）に応じて設定することが好ましい。なお、磁性薄膜６５の厚さは、例えば１〜３μｍ程度とすることができる。
次に、上記電子装置１の作用について説明する。
２つの配線基板１０，３０のうち最上層の配線基板３０の上面に、その上面に実装された電子部品４１〜４４を封止するとともに、上面が平滑面である封止樹脂６２を形成するようにした。そして、封止樹脂６２の上面に磁性薄膜６５（フェライト膜）を形成するようにした。このため、平滑面上に磁性薄膜６５を成膜することができるとともに、金属表面上ではなく、樹脂表面上に磁性薄膜６５を成膜することができる。これにより、結晶構造が柱状である良好な磁性薄膜６５を好適に形成することができる。
また、上下に隣接する２つの配線基板１０，３０のうち上側の配線基板３０の最下層に、下面が平滑面であるソルダレジスト層３５を形成するようにした。そして、ソルダレジスト層３５の下面に磁性薄膜４５（フェライト膜）を形成するようにした。このため、平滑面上に磁性薄膜４５を成膜することができるとともに、樹脂表面上に磁性薄膜４５を形成することができる。これにより、結晶構造が柱状である良好な磁性薄膜４５を成膜することができる。
同様に、２つの配線基板１０，３０のうち最下層の配線基板１０の下面に、下面が平滑面であるソルダレジスト層１５を形成するようにした。そして、ソルダレジスト層１５の下面に磁性薄膜２５（フェライト膜）を形成するようにした。これにより、結晶構造が柱状である良好な磁性薄膜２５を形成することができる。
また、上述したように、電子部品４１，４３を含む制御回路部は、ＣＰＵ等のロジック回路を含んでいる。これらの回路は、動作クロック信号に応じた周波数で回路に含むトランジスタをスイッチングする。このため、上記スイッチング動作に応じて高周波ノイズを放射する。また、電子部品４２，４４を含む高周波回路部も制御回路部と同様に、動作に応じて高周波ノイズを放射する。ここで、磁性薄膜２５，４５，６５（Ｎｉ−Ｚｎフェライト膜）の組成は、例えば、上記制御回路部や高周波回路部から放射されるノイズの周波数に応じて設定されている。例えば、磁性薄膜２５，４５，６５の複素透磁率μに含まれる虚数成分μ”の周波数帯は、上記制御回路部や高周波回路部にて発生する高周波ノイズに対応する。従って、これら磁性薄膜２５，４５，６５は、上記制御回路部や高周波回路部から放射される高周波ノイズに対応する周波数帯の電磁波（ノイズ）の透過を抑制する。このとき、磁性薄膜２５，４５，６５は、上述したように、結晶構造が柱状である良好な磁性薄膜である。このため、これら磁性薄膜２５，４５，６５は、上記高周波ノイズに対応する周波数帯の電磁波の透過を効果的に抑制することができる。
そして、電子部品２１，２２，４１〜４４が上記磁性薄膜２５，４５，６５によって間接的に覆われている。このため、磁性薄膜２５，６５は、上記制御回路部や高周波回路部（電子部品４１〜４４）から外部へ放射される高周波ノイズの量を低減する。また、磁性薄膜２５，６５は、外部から上記制御回路部や高周波回路部の信号に混入する高周波の電磁波の量を低減する。また、磁性薄膜４５は、上記制御回路部や高周波回路部（電子部品４１〜４４）から放射され電源回路部（電子部品２１，２２）に混入する高周波ノイズの量を低減する。
ところで、外部から電子装置１内に混入するノイズの大部分は、高周波ノイズである。このため、高周波ノイズの透過を効果的に抑制することのできるＮｉ−Ｚｎフェライト膜（磁性薄膜４５，６５）を電子装置１の最表面に形成することにより、外部から電子装置１内に混入する電磁波（ノイズ）の量を大幅に低減することができる。なお、外部から電子装置１内に混入するノイズには低周波ノイズも含まれるが、その低周波ノイズの量は高周波ノイズに比べて少ない。このため、Ｎｉ−Ｚｎフェライト膜（磁性薄膜４５，６５）によっても、外部から電子装置１内に低周波ノイズが混入することを抑制することができる。
次に、上記電子装置１の製造方法について説明する。なお、説明の便宜上、最終的に電子装置１の各構成要素となる部分には、最終的な構成要素の符号を付して説明する。
まず、図３（ａ）に示す工程では、配線基板１０及び配線基板３０に対応する構造体を製造する。これらの構造体は、公知の製造方法により製造することが可能であるが、その概略について、図３（ａ）を参照しながら説明する。
まず、配線基板１０を製造するためには、例えば多数個取り用の基板本体１１を用意する。すなわち、配線基板１０が多数個取れる大判の基板本体１１を用意する。また、配線基板３０を製造するためには、例えば多数個取り用の基板本体３１を用意する。すなわち、配線基板３０が多数個取れる大判の基板本体３１を用意する。基板本体１１，３１は、電子装置１が形成される領域Ａ１を多数有している。この基板本体１１，３１は、上記領域Ａ１に電子装置１に対応する構造体が形成された後、切断線Ｂ１に沿ってダイシングブレード等によって切断される。これにより、電子装置１に対応する構造体が個片化され、複数の電子装置１が一括して製造されることになる。
次に、基板本体１１の上面に配線パターン１２を形成し、基板本体１１の下面に配線パターン１４を形成する。続いて、配線パターン１２の一部を露出させるための開口部１３Ｘ，１３Ｙを有するソルダレジスト層１３を基板本体１１の上面に形成する。また、配線パターン１４の一部を露出させるための開口部１５Ｘを有するソルダレジスト層１５を形成する。例えば、感光性のソルダレジストフィルムをラミネートし、又は液状の感光性のソルダレジストを塗布した後に、フォトリソグラフィ法を用いて上記ソルダレジストを所要の形状にパターニングすることにより、上記ソルダレジスト層１３，１５を形成する。このような感光性樹脂からなるソルダレジスト層１３の上面及びソルダレジスト層１５の下面は、平滑な面に形成される。次いで、例えば無電解めっき法により、開口部１３Ｘ，１３Ｙから露出する配線パターン１２上に金属層１６，１７を順に積層するとともに、開口部１５Ｘから露出する配線パターン１４の下面に金属層１８，１９を順に積層する。これにより、配線基板１０の上面側に実装用パッドＰ１と接続用パッドＰ２が形成され、配線基板１０の下面側に外部接続用パッドＰ３が形成される。
一方、基板本体３１の上面に配線パターン３２を形成し、基板本体３１の下面に配線パターン３４を形成する。続いて、配線パターン３２の一部を露出させるための開口部３３Ｘを有するソルダレジスト層３３を基板本体３１の上面に形成する。また、配線パターン３４の一部を露出させるための開口部３５Ｘを有するソルダレジスト層３５を形成する。例えば、感光性のソルダレジストフィルムをラミネートし、又は液状の感光性のソルダレジストを塗布した後に、フォトリソグラフィ法を用いて上記ソルダレジストを所要の形状にパターニングすることにより、上記ソルダレジスト層３３，３５を形成する。このような感光性樹脂からなるソルダレジスト層３３の上面及びソルダレジスト層３５の下面は、平滑な面に形成される。次いで、例えば無電解めっき法により、開口部３３Ｘから露出する配線パターン３２上に金属層３６，３７を順に積層するとともに、開口部３５Ｘから露出する配線パターン３４の下面に金属層３８，３９を順に積層する。これにより、配線基板３０の上面側に実装用パッドＰ４が形成され、配線基板３０の下面側に接続用パッドＰ５が形成される。
以上の製造工程により、各領域Ａ１に、配線基板１０及び配線基板３０に対応する構造体が製造される。なお、図３〜図９の断面図は、多数個取り用の基板本体１１，３１の一部のみを示している。
次に、図３（ｂ）に示す工程では、ソルダレジスト層１５の下面全面を被覆する磁性薄膜２５を形成するとともに、ソルダレジスト層３５の下面全面を被覆する磁性薄膜４５を形成する。これら磁性薄膜２５，４５は、例えばフェライトめっき法により形成することができる。フェライトめっき法としては、例えばスピンスプレー法を用いることができる。本工程では、磁性薄膜２５，４５（フェライト膜）が成膜される面（基材）である、ソルダレジスト層１５，３５の下面が平滑面である。このため、それらソルダレジスト層１５，３５の下面に、結晶構造が柱状となる良好な磁性薄膜２５，４５を形成することができる。なお、磁性薄膜２５，４５を形成する工程の前に、プラズマ処理を行うようにしてもよい。このプラズマ処理は、ソルダレジスト層１５，３５の露出面（ここでは、下面）にＯＨ基を生成する。上記スピンスプレー法において用いられる反応溶液に含まれる金属イオンは、ソルダレジスト層１５，３５の下面のＯＨ基と結合する。これにより、ソルダレジスト層１５と磁性薄膜２５との間、及びソルダレジスト層３５と磁性薄膜４５との間で高い密着性が得られる。
なお、スピンスプレー法により磁性薄膜２５，４５を形成する際には、ソルダレジスト層１５から露出する外部接続用パッドＰ３と、ソルダレジスト層３５から露出する接続用パッドＰ５は、図示しないマスク材によりマスクされている。
次に、図４（ａ）に示す工程では、配線基板１０の上面に、電子部品２１，２２を実装する。例えば、配線基板１０の上面に、電子部品２１をはんだ実装する。これにより、電子部品２１のリードが図示しないはんだにより実装用パッドＰ１に接続される。例えば、配線基板１０の上面に、電子部品２２をワイヤボンディング実装する。これにより、電子部品２２の電極パッドが、導体ワイヤを介して実装用パッドＰ１と電気的に接続される。
続いて、接続用パッドＰ２上又は接続用パッドＰ５上に、はんだボール５０を搭載（接合）する。例えば、接続用パッドＰ５上に、適宜フラックスを塗布した後、はんだボール５０を搭載し、２３０〜２６０℃程度の温度でリフローして固定する。その後、フラックスを塗布した場合には、表面を洗浄してフラックスを除去する。次いで、電子部品２１，２２が実装された配線基板１０の上方に、はんだボール５０が搭載された配線基板３０を位置決めし、接続用パッドＰ２上に上記はんだボール５０を接合する。具体的には、まず、接続用パッドＰ２上に適宜フラックスを塗布する。その後、配線基板３０を、はんだボール５０を間に挟んだ状態で配線基板１０の上に配置し、それら重ね合わされた配線基板１０，３０をリフロー炉で２３０〜２６０℃程度の温度で加熱する。これにより、はんだボール５０のはんだ５２が溶融し、はんだボール５０が接続用パッドＰ２に接合される。これにより、はんだボール５０を介して接続用パッドＰ２と接続用パッドＰ５とが電気的に接続されるとともに、はんだボール５０を介して配線基板３０が配線基板１０上に固定される。
次に、図４（ｂ）に示す工程では、両配線基板１０，３０間の空間、具体的には、ソルダレジスト層１３と磁性薄膜４５との間の空間を充填するように封止樹脂６１を形成する。この封止樹脂６１によって、配線基板１０と配線基板３０とが強固に固定される。例えば、封止樹脂６１の材料として熱硬化性を有したモールド樹脂を用いる場合には、図４（ａ）に示した構造体を金型内に収容し、金型内に圧力（例えば、５〜１０ＭＰａ）を印加し、流動化したモールド樹脂を導入する。その後、モールド樹脂を加熱（加熱温度は、例えば１８０℃）して硬化させることで、封止樹脂６１を形成する。なお、上記モールド樹脂を充填する方法としては、例えば、トランスファーモールド法、コンプレッションモールド法やインジェクションモールド法などの方法を用いることができる。
続いて、図５（ａ）に示す工程では、配線基板３０の上面に、電子部品４１〜４４を実装する。例えば、配線基板３０の上面に、電子部品４１〜４４をはんだ実装する。これにより、電子部品４１，４２のリードが図示しないはんだにより実装用パッドＰ４に接続されるとともに、電子部品４３，４４が図示しないはんだにより実装用パッドＰ４に接続される。
次いで、図５（ｂ）に示す工程では、ソルダレジスト層３３の上面に、配線基板３０に実装された電子部品４１〜４４を封止するように封止樹脂６２を形成する。例えば、封止樹脂６２の材料として熱硬化性を有したモールド樹脂を用いる場合には、図５（ａ）に示した構造体を金型内に収容し、金型内に圧力（例えば、５〜１０ＭＰａ）を印加し、流動化したモールド樹脂を導入する。その後、モールド樹脂を加熱（加熱温度は、例えば１８０℃）して硬化させることで、封止樹脂６２を形成する。このとき、封止樹脂６２は、当該封止樹脂６２の上面（樹脂封止面）が平滑な面となるように形成される。なお、上記モールド樹脂を充填する方法としては、例えば、トランスファーモールド法、コンプレッションモールド法やインジェクションモールド法などの方法を用いることができる。
続いて、図６（ａ）に示す工程では、切断線Ｂ１及びその周辺領域において、図５（ｂ）に示した構造体の厚さ方向の中途位置まで研磨（ハーフカット）し、溝部６２Ｘを形成する。本例のハーフカットでは、切断線Ｂ１及びその周辺領域において、封止樹脂６２の上面側からソルダレジスト層１３まで研磨し、封止樹脂６１，６２、ソルダレジスト層１３，３３，３５、基板本体３１及び磁性薄膜４５を厚さ方向に貫通する溝部６２Ｘを形成する。これにより、各領域Ａ１において、封止樹脂６１，６２、ソルダレジスト層１３，３３，３５、基板本体３１及び磁性薄膜４５の外側面が溝部６２Ｘに露出される。なお、上記溝部６２Ｘの形成は、例えばダイシングブレードやスライサーを用いて行うことができる。
次いで、図６（ｂ）に示す工程では、封止樹脂６２の上面（平滑面）及び側面を被覆するように磁性薄膜６５を形成する。例えば、封止樹脂６２の上面全面を被覆するとともに、上記溝部６２Ｘを充填する磁性薄膜６５を形成する。本工程では、磁性薄膜６５（フェライト膜）が成膜される面（基材）である、封止樹脂６２の上面が平滑面である。このため、その封止樹脂６２の上面に、結晶構造が柱状となる良好な磁性薄膜６５を形成することができる。また、本工程により、溝部６２Ｘに露出した、封止樹脂６１，６２、ソルダレジスト層１３，３３，３５、基板本体３１及び磁性薄膜４５の外側面が磁性薄膜６５によって被覆される。なお、磁性薄膜６５は、例えばスピンスプレー法を用いて形成することができる。
以上の製造工程により、各領域Ａ１に、電子装置１に対応する構造体が製造される。
そして、図７に示す工程では、図６（ｂ）に示した構造体を、切断線Ｂ１に沿ってダイシングブレードにより切断することにより、個々の電子装置１に個片化する。すなわち、切断線Ｂ１上の磁性薄膜６５、基板本体１１、ソルダレジスト層１５及び磁性薄膜２５を切断することにより、個々の電子装置１に個片化する。以上の製造工程を経て、複数の電子装置１を一括して製造することができる。本工程において、磁性薄膜６５の外側面と、基板本体１１、ソルダレジスト層１５及び磁性薄膜２５の外側面とが略面一に形成される。
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）配線基板３０の上面に、その上面に実装された電子部品４１〜４４を封止するとともに、上面が平滑面である封止樹脂６２を形成し、その封止樹脂６２の上面に磁性薄膜６５を形成するようにした。このため、平滑面上に磁性薄膜６５を成膜することができるとともに、金属表面上ではなく、樹脂表面上に磁性薄膜６５を成膜することができる。これにより、結晶構造が柱状である良好な磁性薄膜６５を好適に形成することができる。このような柱状の結晶構造を有する磁性薄膜６５によって、電磁波の放射・混入を好適に抑制することができる。
（２）配線基板３０の最下層に、下面が平滑面であるソルダレジスト層３５を形成し、そのソルダレジスト層３５の下面に磁性薄膜４５を形成するようにした。このため、平滑面上に磁性薄膜４５を成膜することができるとともに、金属表面上ではなく、樹脂表面上に磁性薄膜４５を成膜することができる。これにより、結晶構造が柱状である良好な磁性薄膜４５を好適に形成することができる。このような柱状の結晶構造を有する磁性薄膜４５によって、電磁波の放射・混入を好適に抑制することができる。
（３）配線基板１０の最下層に、下面が平滑面であるソルダレジスト層１５を形成し、そのソルダレジスト層１５の下面に磁性薄膜２５を形成するようにした。このため、平滑面上に磁性薄膜２５を成膜することができるとともに、金属表面上ではなく、樹脂表面上に磁性薄膜２５を成膜することができる。これにより、結晶構造が柱状である良好な磁性薄膜２５を好適に形成することができる。このような柱状の結晶構造を有する磁性薄膜２５によって、電磁波の放射・混入を好適に抑制することができる。
（４）電子部品４１〜４４を間接的に覆う磁性薄膜２５，４５，６５の組成を、電子部品４１〜４４から放射されるノイズの周波数に応じて設定するようにした。これにより、磁性薄膜２５，６５は、電子部品４１〜４４から外部へ放射される高周波ノイズの量を低減することができる。また、磁性薄膜２５，６５は、外部から電子部品４１〜４４を含む電子回路の信号に混入する高周波の電磁波の量を低減することができる。さらに、磁性薄膜４５は、電子部品４１〜４４から放射され電子部品２１，２２に混入する高周波ノイズの量を低減することができる。
（５）電子装置１の外部に露出される磁性薄膜２５，６５を、高周波ノイズの透過を効果的に抑制することのできるＮｉ−Ｚｎフェライト膜とした。これにより、外部から電子装置１内に混入する電磁波（ノイズ）の量を大幅に低減することができる。
（６）電子部品２１，２２，４１〜４４は、金属製のシールドケースよりも薄い、封止樹脂６１，６２及び磁性薄膜２５，４５，６５により覆われている。そして、磁性薄膜２５，４５，６５によって、電磁波の放射・混入が抑制されている。このため、金属製のシールドケースを用いる場合と比べ、電子装置１の大型化を抑制することができる。
（第１実施形態の変形例）
なお、上記第１実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記第１実施形態では、はんだボール５０を介して配線基板１０（半導体パッケージ２）と配線基板３０を接合した後に、それら配線基板１０と配線基板３０との間の空間を充填する封止樹脂６１を形成するようにした。また、封止樹脂６１を形成した後に、配線基板３０の上面に電子部品４１〜４４を実装し、配線基板３０の上面に電子部品４１〜４４等を封止する封止樹脂６２を形成するようにした。しかし、封止樹脂６１，６２の形成方法はこれに限定されない。
例えば、図８（ａ）に示すように、配線基板３０を配線基板１０に接合する前に、配線基板３０の上面に電子部品４１〜４４を実装し、配線基板３０の上面に、電子部品４１〜４４等を封止する封止樹脂６２を形成するようにしてもよい。なお、このとき、配線基板１０の上面に電子部品２１，２２を実装する。続いて、図８（ｂ）に示す工程では、封止樹脂６２が形成された半導体パッケージ３（配線基板３０）を、はんだボール５０を介して半導体パッケージ２（配線基板１０）に固定する。すなわち、封止樹脂６２が形成された配線基板３０が最上層となるように、複数の配線基板１０，３０をはんだボール５０を介して積層する。次いで、図９に示す工程では、配線基板１０と配線基板３０との間の空間を充填し、配線基板１０の上面に実装された電子部品２１，２２を封止する封止樹脂６１を形成する。その後、図６〜図７に示した工程と同様の製造工程を実施することにより、上記第１実施形態と同様に、複数の電子装置１を一括して製造することができる。
・上記第１実施形態では、磁性薄膜２５，４５，６５の組成を同一の組成に設定した。これに限らず、磁性薄膜２５，４５，６５の組成を互いに異なる組成に設定してもよいし、磁性薄膜２５，４５，６５のうち１つの磁性薄膜の組成と、残りの２つの磁性薄膜の組成とを異なる組成に設定してもよい。
例えば図１０に示すように、磁性薄膜２５，６５の組成と、磁性薄膜４５Ａの組成とを異なる組成に設定してもよい。すなわち、外部に露出する磁性薄膜２５，６５の組成と、上下に隣接する２つの配線基板１０，３０の間に設けられた磁性薄膜４５Ａの組成とを異なる組成に設定してもよい。
例えば、磁性薄膜２５，６５としては、上記第１実施形態と同様に、Ｎｉ−Ｚｎフェライト膜を用いることができる。その一方で、磁性薄膜４５Ａとして、例えば、低周波ノイズの透過を効果的に抑制できるＭｎ−Ｚｎフェライト膜を用いるようにしてもよい。この場合の磁性薄膜４５Ａ（Ｍｎ−Ｚｎフェライト膜）の組成は、電子部品２１，２２（電源回路部及び二次電池）に応じて設定することが好ましい。
ここで、上記電源回路部（電子部品２１）は、電源電圧を生成するための回路（例えば、ＤＣ−ＤＣコンバータ）の動作に応じて、低周波ノイズを放射する。そこで、上記磁性薄膜４５Ａ（Ｍｎ−Ｚｎフェライト膜）の組成を、上記電源回路部から放射されるノイズの周波数に応じて設定する。例えば、磁性薄膜４５Ａの複素透磁率μに含まれる虚数成分μ”の周波数帯を、上記電源回路部にて発生する低周波ノイズに対応する値に設定する。これにより、磁性薄膜４５Ａは、上記電源回路部から放射される低周波ノイズに対応する周波数帯の電磁波（ノイズ）の透過を抑制する。したがって、磁性薄膜４５Ａにより、上記電源回路部から放射され電子部品４１〜４４（制御回路部及び高周波回路部）に混入する低周波ノイズの量を低減することができる。
ところで、金属めっき膜により電磁波の放射・混入を抑制する場合には、低周波ノイズの透過を抑制することができないという問題がある。これは、金属めっき膜が薄くなると、金属めっき膜に低周波の電磁波が当たったときに、金属めっき膜で渦電流が発生しなくなるためである。これに対し、磁性薄膜（フェライト膜）であれば、磁性薄膜４５Ａを薄く形成した場合であっても、その磁性薄膜４５Ａの組成を調整することにより、低周波ノイズの透過を好適に抑制することができる。
（第２実施形態）
以下、図１１〜図１４に従って第２実施形態を説明する。この実施形態の電子装置１Ａは、磁性薄膜２５，６５が磁性薄膜２５Ａ，６５Ａに変更されている点が上記図１０に示した変形例と異なっている。以下、第１実施形態および上記変形例との相違点を中心に説明する。なお、先の図１〜図１０に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
図１１に示すように、配線基板１０の最下層に形成されたソルダレジスト層１５の下面を被覆するように磁性薄膜２５Ａが形成されている。この磁性薄膜２５Ａは、ソルダレジスト層１５の下面に順に積層された、複数層（ここでは、２層）の磁性薄膜２６，２７を有している。磁性薄膜２６は、ソルダレジスト層１５の下面全面を被覆するように形成されている。磁性薄膜２７は、磁性薄膜２６の下面全面を被覆するように形成されている。磁性薄膜２６，２７の外側面は、例えば、ソルダレジスト層１５の外側面と略面一に形成されている。
また、封止樹脂６２の上面及び外側面を被覆するように磁性薄膜６５Ａが形成されている。この磁性薄膜６５Ａは、封止樹脂６２上に順に積層された、複数層（ここでは、２層）の磁性薄膜６６，６７を有している。本例の磁性薄膜６６は、封止樹脂６２の上面全面及び外側面全面、ソルダレジスト層３３の外側面全面、基板本体３１の外側面全面、ソルダレジスト層３５の外側面全面、磁性薄膜４５Ａの外側面全面、封止樹脂６１の外側面全面及びソルダレジスト層１３の外側面全面を被覆するように形成されている。磁性薄膜６７は、磁性薄膜６６の表面（上面及び外側面）全面を被覆するように形成されている。磁性薄膜６７の外側面は、例えば、基板本体１１の外側面、ソルダレジスト層１５の外側面及び磁性薄膜２５Ａの外側面と略面一に形成されている。
磁性薄膜２６，２７，６６，６７に含まれる金属の種類や比率は、任意に設定することができる。但し、磁性薄膜２６，６６の組成と磁性薄膜２７，６７の組成とは異なる組成に設定される。例えば、磁性薄膜２６，６６としては、Ｎｉ−Ｚｎフェライト膜を好適に用いることができる。このような磁性薄膜２６，６６（Ｎｉ−Ｚｎフェライト膜）の組成は、電子部品４１〜４４（制御回路部及び高周波回路部）に応じて設定することが好ましい。また、磁性薄膜２７，６７としては、Ｍｎ−Ｚｎフェライト膜を好適に用いることができる。このような磁性薄膜２７，６７（Ｍｎ−Ｚｎフェライト膜）の組成は、電子部品２１，２２（電源回路部及び二次電池）に応じて設定することが好ましい。なお、磁性薄膜２７，６７（Ｍｎ−Ｚｎフェライト膜）よりも磁性薄膜２６，６６（Ｎｉ−Ｚｎフェライト膜）の抵抗率が高くなるように、磁性薄膜２６，２７，６６，６７の組成を設定することが好ましい。
次に、図１２〜図１４に従って、上記電子装置１Ａの製造方法について説明する。なお、説明の便宜上、最終的に電子装置１Ａの各構成要素となる部分には、最終的な構成要素の符号を付して説明する。
まず、図３〜図６（ａ）に示した工程と同様の製造工程を実施することにより、図１２（ａ）に示した構造体を製造する。これにより、封止樹脂６２の上面から、封止樹脂６１，６２、ソルダレジスト層１３，３３，３５、基板本体３１及び磁性薄膜４５Ａを厚さ方向に貫通する溝部６２Ｘが形成される。但し、図３（ｂ）に示した工程と対応する工程では、ソルダレジスト層１５の下面に、磁性薄膜２６と磁性薄膜２７とをこの順番で積層するとともに、ソルダレジスト層３５の下面に磁性薄膜４５Ａを積層する。なお、磁性薄膜２６，２７，４５Ａは、例えばスピンスプレー法により形成することができる。
このとき、磁性薄膜２６を形成した後、プラズマ処理を施してから磁性薄膜２７を形成することが好ましい。この場合、プラズマ処理により、磁性薄膜２６の表面にＯＨ基が生成され、そのＯＨ基が上記スピンスプレー法において用いられる反応溶液に含まれる金属イオンと結合する。従って、上記プラズマ処理を行うことにより、磁性薄膜２６と磁性薄膜２７との間の密着性を向上させることができる。
次に、図１２（ｂ）に示す工程では、封止樹脂６２の上面及び側面を被覆するように磁性薄膜６６を形成する。例えば、封止樹脂６２の上面全面を被覆するとともに、上記溝部６２Ｘを充填する磁性薄膜６６を形成する。この磁性薄膜６６は、例えばスピンスプレー法を用いて形成することができる。
続いて、図１３（ａ）に示す工程では、切断線Ｂ１及びその周辺領域において、図１２（ｂ）に示した構造体の厚さ方向の中途位置まで研磨（ハーフカット）し、溝部６６Ｘを形成する。本例では、切断線Ｂ１及びその周辺領域であって、溝部６２Ｘの一部の領域において、溝部６２Ｘに充填された磁性薄膜６６を厚さ方向に貫通する溝部６６Ｘを形成する。なお、溝部６６Ｘの形成は、例えばダイシングブレードやスライサーを用いて行うことができる。
次いで、図１３（ｂ）に示す工程では、磁性薄膜６６の上面及び側面を被覆するように磁性薄膜６７を形成する。例えば、磁性薄膜６６の上面全面を被覆するとともに、上記溝部６６Ｘを充填する磁性薄膜６７を形成する。この磁性薄膜６７は、例えばスピンスプレー法を用いて形成することができる。なお、磁性薄膜６７を形成する前に、磁性薄膜６６に対してプラズマ処理を施してから磁性薄膜６７を形成するようにしてもよい。この場合、プラズマ処理により、磁性薄膜６６の表面にＯＨ基が生成され、そのＯＨ基が上記スピンスプレー法において用いられる反応溶液に含まれる金属イオンと結合する。従って、上記プラズマ処理を行うことにより、磁性薄膜６６と磁性薄膜６７との間の密着性を向上させることができる。
以上の製造工程により、各領域Ａ１に、電子装置１Ａに対応する構造体が製造される。
そして、図１４に示す工程では、図１３（ｂ）に示した構造体を、切断線Ｂ１に沿ってダイシングブレードにより切断することにより、個々の電子装置１Ａに個片化する。すなわち、切断線Ｂ１上の磁性薄膜６７、基板本体１１、ソルダレジスト層１５及び磁性薄膜２５Ａ（磁性薄膜２６，２７）を切断することにより、個々の電子装置１Ａを個片化する。以上の製造工程を経て、複数の電子装置１Ａを一括して製造することができる。本工程において、磁性薄膜６７の外側面と、基板本体１１、ソルダレジスト層１５及び磁性薄膜２５Ａ（磁性薄膜２６，２７）の外側面とが略面一に形成される。
以上説明した実施形態によれば、第１実施形態の（１）〜（６）の効果に加えて以下の効果を奏することができる。
（７）電子装置１Ａの最表面に、組成の異なる複数の磁性薄膜６６及び磁性薄膜６７（磁性薄膜２６及び磁性薄膜２７）を積層するようにした。すなわち、電子装置１Ａの最表面に、共鳴周波数の異なる複数の磁性薄膜６６，６７（磁性薄膜２６，２７）を積層するようにした。したがって、これら複数の磁性薄膜６６，６７（磁性薄膜２６，２７）によって、広い周波数帯域の電磁波（ノイズ）の透過を抑制することができる。すなわち、複数の磁性薄膜６６，６７（磁性薄膜２６，２７）によって、高周波ノイズ及び低周波ノイズの透過を好適に抑制することができる。このため、仮に、電子装置１Ａの設置位置の近くに低周波ノイズの発生源がある場合であっても、外部から電子装置１Ａ内に混入する低周波ノイズの量を大幅に低減することができる。
（他の実施形態）
なお、上記各実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記各実施形態では、磁性薄膜６５，６５Ａを、封止樹脂６２、ソルダレジスト層３３、基板本体３１、ソルダレジスト層３５、磁性薄膜４５，４５Ａ、封止樹脂６１及びソルダレジスト層１３の外側面全面を被覆するように形成した。しかし、電子装置１，１Ａの外側面となる磁性薄膜６５，６５Ａの形成領域は特に限定されない。
例えば図１５に示すように、磁性薄膜６５を、封止樹脂６２、ソルダレジスト層３３、基板本体３１、ソルダレジスト層３５及び磁性薄膜４５の外側面全面と、封止樹脂６１の外側面の一部とを被覆するように形成してもよい。また、磁性薄膜６５，６５Ａを、封止樹脂６２の外側面の一部のみを被覆するように形成してもよい。あるいは、封止樹脂６２の上面全面のみを被覆するように磁性薄膜６５，６５Ａを形成するようにしてもよい。この場合には、封止樹脂６２、ソルダレジスト層３３、基板本体３１、ソルダレジスト層３５、磁性薄膜４５，４５Ａ、封止樹脂６１、ソルダレジスト層１３、基板本体１１、ソルダレジスト層１５及び磁性薄膜２５，２５Ａの外側面は外部に露出されることになる。
・あるいは、図１６に示すように、封止樹脂６２、ソルダレジスト層３３、基板本体３１、ソルダレジスト層３５、磁性薄膜４５，４５Ａ、封止樹脂６１、ソルダレジスト層１３、基板本体１１、ソルダレジスト層１５及び磁性薄膜２５，２５Ａの外側面全面を被覆するように磁性薄膜６５を形成するようにしてもよい。
・上記第２実施形態では、磁性薄膜６６の外側面全面を被覆するように磁性薄膜６７を形成するようにした。これに限らず、例えば、磁性薄膜６６の外側面の一部のみを被覆するように磁性薄膜６７を形成するようにしてもよい。また、例えば、磁性薄膜６６の外側面全面と、磁性薄膜６６から露出する基板本体１１の外側面の少なくとも一部を被覆するように磁性薄膜６７を形成するようにしてもよい。
・上記第２実施形態における磁性薄膜２６と磁性薄膜２７との間に、それら磁性薄膜２６，２７との密着性が良い絶縁膜を設けるようにしてもよい。
・上記第２実施形態における磁性薄膜６６と磁性薄膜６７との間に、それら磁性薄膜６６，６７との密着性が良い絶縁膜を設けるようにしてもよい。
・上記第２実施形態における磁性薄膜２６と磁性薄膜２７との積層順序、及び磁性薄膜６６と磁性薄膜６７との積層順序は特に限定されない。例えば、ソルダレジスト層１５の下面全面を被覆するように磁性薄膜２７を形成し、その磁性薄膜２７の下面全面を被覆するように磁性薄膜２６を形成するようにしてもよい。
・上記第２実施形態における磁性薄膜２５Ａ，６５Ａの層数は特に限定されない。例えば、３層以上の磁性薄膜が積層された構造を有する磁性薄膜２５Ａ，６５Ａに具体化してもよい。
・上記各実施形態の磁性薄膜４５，４５Ａを、磁性薄膜２５Ａ，６５Ａと同様に、複数層の磁性薄膜が積層された構造に変更してもよい。
・上記各実施形態における配線基板１０，３０に実装される電子部品の数及び種類は特に限定されない。また、電子部品の実装方法は特に限定されない。
・上記各実施形態におけるソルダレジスト層１３，３３を省略してもよい。
・上記各実施形態におけるソルダレジスト層１５を省略してもよい。この場合には、配線基板１０の下面側に磁性薄膜２５，２５Ａが形成される。例えば、基板本体１１の下面に封止樹脂を形成し、その封止樹脂の下面に磁性薄膜２５，２５Ａを形成するようにしてもよい。
・上記各実施形態における磁性薄膜２５，２５Ａを省略してもよい。
・上記各実施形態における封止樹脂６１を省略してもよい。
・上記各実施形態における実装用パッドＰ１，Ｐ４、接続用パッドＰ２，Ｐ５及び外部接続用パッドＰ３の平面形状は、円形状に限らず、例えば矩形状や五角形形状などの多角形状であってもよく、半円状や楕円状であってもよい。
・上記各実施形態では、はんだボール５０の導電性コアボールとして銅コアボール５１を用いるようにした。これに限らず、銅コアボール５１の代わりに、例えば、金やニッケル等の銅以外の金属により形成された導電性コアボールを用いるようにしてもよいし、樹脂により形成された樹脂コアボールを用いるようにしてもよい。あるいは、はんだボール５０の代わりに、導電性コアボールや樹脂コアボールを省略した、はんだボールを用いるようにしてもよい。
・上記各実施形態では、半導体パッケージ２（配線基板１０）と半導体パッケージ３（配線基板３０）とを接続する接続端子としてはんだボール５０を用いるようにした。これに限らず、例えば、柱状の接続端子である金属ポストや、スプリング性を有した接続端子（スプリング接続端子）等を上記接続端子として用いるようにしてもよい。
・上記各実施形態では、２つの半導体パッケージ２，３（配線基板１０，３０）が接続部材（はんだボール５０）を介して互いに積層された構造を有する電子装置１，１Ａに具体化した。これに限らず、例えば、３つ以上の半導体パッケージが接続部材を介して互いに積層された構造を有する電子装置に具体化してもよい。
Ｂ１ 切断線（所定箇所）
１，１Ａ 電子装置
２，３ 半導体パッケージ
１０ 配線基板（最下層の配線基板、下側の配線基板）
３０ 配線基板（最上層の配線基板、上側の配線基板）
１５ ソルダレジスト層
２１，２２ 電子部品
４１〜４４ 電子部品
２５，２５Ａ 磁性薄膜（第２磁性薄膜）
３５ ソルダレジスト層
４５，４５Ａ 磁性薄膜（第１磁性薄膜）
６１ 封止樹脂（第２封止樹脂）
６２ 封止樹脂（第１封止樹脂）
６２Ｘ，６６Ｘ 溝部
６５，６５Ａ 磁性薄膜（第２磁性薄膜）
２６，６６ 磁性薄膜（第３磁性薄膜）
２７，６７ 磁性薄膜（第４磁性薄膜）

Claims (10)

  1. 接続部材を介して互いに積層され、前記接続部材を介して電気的に接続され、それぞれに電子部品が実装された複数の配線基板と、
    前記複数の配線基板のうち上下に隣接する２つの配線基板のうち上側の配線基板の最下層に形成されたソルダレジスト層の下面を被覆する第１磁性薄膜と、
    前記複数の配線基板のうちの最上層の配線基板の上面に形成され、前記最上層の配線基板に実装された電子部品を封止する封止樹脂と、
    前記封止樹脂の上面全面を被覆するとともに、前記複数の配線基板のうち最下層の配線基板の最表層に形成されたソルダレジスト層の下面を被覆する第２磁性薄膜と、
    を有することを特徴とする電子装置。
  2. 前記第１磁性薄膜と前記第２磁性薄膜は、互いに異なる組成であることを特徴とする請求項１に記載の電子装置。
  3. 前記第１磁性薄膜の組成は、前記第１磁性薄膜の複素透磁率の虚数成分の周波数特性を、前記上下に隣接する２つの配線基板のうち下側の配線基板に実装された電子部品に応じた値とするように設定されていることを特徴とする請求項１又は２に記載の電子装置。
  4. 前記複数の配線基板のうちの所定の配線基板には、低周波ノイズを放射する電子部品が実装され、
    前記所定の配線基板の直上に積層された前記上側の配線基板に形成された前記第１磁性薄膜は、マンガンと亜鉛を含む磁性材からなり、
    前記第２磁性薄膜は、ニッケルと亜鉛を含む磁性材からなることを特徴とする請求項１〜３のいずれか一項に記載の電子装置。
  5. 前記第２磁性薄膜は、前記封止樹脂の上面を被覆する第３磁性薄膜と、前記第３磁性薄膜の上面を被覆する第４磁性薄膜とからなり、
    前記第３磁性薄膜と前記第４磁性薄膜は、互いに異なる組成であり、
    前記第３磁性薄膜の抵抗率は、前記第４磁性薄膜の抵抗率よりも大きいことを特徴とする請求項１〜４のいずれか一項に記載の電子装置。
  6. 前記第２磁性薄膜は、前記封止樹脂の外側面の少なくとも一部を被覆し、
    前記第２磁性薄膜の外側面は、前記最下層の配線基板に形成された前記ソルダレジスト層の外側面と面一に形成されていることを特徴とする請求項１〜５のいずれか一項に記載の電子装置。
  7. 前記封止樹脂を第１封止樹脂としたときに、
    前記上下に隣接する２つの配線基板の間に第２封止樹脂が形成されていることを特徴とする請求項１〜６のいずれか一項に記載の電子装置。
  8. 前記第２磁性薄膜は、前記第１封止樹脂の外側面、前記第２封止樹脂の外側面及び前記複数の配線基板の外側面を被覆するように形成されていることを特徴とする請求項７に記載の電子装置。
  9. 電子装置に対応する構造体が形成される領域を有する、複数の配線基板を準備する工程と、
    前記各配線基板の最下層に形成されたソルダレジスト層の下面に磁性薄膜を形成する工程と、
    前記各配線基板に電子部品を実装する工程と、
    前記複数の配線基板のうち一つの配線基板の上面を被覆する第１封止樹脂を形成する工程と、
    前記第１封止樹脂が形成された配線基板が最上層となるように前記複数の配線基板を接続部材を介して互いに積層する工程と、
    前記複数の配線基板のうち上下に隣接する２つの配線基板の間の空間を充填する第２封止樹脂を形成する工程と、
    前記複数の配線基板が積層され、前記磁性薄膜及び前記第１封止樹脂及び前記第２封止樹脂が形成された構造体の所定箇所に、前記第１封止樹脂の上面側から溝部を形成する工程と、
    前記溝部を充填するとともに、前記第１封止樹脂の上面全面を被覆する第２磁性薄膜を形成する工程と、
    前記所定箇所における前記第２磁性薄膜及び前記複数の配線基板を切断して、個々の前記電子装置に分割する工程と、
    を有することを特徴とする電子装置の製造方法。
  10. 電子装置に対応する構造体が形成される領域を有する、複数の配線基板を準備する工程と、
    前記各配線基板の最下層に形成されたソルダレジスト層の下面に磁性薄膜を形成する工程と、
    前記複数の配線基板を接続部材を介して互いに積層する工程と、
    前記積層された複数の配線基板のうちの最上層の配線基板の上面に電子部品を実装する工程と、
    前記最上層の配線基板の上面に、前記電子部品を封止する第１封止樹脂を形成する工程と、
    前記複数の配線基板が積層され、前記磁性薄膜及び前記第１封止樹脂が形成された構造体の所定箇所に、前記第１封止樹脂の上面側から溝部を形成する工程と、
    前記溝部を充填するとともに、前記第１封止樹脂の上面全面を被覆する第２磁性薄膜を形成する工程と、
    前記所定箇所における前記第２磁性薄膜及び前記複数の配線基板を切断して、個々の前記電子装置に分割する工程と、
    を有することを特徴とする電子装置の製造方法。
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