KR20160140307A - 칩 인덕터 - Google Patents

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KR20160140307A
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Abstract

본 발명의 일 실시형태는 유기물 및 코일부를 포함하는 바디와 상기 바디의 외측에 배치되며, 상기 코일부와 연결된 외부전극을 포함하며, 상기 코일부는 도전성 패턴과 도전성 비아를 가지며, 상기 도전성 패턴과 상기 도전성 비아 사이에 접착층이 형성되고, 상기 접착층은 상기 도전성 패턴 및 상기 도전성 비아와 다른 물질로 형성된 칩 인덕터를 제공한다.

Description

칩 인덕터{Chip inductor}
본 발명은 실장형(SMD Type) 칩 인덕터, 그 중에서도 특히 100MHz 이상의 고주파 대역에서 사용되는 칩 인덕터에 관한 것이다.
칩 인덕터는 회로 기판에 실장되는 SMD(Surface Mount Device) 형태의 인덕터 부품이다.
그 중에서 고주파용 인덕터는 100 MHz 이상의 고주파에서 사용되는 제품을 지칭한다.
주로 Impedance matching용 LC회로에서 많이 사용된다. 최근 무선 통신 시장의 다밴드화 추세에 따라 다양한 주파수가 사용됨에 따라 매칭(matching) 회로의 수가 많이 늘어 고주파용 인덕터의 사용도 증가하고 있다.
고주파 인덕터에서 가장 중요한 기술적 동향은 High-Q 특성를 갖는 것이다. 이때, Q=wL/R로 나타내어진다. 즉, Q 값은 주어진 주파수 대역에서의 인덕턴스(L)과 저항(R)의 비율을 의미한다. 특히, 전자부품의 소형화 추세 때문에 소자의 크기는 작게 하면서 Q는 크게 만드는 것이 중요하다.
임피던스 매칭(Impedance Matching) 회로에 사용되는 부품이므로 고주파용 인덕터는 특정한 규격 용량(Inductance, L)에 맞추어 제품을 제조한다.
High-Q 특성을 구현한다는 것은 일정한 규격 용량(L)에서 보다 높은 Q값의 소자부품을 만드는 것이다.
그런데 Q=wL/R의 식에서 알 수 있듯이 동일한 용량에서 Q를 높이기 위해서는 사용 주파수 대역에 있어서의 저항(R)을 낮추는 것이 필요하다.
특히, 고주파용 인덕터가 주로 사용되는 100MHz~5GHz 정도의 고주파 영역에서의 저항을 낮추어야 한다.
저항을 낮추기 위해서는 회로 코일 도선의 두께를 두껍게 하거나 선폭을 크게 해야 한다.
선폭을 크게 하면 자속이 흐르는 내부 Core의 면적이 줄어들어 L이 낮아지는 부효과가 나타난다.
따라서, 코일 도선의 두께를 크게 하면서 코일간의 층간 거리를 줄이는 방법으로 저항을 낮추는 것이 바람직하다.
그러나, 코일 도선의 두께를 높이는 것은 그 자체로 기술적으로 어려운 과제이고, 코일 두께로 인하여 적층되는 각 층간에 코일 부위와 코일이 없는 부위 사이에 높이 단차가 발생하므로 단차 해소를 위한 특별한 방법이 필요하다.
종래에는 고주파용 칩 인덕터를 주로 적층 세라믹 기술을 이용하여 제작하였다.
즉, 페라이트 또는 글라스세라믹 재료인 유전체 파우더를 슬러리로 제작하여 시트를 제조한 후 은(Ag) 성분의 도전성 재료로 스크린 프린트법을 이용하여 회로코일(도선)을 형성하여 각 층(Layer)를 제작하고, 제작된 각 층을 일괄적층한 후 및 소결 공정과 외부 단자 전극 형성 공정을 수행하여 칩 인덕터를 제작하였다.
종래 세라믹 인덕터에서는 스크린 프린팅법(Screen Printing)에 의하여 회로코일(도선)을 형성했다.
이 때문에 도선 두께를 높여서 인쇄하는 데 한계가 있고, 소결 공정에서 두께 감소가 발생하기 때문에 도선 두께를 크게 하기 어려웠다.
더구나, 도선의 두께를 높인다고 하여도 각 층을 일괄적층할 때 단차가 발생하는데 세라믹 시트를 이용한 종래의 공법에서는 이러한 단차 문제를 해결하는데 비회로부 인쇄, 단차 흡수 시트 등의 별도의 공정 및 재료가 필요하고, 이러한 별도의 공정은 수율과 생산성을 저하시킨다.
본 발명은 칩 인덕터, 특히 고주파용 칩 인덕터에 관한 것이다.
상술한 바와 같이 종래의 적층 세라믹 기술에서는 도선의 두께를 높이고 단차를 해소하는 것이 어렵다.
본 발명은 적층 세라믹 기술과는 다른 유기 절연체를 이용한 공법을 제시하며, 이러한 공법으로 회로코일(도선)의 두께 증가 및 단차 해소 등의 기술적 난제를 해결할 수 있는 칩 인덕터, 특히 고주파용 칩 인덕터에 관한 것이다.
본 발명의 일 실시형태는 유기물 및 코일부를 포함하는 바디를 포함하며, 상기 코일부는 도전성 패턴과 도전성 비아를 가지며, 상기 도전성 비아는 금속 성분으로서 주석(Sn) 또는 주석(Sn)을 기반으로 하는 IMC(Intermetallic Compound)를 포함한다.
상기 IMC는 도전성 비아 내부 또는 코일부와 비아의 경계면에 형성되며, Cu3Sn, Cu6Sn5, Ag3Sn 등일 수 있다.
본 발명의 일 실시형태에 의하면 은(Ag) 소결 전극 재료 대신 구리(Cu) 도금 전극 재료를 사용함으로써, 고주파에서 Q값을 증가시킬 수 있다.
구리 도금 전극은 순수한 재료의 비저항 측면에서는 은(Ag) 소결 전극 재료에 비하여 불리하지만 도금 전극이라는 특성상 입계(Grain boundary)에 의한 저항 증가가 소결 전극에 비하여 작기 때문에 저항 측면에서 은 소결 전극보다 유리하다.
통상적으로 구리 도금 전극의 비저항은 1.7~1.8uΩcm 정도인 반면, 적층세라믹 공법에 사용되는 은(Ag) 소결 전극은 2.0~2.2 uΩcm 정도이다.
또한, 본 발명의 일 실시형태에 의하면 동도금 / 동박 에칭에 의하여 회로 패턴을 형성하기 때문에 도선 두께를 자유롭게 조절할 수 있다.
회로코일(도선)을 형성하는 방법으로는 동박 에칭을 이용하는 텐팅(Tenting)법, 동도금을 이용하는 SAP(Semi Additive Process), MASP(Modified Semi Additive Process)등이 있으며 본 발명의 일 실시형태에서는 어느 방법을 사용하더라도 무방하며, 특별히 제한되지 않는다.
종래 세라믹 인덕터에서는 스크린 프린팅법(Screen Printing)에 의하여 회로코일(도선)을 형성했기 때문에 도선 두께를 크게 인쇄하는 데 한계가 있고, 소결 공정에서 두께 감소가 발생하기 때문에 도선 두께를 크게 하기 어려웠다.
반면, 본 발명의 일 실시형태에 따른 회로코일(도선) 형성 방법에 의하면 도금 두께와 동박 두께를 조절하는 것이 용이하기 때문에, 구리(Cu) 회로코일의 두께를 자유롭게 높임으로써 저항을 낮게 하고 Q 값을 증가시킬 수 있다.
또한, 본 발명의 일 실시형태에 의하면 동박 에칭에 의하여 도선 패턴을 형성하기 때문에 도선 두께를 자유롭게 조절할 수 있다. 도선 두께를 조절함으로써, 저항을 낮춰 Q값을 증가시킬 수 있다.
또한, 본 발명의 일 실시형태에 의하면 유전체 재료로서 폴리머(Polymer) 등의 유기물을 주성분으로 하는 재료를 사용하기 때문에 낮은 유전율을 구현할 수 있다.
종래 세라믹 인덕터에 사용하던 글라스세라믹 재료의 유전율이 5~10 정도, 페라이트 재료는 15 정도인 반면, 유기물을 주성분으로 하는 유전체는 통상 5 이하의 유전율을 가진다.
이로 인하여 Q 특성에 악영향을 주는 자기 공명(Self resonance)현상에 의한 영향을 줄일 수 있다.
즉, 낮은 유전율에 의해 자기공명주파수(Self Resonant Frequency, SRF)가 종래 세라믹 인덕터보다 높아지므로 수 GHz 대의 영역에서도 자기공명현상의 영향을 덜 받게 되고 이로 인하여 안정적인 Q특성을 구현할 수 있다.
또한, 세라믹 시트에 비하여 무기물 함량이 낮고 흐름성이 좋은 유기 절연재료를 사용함으로써 적층할 때 발생하는 단차를 효과적으로 억제할 수 있다.
본 발명에서는 단차 해소를 위한 방법으로서 각 층(Layer)를 형성할 때 유기절연재료의 흐름성을 이용하여 실질적으로 단차가 없는 형태의 층(Layer)을 형성하는 방법 또는 일괄적층을 실시할 때 유기절연재료의 흐름성을 이용하여 단차를 해소하는 방법의 두 가지 방법을 제시한다.
두 가지 방법 모두에서 반경화 상태인 유기절연재료의 흐름성을 이용하여 단차를 해소한다.
반경화상태는 프리프레그(Prepreg), BT (Bismaleimide-Triazine) resin 등의 B-stage를 가지는 열경화 수지 재료를 이용해서 구현할 수도 있고 UV경화 및/또는 열경화 기구를 동시에 가지는 수지 재료를 이용해서 구현할 수도 있다.
도 1은 본 발명의 일 실시형태에 따른 칩 인덕터를 나타낸 내부 투영 사시도이다.
도 2는 본 발명의 다른 실시형태에 따른 칩 인덕터를 나타낸 내부 투영 사시도이다.
도 3은 본 발명의 다른 실시형태에 따른 칩 인덕터를 나타낸 내부 투영 사시도이다.
도 4는 본 발명의 다른 실시형태에 따른 칩 인덕터를 나타낸 내부 투영 사시도이다.
도 5a 내지 도 5g는 본 발명의 제1 실시형태에 따른 칩 인덕터 제조 공정도이다.
도 6a 내지 도 6k는 본 발명의 제2 실시형태에 따른 칩 인덕터 제조 공정도이다.
도 7a 내지 도 7l은 본 발명의 제3 실시형태에 따른 칩 인덕터 제조 공정도이다.
도 8a 내지 도 8m은 본 발명의 제4 실시형태에 따른 칩 인덕터 제조 공정도이다.
도 9a 내지 도 9m은 본 발명의 제5 실시형태에 따른 칩 인덕터 제조 공정도이다.
도 10a 내지 도 10m은 본 발명의 제6 실시형태에 따른 칩 인덕터 제조 공정도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 칩 인덕터를 나타낸 내부 투영 사시도이다.
도 2는 본 발명의 다른 실시형태에 따른 칩 인덕터를 나타낸 내부 투영 사시도이다.
도 3은 본 발명의 다른 실시형태에 따른 칩 인덕터를 나타낸 내부 투영 사시도이다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 칩 인덕터는 유기물 및 코일부(20)를 포함하는 바디(10)와 상기 바디(10)의 양측에 배치된 외부전극(31, 32)을 포함한다.
또한, 상기 코일부(20)는 도전성 패턴(21)과 도전성 비아(41)를 갖는다.
상기 바디(10)는 유기 성분을 포함하는 유기물을 포함할 수 있다.
상기 유기물은 B-stage를 가지는 열경화 유기물 혹은 UV 경화 및 열경화 기구를 동시에 가지는 감광성 유기물이며, 필러(Filler) 성분으로서 SiO2/Al2O3 /BaSO4/Talc 등의 무기 성분을 더 포함할 수 있다.
반면 종래 칩 인덕터의 바디는 글라스 세라믹(Glass Ceramic), Al2O3, 페라이트(Ferrite) 등의 세라믹 재료로 형성되며, 800℃ 이상의 소결공정을 거치기 때문에 실질적으로 유기 성분을 포함하지 않는다.
한편, 상기 도전성 패턴(21)은 구리(Cu) 배선으로 이루어진다. 도선 회로 형성하는 방법으로는 동박 에칭(Cu foil etching)을 이용하는 텐팅(Tenting)법, 동도금을 이용하는 SAP(Semi Additive Process), MASP(Modified Semi Additive Process)등이 있으며 본 발명에서는 어느 방법을 사용하더라도 무방하다.
도전성 비아(41)는 유기물과 금속을 혼합한 페이스트 또는 도금 방법에 의해 형성된 금속일 수 있으며, 금속성분으로서 Sn 또는 Sn계 금속간화합물(IMC, Intermetallic compound)를 포함한다.
본 발명의 일 실시형태에 따르면, 상기 도전성 패턴(21)과 상기 도전성 비아(41) 사이에 접착층이 형성되고, 상기 접착층은 상기 도전성 패턴(21) 및 상기 도전성 비아(41)와 다른 물질로 형성된다.
상기 접착층은 상기 도전성 패턴(21)과 상기 도전성 비아(41)보다 낮은 융점의 물질로 이루어질 수 있다.
상기 도전성 패턴(21) 및 상기 도전성 비아(41)는 구리(Cu)를 포함할 수 있고, 상기 접착층은 주석(Sn)을 포함할 수 있으며, 예를 들어 상기 도전성 패턴(21)과 도전성 비아(41)의 계면에는 Sn계 금속간화합물이 형성되고, 상기 Sn계 IMC에는, Cu3Sn, Cu6Sn5, Ag3Sn 등이 있다.
상기 Sn계 금속간화합물은 상기 도전성 패턴(21)과 상기 도전성 비아(41)의 계면에는 반드시 형성되는 반면 상기 도전성 비아(41)의 내부에는 형성될 수도 있고 형성되지 않을 수도 있다.
세라믹 기술을 이용한 종래 칩 인덕터의 도전성 패턴은 은/구리(Ag/Cu)의 소결체 형태로 제작되며, 도전성 비아도 도전성 패턴과 유사하게 가지는 은/구리(Ag/Cu)의 소결체 형태로 제작된다.
소결 첨가물 등으로 인하여 미세하게 도전성 비아와 도전성 패턴의 성분이 달라질 수는 있으나, 80wt% 이상의 주성분은 금속 소결체이며, 이러한 금속 소결체가 소결 공정에 의해 만들어지는 동안 유기물이 타서 없어지므로 실질적으로 유기물을 포함하지 않는다.
반면, 본 발명의 일 실시형태에 있어서의 도전성 비아(41)는 소결된 금속전극이 아니라 유기물을 포함하는 금속 페이스트(Paste) 혹은 도금법에 의해 형성된 금속 기둥이다.
도전성 비아(41)의 금속성분으로서 Sn 또는 Sn계 금속간화합물(IMC, Intermetallic compound)를 포함하는 것을 특징으로 한다.
본 발명의 일 실시형태에 따르면, 상기 도전성 패턴(21)은 도금 및 압연 등의 방법에 의해 제조된 구리(Cu) 배선으로 이루어지는 반면, 상기 도전성 비아(41)는 유기물과 금속을 혼합한 페이스트 또는 도금 방법에 의해 형성된다.
상기 페이스트는 부피비로 20 내지 80% 정도의 유기물을 포함한다.
또한, 상기 도금 방법에 의해 형성된 도전성 비아(41)는 실질적으로 순수한 금속이다. 보다 상세하게는 상기 유기물-금속 복합 재료 또는 도금 방법에 의한 비아 모두에서 금속은 주석(Sn) 또는 주석(Sn)계 혼합 금속을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 도전성 패턴(21)과 도전성 비아(41)는 일괄적층 공정에 의하여 직접 접촉하며 그 계면에서 금속간화합물층이 형성된다.
상기 금속간화합물층을 용이하게 형성시키기 위해 일괄적층 공정과는 별도의 열처리 공정을 추가할 수 있다.
통상적인 빌드-업(Build-up) 방식의 PCB(Printed Circuit Board) 기술에 있어서 도전성 비아는 도전성 패턴과 동일한 재질의 금속재료로 형성하기 때문에 IMC 층은 나타나지 않는다.
본 발명의 일 실시형태에 따른 방식은 통상적인 빌드-업(Build-up) 방식과는 달리 도전성 패턴(21)과 도전성 비아(41)의 접속에 있어서 새로운 방법을 이용한다. 상세하게는, 도전성 패턴(21)을 구성하는 금속과 도전성 비아(41)를 구성하는 금속간의 확산(diffusion) 결합에 의하여 도전성 패턴(21)과 도전성 비아(41)간의 전기적 접속이 이루어지는 방식을 이용한다.
본 발명의 일 실시형태에 따르면, 상기 도전성 패턴(21)과 도전성 비아(41) 사이의 전기적 접속을 위하여 도전성 비아(41)의 구성물로서 주석(Sn)을 포함시킨다.
주석(Sn)을 포함함으로써 도전성 패턴(21)의 주성분으로 사용된 구리(Cu)와의 반응을 통하여 금속간화합물을 용이하게 형성할 수 있다.
금속간화합물이 형성되게 함으로써 도전성 비아(41)와 도전성 패턴(21) 사이의 접촉을 단순 물리적 접촉이 아닌 화학적 결합에 의한 접촉으로 바꾸어 줄 수 있다.
도전성 비아(41)에서 주석이 포함된 부분은 도전성 비아(41) 전체 영역일 수도 있고, 일괄적층공정에서 접촉되는 도전성 패턴(21)과의 계면 부근에만 주석 성분을 포함시킬 수도 있다.
도전성 비아(41)와 도전성 패턴(21)의 일괄적층공정에서 접촉되는 계면 부근에만 주석 성분을 배치하고자 할 때, 주석(Sn) 도금을 이용하여 그 계면 부분에만 주석층을 배치할 수도 있다.
상기 도전성 패턴(21)과 상기 접착층 사이에는 주석(Sn)과 구리(Cu)를 포함하는 화합물이 형성될 수 있으며, 상기 도전성 비아(41)와 상기 접착층 사이에는 주석(Sn)과 구리(Cu)를 포함하는 화합물이 형성될 수 있다.
본 발명의 일 실시형태에 따르면, PCB 기판 혹은 PCB 기판 내에 내장되는 인덕터와 달리, 상기 바디(10)의 양측에 외부전극(31, 32)이 배치된다.
상기 외부전극(31, 32)은 한 쌍으로 구성되며, 상기 바디(10)의 길이 방향으로 대칭되는 위치에 배치된다. 보다 상세하게, 상기 외부전극(31, 32)의 최외층은 주석(Sn) 도금층이며, 그 하부에 니켈(Ni) 도금층이 배치될 수 있다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 칩 인덕터에서 외부전극(31, 32)은 'L'자 형상을 가질 수 있다.
즉, 상기 외부전극(31, 32)은 상기 바디(10)의 길이 방향으로 대칭되는 위치와 바디(10)의 하면에 연장하여 배치된 형상을 갖는다.
상기와 같이, 외부전극(31, 32)이 'L'자 형상을 가질 경우 종래의 칩 인덕터에서 바디의 길이 방향 양 측면과 상하면에 배치되는 외부전극에 비하여 기생 커패시턴스 발생을 최소화할 수 있어, Q 특성이 향상되는 효과가 있다.
또한, 후술하는 도 2의 외부전극 형상에 비해 기판 실장시 솔더 도포 면적이 넓어질 수 있어 칩 인덕터의 기판 실장 고착 강도 향상 효과도 있다.
도 2를 참조하면, 본 발명의 다른 실시형태에 따른 칩 인덕터에서 외부전극(31', 32')은 상기 바디(10)의 하면에 배치될 수 있다.
상기와 같이, 외부전극(31, 32)이 바디(10)의 하면에 배치될 경우 종래의 칩 인덕터에서 바디의 길이 방향 양 측면과 상하면에 배치되는 외부전극과 상기 도 1에 도시된 외부전극과 같이 'L'자 형상을 가질 경우에 비하여 기생 커패시턴스 발생을 최소화할 수 있어, Q 특성이 향상되는 효과가 있다.
도 3을 참조하면, 본 발명의 다른 실시형태에 따른 칩 인덕터에서 외부전극(31'', 32'')은 상기 바디(10)의 길이 방향 양 측면과 상하면을 포함하는 영역에 배치될 수 있다.
한편, 도 1 내지 도 3을 참조하면 상기 코일부(20)는 칩 인덕터의 실장면에 수직한 형태로 배치될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 바디(10)는 유기물을 포함하는 복수의 층이 적층되어 형성될 수 있다.
별도의 코어층을 가지며 그 코어층에 적층되는 2층 이하의 박막형 파워 인덕터 혹은 코어(Core)층과 빌드업(Build-up)층이 서로 다른 유전체 재료로 구성되는 박막형 커몬모드필터(CMF)와는 달리 본 발명의 일 실시형태에 따른 칩 인덕터의 바디(10)는 유기물을 포함하는 복수의 층만으로 구성되며, 코어층에 해당하는 부분이 없다.
더욱 상세하게는 상기 복수의 층 중 한 층의 두께는 50 μm 이하일 수 있다.
또한, 상기 유기물을 포함하는 복수의 층은 서로 직접 접촉할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 바디(10)는 무기물을 더 포함하며, 상기 무기물 함량은 상기 유기물 함량보다 적다.
일반적으로 칩 인덕터의 바디는 글라스 세라믹(Glass Ceramic), Al2O3 , 페라이트(Ferrite) 등의 세라믹 재료로 형성되며, 실질적으로 유기 성분은 포함하지 않는다.
상기 도전성 비아(41)의 형상은 그 단면이 사각형 형상일 수 있으나, 반드시 이에 제한되는 것은 아니다.
일반적인 빌드-업(Build-up) 방법으로 순차 적층하여 제작하는 인덕터에 있어서는 비아의 단면 형상이 사다리꼴 형상이지만, 본 발명의 일 실시형태에 따른 칩 인덕터는 비아의 단면 형상이 사각형일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 도전성 패턴(21)와 도전성 비아(41) 사이에 주석(Sn)층이 더 배치될 수 있다.
상기 주석(Sn)층은 도금에 의해 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 주석(Sn)층은 상기 도전성 패턴(21)과 도전성 비아(41) 사이의 접착을 위해 그 사이에 배치될 수 있다.
도 4는 본 발명의 다른 실시형태에 따른 칩 인덕터를 나타낸 내부 투영 사시도이다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 칩 인덕터에 있어서, 상기 도전성 패턴(21)과 도전성 비아(41)를 포함하는 코일부(20)는 상기 칩 인덕터의 기판 실장면에 수평한 형태로 배치될 수 있으며, 그 외는 상술한 본 발명의 일 실시형태에 따른 칩 인덕터의 특징과 동일하다.
이하에서는, 본 발명의 일 실시형태에 따른 칩 인덕터를 제작하는 여러 다양한 실시예에 대하여 설명하지만, 본 발명이 이러한 실시예로 한정되는 것은 아니다.
도 5a 내지 도 5g는 본 발명의 제1 실시형태에 따른 칩 인덕터 제조 공정도이다.
도 6a 내지 도 6k는 본 발명의 제2 실시형태에 따른 칩 인덕터 제조 공정도이다.
도 7a 내지 도 7l은 본 발명의 제3 실시형태에 따른 칩 인덕터 제조 공정도이다.
도 8a 내지 도 8m은 본 발명의 제4 실시형태에 따른 칩 인덕터 제조 공정도이다.
도 9a 내지 도 9m은 본 발명의 제5 실시형태에 따른 칩 인덕터 제조 공정도이다.
도 10a 내지 도 10m은 본 발명의 제6 실시형태에 따른 칩 인덕터 제조 공정도이다.
실시예 1
1. 캐리어 필름(Carrier film)에 반경화 상태의 유전체 필름(film)을 합지(Lamination)하는 단계
캐리어 필름(Carrier film)(110')은 유전체 필름(film)(111)을 각 공정 단계에서 핸들링(Handling)할 수 있게 하고, 유전체를 보호하기 위한 목적으로 사용되는 수지 필름으로서, 유전체 필름(111)의 양면에 접착된다.
캐리어 필름(110')은 PET(Polyethylene terephthalate), PEN(Polyethylene-naphthalate), PC(Polycarbonate) 등의 수지 재료로 만들어진 10~200 μm 정도의 두께를 가지는 자재이다.
본 실시예에서는 50 μm PET 캐리어 필름을 사용하였다.
캐리어 필름(110')은 점착력을 가지는 동시에 제거 과정에서 쉽게 탈착되는 성질을 가져야 한다.
이를 위하여 고온 발포형 접착제, UV 경화형 접착제 등을 사용하여 점착과 탈착을 조절할 수 있다.
본 실시예에서는 100 ℃로 가열하면 점착력이 상실되는 고온 발포형 접착제를 이용하여 캐리어 필름(110')과 유전체 필름(111)을 접착하였다.
유전체 필름(111)은 반경화 상태를 가지는 열경화성 수지 재료로 이루어진다.
본 실시예에서는 BT(Bismaleimide-Triazine) 수지를 사용하였다. 합지 단계에서 유전체 필름(111)은 반경화 상태이다. 반경화 상태 구현을 위해서 열경화 수지 재료를 이용하여도 좋고 UV 경화/열경화 메카니즘을 모두 가지는 재료를 사용할 수도 있다.
본 실시예에서 유전체 필름(111)의 두께는 10 μm 이었다.
2. 레이저 펀칭(Laser Punching)을 이용하여 비아 홀(Via Hole)을 형성하는 단계
캐리어 필름(110')에 유전체 필름(111)을 합지한 채로 레이저 펀칭(Laser Punching) 방법을 통하여 비아 홀(Via Hole)(140)을 형성한다.
레이저 펀칭(Laser Punching)은 CO2 레이저나 고체 레이저 어느 것을 사용하여도 무방하며, 홀의 직경은 10~200 μm 범위 내에서 실시할 수 있다.
본 실시예에서는 고체 UV 레이저를 이용하여 40 μm 직경의 비아 홀(140)을 형성하였다.
3. 비아 홀에 금속 페이스트를 충진하는 단계
페이스트 인쇄 방법을 이용하여 비아 홀(140)에 금속 페이스트를 충진하여 비어 도체(141)를 형성한다. 금속 페이스트는 도전성 금속과 유기 바인더의 분산물 형태이다. 본 실시예에서는 부피비로 20~80 wt%의 도전성 금속을 포함하는 금속 페이스트(141)를 사용하였다.
금속의 비율이 낮을 경우 전기 전도도가 저하하여 인덕터의 저항 및 품질 계수에 악영향을 줄 수 있다. 반대로, 금속의 비율이 너무 높을 경우 분산 및 인쇄 공정이 어려울 수 있다.
4. 캐리어 필름을 제거하고 동박을 라미네이션하는 단계
캐리어 필름(110')을 제거하고 동박(120)을 라미네이션한다. 100 ℃로 30초 가열하여 발포 테입의 접착력을 제거한 후 캐리어 필름(110')을 제거하였다. 캐리어 필름(110')을 제거한 후 동박(120)을 부착하였다. 이 때 동박(120)의 두께는 3~50 μm 까지 다양하게 조절이 가능하다. 본 실시예에서는 8 μm 동박(120)을 이용하였다.
5. 패턴 에칭(Pattern Etching) 방법을 이용하여 회로 패턴을 형성하는 단계
드라이 필름 레지스트(Dry Film Resist)를 이용하여 노광 및 현상 에칭을 실시하였다. 네거티브 드라이 필름(Negative Dry Film)을 양면에 부착한 후 노광 및 현상을 실시하고 드라이 필름이 제거된 부분을 통하여 동박을 에칭하였다. 이 때 회로 패턴(121)의 폭은 15 μm 로 형성하였다. 회로 패턴(121)을 형성할 때 회로 패턴(121)과 비아 도체(141)가 접속되는 부분인 비아 패드(121')를 함께 형성한다. 비아 패드(121')의 크기는 50 μm로 하였다.
6. 개별 형성된 각 레이어(Layer)를 적층하는 단계
상기 단계에서 제작된 패턴이 있는 레이어(Odd number layer)(111b, 111d, 111f)와는 별개로 비아만 있는 레이어(Even number layer)(111c, 111e)를 제작한다. 비아만 존재하는 층은 상기 4단계에서 캐리어 필름만 제거하면 간단하게 제작할 수 있다.
각 층을 적층할 때 최외곽 층(111a, 111g)은 도전체를 외부로부터 차단시켜주는 층으로서 절연체로 이루어진 층을 사용할 수 있다. 본 실시예에서는 내층 유전체 필름과 동일한 재질로 된 필름을 사용하여 커버용 필름을 제작하였다. 커버 레이어용 필름의 두께는 30 μm 이었다.
상기와 같이 개별 형성된 각 레이어를 일괄 적층하여 압착함으로써, 도 2g에 도시된 바와 같이 내부에 회로 패턴(121)과 비아 도체(141)가 배치된 바디(110)를 제작할 수 있다.
다음 공정은 일반적인 칩 인덕터의 제작공정과 유사하며, 구체적으로 절단, 연마, 외부전극 형성 및 그 외측에 니켈/주석 도금 공정이 수행될 수 있으며, 끝으로 측정 공정과 테이핑(Taping) 공정이 추가로 수행될 수 있다.
실시예 2
1. 유전체 필름에 동박을 라미네이션(Lamination)하는 단계
유전체 필름(211)에 동박(220)을 라미네이션한다. 동박(220)과 유전체 필름(211)은 상기 실시예 1에서와 동일하다.
2. 캐리어 필름을 라미네이션하는 단계
본 실시예에서는 캐리어 필름(210')으로서 20μm PET 필름을 사용하였다. 실시예 1과 마찬가지로 캐리어 필름(210')은 접착력을 조절할 수 있는 메카니즘을 가지는 접착제를 이용하여 부착한다.
3. 레이저 드릴링(Laser Drilling)을 이용하여 비아 홀(Via Hole)을 형성하는 단계
비아 홀(240)의 직경은 실시예 1과 동일하게 40μm로 하였다.
4. 스퍼터(Sputtering)을 통하여 시드 레이어(Seed Layer)를 형성하는 단계
티타늄(Ti) 박막(251)을 스퍼터 방법을 이용하여 형성하였다. 박막의 두께는 1 μm로 형성하였다.
5. 캐리어 필름을 제거하는 단계
실시예 1과 마찬가지로 접착력 조절 기구를 이용하여 캐리어 필름(210')을 제거한다.
6. 전해 도금법을 이용하여 비어 도체를 형성하는 단계
구리(Cu) 전해 도금으로 비아 홀(240)을 도금하여 비어 도체(241)를 형성한다.
7. 전해 도금법을 이용하여 주석(Sn)을 도금하는 단계
층간 접속 신뢰성을 확보하기 위하여 비아 도체(241) 상에 주석(Sn) 도금을 실시하여 주석 도금층(261)을 형성한다.
주석 도금은 이후의 일괄적층 공정에서 다른 층과 접촉하게 될 계면에만 실시한다.
8. 보호용 마스킹 필름(Masking Film)(270)을 부착하는 단계
9. 드라이 필름 레지스트(Dry Film Resist) 부착/ 노광/ 현상/ 에칭을 통하여 회로 패턴(221)을 형성하는 단계
10. 마스킹 필름(Masking Film)을 제거하고 각 레이어를 적층하는 단계
마스킹 필름(270)을 제거하고 각 레이어(211a~211f) 적층을 실시한다. 비아 도체(241)의 원활한 접속을 위하여 Sn-Cu간 금속 화합물을 형성해야 하기 때문에 230℃에서 1시간 동안 진공 가압하였다(Vacuum Press). 온도를 가함으로써 금속 화합물이 형성되는 것과 동시에 반경화 상태의 레진이 완전 경화된다.
도금된 주석층과 회로층 및 구리 비어 도체(241)의 안정적인 전기적 접속을 위하여 별도로 열처리를 실시하였다.
열처리 최고 온도는 260℃로 하여 1초간 열처리를 진행하였다.
이러한 추가적인 열처리를 통하여 주석과 회로도체 간의 금속간화합물(intermetallic compound)이 충분히 형성되게 한다.
상기와 같이 개별 형성된 각 레이어(211a~211f)를 일괄 적층하여 압착함으로써, 도 3k에 도시된 바와 같이 내부에 회로 패턴(221)과 비아 도체(241)가 배치된 바디(210)를 제작할 수 있다.
11. 이후 외부 단자 전극 형성 공정은 일반적인 칩 인덕터의 제작공정과 유사하다.
실시예 3
1. 캐리어 필름과 동박을 접합하는 단계
캐리어 필름(Carrier film)(310')은 유전체 필름(film)을 각 공정 단계에서 핸들링(Handling)할 수 있게 하고, 유전체를 보호하기 위한 목적으로 사용되는 수지 필름으로서, 동박(320)에 접착된다.
캐리어 필름(310')은 PET(Polyethylene terephthalate), PEN(Polyethylene-naphthalate), PC(Polycarbonate) 등의 수지 재료로 만들어진 10~200 μm 정도의 두께를 가지는 자재이다.
본 실시예에서는 50 μm PET 캐리어 필름을 사용하였다.
캐리어 필름(310')은 점착력을 가지는 동시에 제거 과정에서 쉽게 탈착되는 성질을 가져야 한다.
이를 위하여 고온 발포형 접착제, UV 경화형 접착제 등을 사용하여 점착과 탈착을 조절할 수 있다.
본 실시예에서는 100 ℃로 가열하면 점착력이 상실되는 고온 발포형 접착제를 이용하여 캐리어 필름(310')과 동박(320)을 접착하였다.
본 실시예에서는 실시예 1, 2와는 달리 MSAP(Modified Semi-Additive Process) 방식으로 회로를 형성하므로 동박(320)의 두께는 얇은 것을 사용하였다.
본 실시예에서는 2 μm 동박(320)을 사용하였다.
2. 동박에 DFR(PR)을 라미네이션(Lamination)하는 단계
회로 패턴을 형성하기 위하여 동박(320)에 드라이 필름 레지스트(DFR)(330)을 라미네이션한다. DFR(Dry Film Resist)(330)은 노광/현상을 위한 부자재이다.
3. 노광/현상
노광/현상 공정을 통하여 드라이 필름 패턴(Dry Film Pattern)(331)을 형성한다.
4. 전해 도금
전해 도금을 이용하여 회로 패턴(321)을 형성한다(Cu 도금). 도금의 두께는 8 μm로 형성하였다.
5. DFR(Dry Film Resist) 박리
DFR(Dry Film Resist)(330)을 제거하여 각 층의 회로 패턴(321)을 완성한다.
6. 페이스트 범프(Paste Bump) 형성
금속 마스크(Metal Mask)를 이용하여 인쇄 방식으로 비아용 금속 페이스트 범프(Metal Paste Bump)를 형성하였다. 범프(341)의 직경은 30 μm 이며, 인쇄 직후의 높이는 20 μm로 형성하였다.
사용된 페이스트의 금속 재료는 주석-비스무트 합금(Sn-Bi Alloy) 50wt%와 구리(Cu) 50wt%로 구성된 혼합 메탈을 사용하였으며, 바인더로서 에폭시 수지를 이용하였다. 페이스트의 점도는 200 Pa·s이었으며. 인쇄 후 60 ℃에서 30분간 건조하여 솔벤트 성분을 증발시켰다.
7. 유전층 라미네이션 단계
범프(341)가 형성된 동박(320) 및 회로 패턴(321) 위로 유전체 필름(311)을 라미네이션하였다. 실시예 1과 동일하게 BT 수지를 사용하였으며, 유전체 필름(311)의 두께는 20 μm로 형성하였다.
8. 보호용 마스킹 필름(Masking Film)을 부착하는 단계
보호용 마스킹 필름(Masking Film)(370)을 부착한다.
9. 캐리어 필름 제거
캐리어 필름(310')을 제거한다. 실시예 1과 동일한 필름을 동일한 방법으로 제거하였다.
10. 동박 에칭
전기 도금을 위한 시드층으로 사용되었던 동박(320)을 에칭에 의하여 제거한다. 에칭 용액으로는 H2SO4 + H2O2를 이용하였다.
11. 일괄 적층
마스킹 필름(370)을 제거하고 각 레이어(311a~311g)의 적층을 실시한다. 비아의 원활한 접속을 위하여 Sn-Cu간 금속 화합물을 형성해야 하기 때문에 180℃에서 1시간 동안 진공 가압하였다(Vacuum Press). 온도를 가함으로써 금속 화합물이 형성되는 것과 동시에 유전체 레진이 완전 경화된다. 실시예 2와는 달리 융점이 낮은 주석-비스무트 합금(Sn-Bi Alloy)을 사용하기 때문에 금속간 화합물(Intermetallic Compound)이 생성되는 온도가 낮으며, 따라서 저온에서 가압한다.
상기와 같이 개별 형성된 각 레이어(311a~311g)를 일괄 적층하여 압착함으로써, 도 4ㅣ에 도시된 바와 같이 내부에 회로 패턴(321)과 범프(341)가 배치된 바디(310)를 제작할 수 있다.
12. 이후 외부 단자 전극 형성 공정은 일반적인 칩 인덕터의 제작공정과 유사하다.
실시예 4
1. 캐리어 필름과 동박을 접합하는 단계
실시예 3과 동일하게 캐리어 필름(410')과 동박(420)을 접합한다.
2. 동박에 DFR(PR)을 라미네이션(Lamination)하는 단계
실시예 3과 동일하게 동박(420)에 DFR(PR)(430)을 라미네이션(Lamination)한다.
3. 노광/현상
노광/현상 공정을 통하여 드라이 필름 패턴(Dry Film Pattern)(431)을 형성한다.
4. 전해 도금
전해 도금을 이용하여 회로 패턴(421)을 형성한다(Cu 도금). 도금의 두께는 8 μm로 형성하였다.
5. DFR(Dry Film Resist) 박리
DFR(Dry Film Resist)을 제거하여 각 층의 회로 패턴(421)을 완성한다.
6. 유전층 부착
유전체 필름(411)을 라미네이션하는 단계이다. 본 실시예에서는 회로의 최상단 보다 평균 7 μm 높게 유전층 높이를 설정하였다. 유전체 재료로는 UV 경화 및 현상이 가능한 재료를 사용하였다.
7. 노광/현상
마스크를 이용하여 비아가 형성될 부분을 가리고 노광한 후 현상하여 비아 홀(440)을 형성시킨다. 비아의 직경은 30 μm 로 하였다.
8. 포토 비아 형성(Metal Mask Printing)
금속 마스크(Metal Mask)를 이용하여 비아(441)를 인쇄 방법으로 충진한다.
9. 보호용 마스킹 필름(Masking Film)을 부착하는 단계
보호용 마스킹 필름(Masking Film)(470)을 부착한다.
10. 캐리어 필름 제거
캐리어 필름(410')을 제거한다. 실시예 1과 동일한 필름을 동일한 방법으로 제거하였다.
11. 동박 에칭
전기 도금을 위한 시드층으로 사용되었던 동박(420)을 에칭에 의하여 제거한다. 에칭 용액으로는 H2SO4 + H2O2를 이용하였다.
12. 일괄 적층
실시예 3과 동일하게 수행하였다.
마스킹 필름(470)을 제거하고 각 레이어(411a~411g)의 적층을 실시한다.
상기와 같이 개별 형성된 각 레이어(411a~411g)를 일괄 적층하여 압착함으로써, 도 5m에 도시된 바와 같이 내부에 회로 패턴(421)과 비아(441)가 배치된 바디(410)를 제작할 수 있다.
13. 이후 외부 단자 전극 형성 공정은 일반적인 칩 인덕터의 제작공정과 유사하다.
실시예 5
1. 캐리어 필름과 동박을 접합하는 단계
실시예 3과 동일하게 캐리어 필름(510')과 동박(520)을 접합한다.
본 실시예에서는 회로 형성 방법으로 MSAP(Modified Semi-Additive Process) 방법을 이용하였으나, 반드시 이에 제한되는 것은 아니며, Subtractive Etching 방법을 이용하더라도 무관하다.
2. 동박에 DFR(PR)을 라미네이션(Lamination)하는 단계
실시예 3과 동일하게 동박(520)에 DFR(PR)(530)을 라미네이션(Lamination)한다.
3. 노광/현상
노광/현상 공정을 통하여 드라이 필름 패턴(Dry Film Pattern)(531)을 형성한다.
4. 전해 도금
전해 도금을 이용하여 회로 패턴(521)을 형성한다(Cu 도금). 도금의 두께는 8 μm로 형성하였다.
5. DFR(Dry Film Resist) 박리
DFR(Dry Film Resist)을 제거하여 각 층의 회로 패턴(521)을 완성한다.
6. 유전층 부착
필름 형태의 유전층을 라미네이션하는 단계이다. 본 실시예에서는 회로 패턴(521) 상에 (511)을 라미네이션한다. 유전체 재료로는 UV 경화 및 현상이 가능한 감광성 유전체를 사용하였다.
7. 노광/현상
마스크를 이용하여 비아가 형성될 부분을 가리고 감광성 유전체에 노광한 후 현상하여 비아 홀(540)을 형성시킨다. 본 실시예에서는 비아(541)의 직경은 30 μm 로 하였으며, 노광 방향을 기준으로 표면 쪽 직경이 30 μm 정도로 노광/현상 하였으며, 비아(541)의 전체 단면 형상은 테이퍼 형상을 가진다.
8. 현상된 비아 내부에 구리 필(Cu Fill) 도금을 실시하는 단계
현상된 비아(541) 내부에 구리 필(Cu Fill) 도금을 실시한다. 도금을 실시한 후 도금 비아 상면의 평탄화를 위해서 래핑(Lapping) 또는 브러쉬(Brush) 연마 등을 실시할 수도 있다.
9. 구리 필(Cu Fill) 도금 상에 주석(Sn) 도금을 실시하는 단계
비아 홀에 형성한 구리 필(Cu Fill) 도금 상면에 주석(Sn) 도금(542)을 실시한다. 이 때, 주석(Sn) 도금(542)의 두께는 1 내지 10 μm 정도가 적당하다. 본 실시예에서는 3 μm의 두께로 주석(Sn) 도금을 실시하였다.
10. 보호용 마스킹 필름(Masking Film)을 부착하는 단계
보호용 마스킹 필름(Masking Film)(570)을 부착한다.
11. 캐리어 필름 제거
캐리어 필름(510')을 제거한다. 실시예 1과 동일한 필름을 동일한 방법으로 제거하였다.
12. 동박 에칭
전기 도금을 위한 시드층으로 사용되었던 동박(520)을 에칭에 의하여 제거한다. 에칭 용액으로는 H2SO4 + H2O2를 이용하였다.
13. 일괄 적층
마스킹 필름(570)을 제거하고 각 레이어의 적층을 실시한다. 비아의 원활한 접속을 위하여 Sn-Cu간 금속 화합물을 형성해야 하기 때문에 200℃에서 1시간 동안 진공 가압하였다(Vacuum Press). 온도를 가함으로써 금속 화합물이 형성되는 것과 동시에 유전체 레진이 완전 경화된다. 주석(Sn) 도금을 구리 필(Cu Fill) 도금 상에 실시하였기 때문에, Sn-Cu 계면에서 금속간 화합물(Intermetallic Compound)(543)이 생성된다. 이때, 생성되는 금속간 화합물(Intermetallic Compound)에는 Cu6Sn5, Cu3Sn 등이 있다.
상기와 같이 개별 형성된 각 레이어를 일괄 적층하여 압착함으로써, 도 6m에 도시된 바와 같이 내부에 회로 패턴(521)과 비아(541), 주석(Sn) 도금(542) 및 Sn-Cu 계면에 형성된 금속간 화합물(Intermetallic Compound)(543)이 배치된 바디(510)를 제작할 수 있다.
14. 이후 외부 단자 전극 형성 공정은 일반적인 칩 인덕터의 제작공정과 유사하다.
실시예 6
1. 캐리어 필름과 동박을 접합하는 단계
실시예 5와 동일하게 캐리어 필름(610')과 동박(620)을 접합한다.
2. 동박에 DFR(PR)을 라미네이션(Lamination)하는 단계
실시예 5와 동일하게 동박(620)에 DFR(PR)(630)을 라미네이션(Lamination)한다.
3. 노광/현상
노광/현상 공정을 통하여 드라이 필름 패턴(Dry Film Pattern)(631)을 형성한다.
4. 전해 도금
전해 도금을 이용하여 회로 패턴(621)을 형성한다(Cu 도금). 도금의 두께는 8 μm로 형성하였다.
5. DFR(Dry Film Resist) 박리
DFR(Dry Film Resist)을 제거하여 각 층의 회로 패턴(621)을 완성한다.
6. 유전층 부착
회로 패턴(621) 상에 (611)을 라미네이션하는 단계이다. 유전체로는 열경화를 통하여 반경화 상태를 만들 수 있는 재료를 사용한다. 유전체 필름은 반경화 상태를 가지는 열경화성 수지 재료이다. 이러한 재료로서 프리프레그, BT(Bismaleimide-Triazine) 레진 등이 있다. 본 실시예에서는 BT(Bismaleimide-Triazine) 레진을 사용하였다.
7. 레이저 비아 가공 (Laser Punching)
레이저를 이용하여 비아 홀(640)을 가공하였다. 본 실시예에서는 비아의 직경을 30 μm 로 하였다. 레이저 펀칭(Laser Punching)은 CO2 레이저나 고체 레이저 어느 것을 사용하여도 무방하며, 비아 홀의 직경은 10 내지 200 μm 범위 내에서 선택될 수 있다. 본 실시예에서는 CO2 레이저를 이용하여 30 μm 직경의 비아 홀(640)을 형성하였다.
8. 비아 내부에 구리 필(Cu Fill) 도금을 실시하는 단계
비아(641) 내부에 구리 필(Cu Fill) 도금을 실시한다. 도금을 실시한 후 도금 비아 상면의 평탄화를 위해서 래핑(Lapping) 또는 브러쉬(Brush) 연마 등을 실시할 수도 있다.
이 단계에서 비아 내부에 구리 필(Cu Fill) 도금을 생략하고 다음 단계인 주석 도금만으로 비아 도체를 형성하는 것도 가능하다.
9. 구리 필(Cu Fill) 도금 상에 주석(Sn) 도금을 실시하는 단계
비아 홀(640)에 형성한 구리 필(Cu Fill) 도금 상면에 주석(Sn) 도금(642)을 실시한다. 이 때, 주석(Sn) 도금(642)의 두께는 1 내지 10 μm 정도가 적당하다. 본 실시예에서는 돌출 높이 3 μm의 두께로 주석(Sn) 도금(642)을 실시하였다.
10. 보호용 마스킹 필름(Masking Film)을 부착하는 단계
보호용 마스킹 필름(Masking Film)(670)을 부착한다. 비아(641)를 보호하기 위하여 마스킹 필름을 부착한다.
11. 캐리어 필름 제거
캐리어 필름(610')을 제거한다. 캐리어 필름으로 열 발포 타입 필름을 사용하였고, 100 ℃로 가열하여 캐리어 필름을 제거하였다.
12. 동박 에칭
전기 도금을 위한 시드층으로 사용되었던 동박(620)을 에칭에 의하여 제거한다. 에칭 용액으로는 H2SO4 + H2O2를 이용하였다.
13. 일괄 적층
마스킹 필름(670)을 제거하고 적층을 실시한다. 비아(641)의 원활한 접속을 위하여 Sn-Cu간 금속 화합물을 형성해야 하기 때문에 200℃에서 1시간 동안 진공 가압하였다(Vacuum Press). 온도를 가함으로써 금속 화합물이 형성되는 것과 동시에 유전체 레진이 완전 경화된다. 주석(Sn) 도금을 구리 필(Cu Fill) 도금 상에 실시하였기 때문에, Sn-Cu 계면에서 금속간 화합물(Intermetallic Compound)(643)이 생성된다. 이때, 생성되는 되는 금속간 화합물(Intermetallic Compound)에는 Cu6Sn5, Cu3Sn 등이 있다.
실시예 2 및 실시예 5와 마찬가지로 도금된 주석층과 회로층 및 구리 비어 도체(241)의 안정적인 전기적 접속을 위하여 별도로 열처리를 실시하였다.
열처리 최고 온도는 260℃로 하여 1초간 열처리를 진행하였다.
이러한 열처리를 통하여 주석과 회로도체 간의 금속간화합물(intermetallic compound)(643)을 충분히 형성시킨다.
상기와 같이 개별 형성된 각 레이어를 일괄 적층하여 압착함으로써, 도 7m에 도시된 바와 같이 내부에 회로 패턴(621)과 비아(641), 주석(Sn) 도금(642) 및 Sn-Cu 계면에 형성된 금속간 화합물(Intermetallic Compound)(643)이 배치된 바디(610)를 제작할 수 있다.
14. 이후 외부 단자 전극 형성 공정은 일반적인 칩 인덕터의 제작공정과 유사하다.
이하에서는 본 발명의 실시예 1에 의해 제작된 칩 인덕터와 일반적인 공법에 의해 제작된 칩 인덕터의 Q 값과 인덕턴스를 시뮬레이션하여 비교하였다.
본 발명의 실시예 1에 의해 제작된 칩 인덕터는 구리(Cu) 도금 전극을 사용하였으며, 비교예는 일반적인 공법에 의해 은(Ag) 소결 전극을 사용하여 칩 인덕터를 제작한 것이다.
비교예 실시예 1
도체 비저항 (μΩ·cm) 2.1 (소결형 Ag) 1.7 (동박/ 동 도금)
비아 비저항 (μΩ·cm) 2.1 (소결형 Ag) 80 (Sn계 Paste)
선폭/두께 (μm) 15/8 15/8
절연 거리 (μm) 7 7
Q 값 (＠2.4 GHz) 29.28 35.60
용량 (nH) 15.06 14.09
상기 표 1을 참조하면, 일반적인 공법에 의해 은(Ag) 소결 전극을 사용하여 제작된 비교예에 비하여 구리(Cu) 도금 전극을 사용하여 제작한 실시예 1의 경우 Q 값이 크게 향상됨을 알 수 있다.
실시예 2의 경우에는 비아 도체도 구리(Cu) 도금 전극이기 때문에 Q 값의 상승 효과는 보다 우수하다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
10: 바디
20: 코일부 21: 도전성 패턴
31, 32: 외부전극 41: 비아

Claims (9)

  1. 유기물 및 코일부를 포함하는 바디와 상기 바디의 외측에 배치되며, 상기 코일부와 연결된 외부전극을 포함하며,
    상기 코일부는 도전성 패턴과 도전성 비아를 가지며, 상기 도전성 패턴과 상기 도전성 비아 사이에 접착층이 형성되고,
    상기 접착층은 상기 도전성 패턴 및 상기 도전성 비아와 다른 물질로 형성된 칩 인덕터.
  2. 제 1항에 있어서,
    상기 유기물은 감광성 유기물인 칩 인덕터.
  3. 제 1항에 있어서,
    상기 바디는 무기물을 더 포함하며, 상기 무기물 함량은 상기 유기물 함량보다 적은 칩 인덕터.
  4. 제 1항에 있어서,
    상기 유기물은 복수의 유기물층이 적층되어 형성된 칩 인덕터.
  5. 제 4항에 있어서,
    상기 복수의 유기물층은 직접 접촉하는 칩 인덕터.
  6. 제 1항에 있어서,
    상기 접착층은 상기 도전성 패턴 및 상기 도전성 비아보다 낮은 융점의 물질로 이루어진 칩 인덕터.
  7. 제 6항에 있어서,
    상기 도전성 패턴 및 상기 도전성 비아는 구리(Cu)를 포함하고,
    상기 접착층은 주석(Sn)을 포함하는 칩 인덕터.
  8. 제 7항에 있어서,
    상기 도전성 패턴과 상기 접착층 사이에는 주석(Sn)과 구리(Cu)를 포함하는 화합물이 형성된 칩 인덕터.
  9. 제 7항에 있어서,
    상기 도전성 비아와 상기 접착층 사이에는 주석(Sn)과 구리(Cu)를 포함하는 화합물이 형성된 칩 인덕터.
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