JP2016528735A - 受動素子用のスーパーポーザ基板を備えるダイパッケージ - Google Patents

受動素子用のスーパーポーザ基板を備えるダイパッケージ Download PDF

Info

Publication number
JP2016528735A
JP2016528735A JP2016534570A JP2016534570A JP2016528735A JP 2016528735 A JP2016528735 A JP 2016528735A JP 2016534570 A JP2016534570 A JP 2016534570A JP 2016534570 A JP2016534570 A JP 2016534570A JP 2016528735 A JP2016528735 A JP 2016528735A
Authority
JP
Japan
Prior art keywords
die
substrate
package
component substrate
component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016534570A
Other languages
English (en)
Other versions
JP6464435B2 (ja
Inventor
カンガイング、テレスフォー
アール． ラオ、バルリ
アール． ラオ、バルリ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JP2016528735A publication Critical patent/JP2016528735A/ja
Application granted granted Critical
Publication of JP6464435B2 publication Critical patent/JP6464435B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6672—High-frequency adaptations for passive devices for integrated passive components, e.g. semiconductor device with passive components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

複数の受動素子を支持する基板を含むダイパッケージが説明される。１つの例において、パッケージは、自身の前面の近くに能動回路を有し、且つ、前面の反対側に裏面を有する半導体ダイと、ダイの裏面の近くにあるコンポーネント基板とを備える。複数の受動電気素子がコンポーネント基板上に存在し、導電性パスが受動素子を能動回路に接続する。ダイは、前面と裏面との間にシリコン基板を備え、導電性パスは、ダイを裏面から能動回路へと貫通するシリコン貫通ビアである。

Description

本開示は、半導体パッケージングに関する。具体的には、複数の受動電気素子との複数の接続部を備えたパッケージングに関する。
ＲＦ（無線周波数）システムおよび高速デジタルシステムは、キャパシタ、インダクタおよび変圧器などの高いＱ値の（性質係数（Ｑｕａｌｉｔｙ Ｆａｃｔｏｒ））受動素子を要求する。これらのコンポーネントは、チップのアナログＲＦおよび電力供給回路によって、フィルタリング、増幅、復調、等の多様なＲＦ機能のいずれかとデジタル処理とを必要とする精密性が提供されることを確実にすべく、部分的に使用される。セルラー電話機、コンピュータおよび多種多様な他の無線装備デバイスに対して、アナログ及びベースバンド無線シグナルを処理するのにＲＦチップが使用される。これらのチップは、保護のため、及び、回路基板に搭載するのを容易にするため、パッケージングされる。
シリコン半導体チップにおいて十分に高いＱ値の受動素子を生産するのは困難である又は高価であるので、受動素子はしばしば、チップから別個に作られて、外部接続によってチップに接続される。コンポーネントはそれからパッケージ基板上のパッケージの内側に配置され、又は、場合によってはパッケージの外面上に配置される。
本発明の複数の実施形態が、添付の複数の図面における複数の図において、限定としてではなく例として示され、ここでは、同様の複数の参照番号は同様の複数の要素を指す。
本発明のある実施形態による、複数の受動素子用にスーパーポーザを使用して形成されたパッケージの断面側面図である。 本発明のある実施形態による、複数の受動素子用にスーパーポーザを使用して形成された代替的なパッケージの断面側面図である。 本発明のある実施形態による、複数の受動素子用に２つの積み重ねダイとスーパーポーザとを使用して形成されたパッケージの断面側面図である。 本発明のある実施形態による、複数の受動素子用にスーパーポーザを使用して形成された２つの積み重ねダイを使用する代替的なパッケージの断面側面図である。 本発明のある実施形態による、複数の受動素子用にスーパーポーザを使用して形成された２つの積み重ねダイを使用する他の代替的なパッケージの断面側面図である。 本発明のある実施形態による、複数の受動素子用にスーパーポーザを使用して形成された２つの積み重ねダイを使用する他の代替的なパッケージの断面側面図である。 パッケージ内で使用するための、透視基板における複数の受動素子の等角図である。 本発明のある実施形態による、パッケージを形成する段階の一部の処理フロー図である。 本発明のある実施形態による、パッケージを形成する段階の一部の代替的な処理フロー図である。 本発明のある実施形態による、パッケージを形成する段階の一部の他の代替的な処理フロー図である。 本発明のある実施形態による、パッケージを形成する段階の一部の他の代替的な処理フロー図である。 本発明のある実施形態による、パッケージを組み込んだコンピューティングデバイスのブロック図である。
異なるタイプの電子、電気及びＲＦシステムが少ないパッケージの中へと統合されていくに連れて、複数の受動電気素子を半導体チップパッケージの近くに、又は、その内側に配置することが益々困難になる。無線、電力管理および電圧調整を統合された複数のＳｏＣ（システムオンチップ）は、多数の受動素子、特に、複数のインダクタおよび複数の変圧器を使用する。幾つかのＲＦ用途に対して、複数の重要なＲＦ受動部品がパッケージ上に存在するように、複数の回路が分割され、又は、複数のインダクタおよび複数の変圧器が高抵抗率のシリコン上に作られる。
高抵抗率のシリコン上に複数の平面状受動素子を形成することは、ダイの合計領域のかなりの部分を必要とする。これは、オンダイ無線にとって高価である。更に、複数のＲＦ受動部品の性能は、基板の抵抗率が減少するに連れて劣化する。ＳｏＣダイがフリップチップで組み立てられる際に、複数の受動部品は、複数のデジタル回路用に及び適切な信号基準化用に常時電力及び複数の接地面を必要とするパッケージ基板に近接していく。劣化は、微細ピッチ組立体および埋め込みダイ技術でより明白になる。
複数の電力管理回路に対して、インダクタの性質係数は、そのＡＣ（交流電流）及びＤＣ（直流電流）直列抵抗よりは重要ではない。ＤＣ直列抵抗を低減する目的で、複数の極厚コンダクタが使用されるが、これらは、ＳｏＣチップ上では容易に受け入れられることができない。そのような理由で、複数の完全統合オンチップ電圧調整器は、パッケージ基板内で組み立てられた又はその中に埋め込まれた、複数のオフチップインダクタを使用する。そのような複数のコンポーネントは一般的に、別個のコンポーネントとして又は埋め込まれたコンポーネントとして、パッケージ上で組み立てられる。
高い性能の複数の受動素子を備えるスーパーポーザ基板は、ＳｏＣダイ又はアナログＲＦダイ等のダイの裏面上に又はその近くに配置されてもよい。ダイの上方に重ねられる別個の基板は、ＲＦ伝達性能強化および電力伝達性能強化の両方の目的で使用されてもよい。通常はパッケージ基板とダイの第１レベル相互接続との間に挟まれている従来のインターポーザとは異なり、この基板は、組み立てダイの裏面上に又はその近くに取り付けられたスーパーポーザであってもよい。スーパーポーザ基板は、複数のＴＳＶ（シリコン貫通ビア）、複数のＴＢＶ（本体貫通ビア）、複数のＴＭＶ（モールド貫通ビア）、複数のリード線、又は、これらの接続タイプの組み合わせを使用して、ダイに電気的に接続されてもよい。
複数の受動素子を支持する基板は、ガラス、高抵抗率シリコン、セラミック、又は、有機又は無機を含む他の複数のパッケージ基板から作られてもよい。基板は、多数の受動素子を支持してもよく、これらを組み込んでもよい。異なる複数の基板材料は異なる複数の特性を有し、複数の受動素子は各基板材料に対して異なるだろう。異なる複数の材料は、異なる複数のパッケージング用途に適合するように選択されてもよく、又は、特定用途に応じて、複数の受動部品に対し複数の特定の特性を提供するように選択されてもよい。ガラス基板用に、優れた電気性能を示し、且つ、チップ領域をあまり占有しない、複数の鉛直インダクタおよび複数の鉛直変圧器が使用されてもよい。複数の鉛直コンポーネントは、複数の水平コンポーネントと組み合わされてもよく、別個に配置された複数のコンポーネントであってもよい。複数のコンポーネントはまた、基板をダイに接続する複数のビアの中に形成されてもよい。
図１Ａは、ダイの上方で複数の受動素子を支持するスーパーポーザを使用する例の断面図である。ダイは、例えば複数の電圧調整若しくは無線周波数回路１０４を又はその両方を備えるＳｏＣ又はＲＦダイ１０２であり、フリップチップ式の又は埋め込み式の有機パッケージ基板１０６上に組み立てられる。図示されるように、ダイはモールドコンパウンド１０８に埋め込まれ、それから、能動回路１０４の上方におけるダイの前面上にパッケージ又はダイルーティング層が形成される。基板１０６、ダイ１０２、コンポーネント基板１１０、及び、モールドコンパウンド１０８は、複数の接続部および複数のビアで結合してパッケージ１００を形成する。ダイは、アナログ回路若しくはデジタル回路を有し、又は、その両方を有する。それは、シリコン、ヒ化ガリウムまたはセラミックなどの、任意の多様な異なるタイプの基板上に形成されてもよい。
とりわけ、複数のインダクタ、複数の変圧器、複数のキャパシタ、及び、複数の抵抗器などの複数の受動素子１１２を含むスーパーポーザ基板１１０は、ＳｏＣダイ１０２の裏面１１４上で組み立てられる。スーパーポーザ基板内に含まれる複数の受動素子は、主たるＳｏＣダイの複数の回路に電気的に接続される。シリコン基板上のダイ用に、接続部が複数のシリコン貫通ビア（ＴＳＶ）１１６を使用して作られる。複数のダイ基板の複数の他のタイプ用に、複数のビアが、ダイの裏面の他のタイプの基板材料を貫通するだろう。複数のＴＳＶは最初に、電気的に絶縁する耐マイグレーション層と腹合わせに意図した接続部を作るべく、ダイ基板を貫通して開けられ、それから、銅で充填されてもよい。
スーパーポーザ基板は、上記で述べたような多様な異なる材料のいずれかから形成されてもよい。ガラス基板は、耐マイグレーション層を必要とせず、複数のガラス貫通ビアに基づく複数の鉛直コンポーネントと、複数の平面状受動素子との両方を含んでもよい。１つの例において、ダイのシリコンと一致するＣＴＥ３．２ｐｐｍ／Ｋを有するＳＣＨＯＴＴ ＡＦ３２（登録商標） ｅｃｏ Ｔｈｉｎ Ｇｌａｓｓが使用される。このガラスは、研磨面を有し、６００℃まで安定しており、強い誘電性を有する。それは、シリコンダイ又はウェハを切断可能な任意のソーイングによって容易に切断されることができる。他の実施形態において、ＡＰＥＸ（登録商標）ガラスのような感光性ガラスが使用されてもよい。このタイプのセラミックガラスは、極小で微細ピッチの複数の銅ビアだけでなく極めて微細な複数の導体ラインアンドスペースをもたらす複数の半導体処理によって、露出されて処理されることができる。
代替的に、スーパーポーザは、自身が所有する複数の本体貫通ビアを備える又は備えない、シリコン、ガラスまたはアルミナベースの集積受動素子（ＩＰＤ）であってもよい。酸化物結合層、薄膜化層または被転写層である、ＩＰＤ基板の薄層が使用されてもよい。スーパーポーザ基板は、３Ｄスタックにおける最上ダイの裏面上に取り付けられることができ、又は、図２において示されるような３Ｄスタック内に存在するダイの裏面上で組み立てられてもよい。
示されている通り、スーパーポーザは、複数の受動素子１１２用の基板である。複数の受動部品は、多様な異なる技術のいずれかを使用して、基板上に又はその中に形成されてもよい。基板の最上面と最下面との両方が、フォトリソグラフィを用いて、プリントされ、堆積され又は形成される、複数の導電性パスを有してもよい。基板を貫通する複数の鉛直パスを接続して複数のループを形成すべく、複数の表面パスが使用されてもよい。複数の表面パスはまた、複数の電磁誘導式ループ、複数のキャパシタ用の複数の互いに組み合わされたライン、及び、複数の他の構成の形であってもよい。複数の表面パスはまた、複数の鉛直パスの位置を転置して、ダイの又は他の接続経路の接続パッド、バンプまたはＴＳＶと一列に整列するのに使用されてもよい。基板はまた、積み重ねの異なる複数の層を接続する水平な複数の表面パスを備える複数の積み重ね層から形成されてもよい。複数の鉛直な銅充填ビアは、組み合わされて又はパターン化されて、複数のループ、複数のキャパシタおよび他の複数の特徴を形成してもよい。
示されている通り、ダイ１０２の前面は、基板１０６に電気的且つ物理的に接続する、半田バンプ又はＣ４（制御崩壊チップ接続）接続領域のような相互接続領域１１８を有する。ＲＤＬの場合、ダイは、ダイの複数の接続パッドの上方に直接形成されてもよい。
同様に、ダイの裏面１１４は、複数のマイクロバンプのような複数の半田ジョイント１２０による、スーパーポーザ基板１１０への接続領域を有する。接続領域は、ダイの裏面とコンポーネント基板との間において、アンダーフィルで保護されている。これらの接続部は、基板の複数の受動素子をダイの複数の能動回路へと戻すように接続する。
複数のダイは、平らに研磨されて複数の銅パッドと共に平らな面を形成する二酸化ケイ素層の上方に、複数のビアパッドを有してもよい。接続面はまた、平らに研磨された後に窒化物でコーティングされてもよい。これはそれから続けて、特定タイプのダイ、及び、その意図された用途に応じて、酸化コーティングされてもよい。
ダイにおける複数のＴＳＶはまた、インダクタンス、キャパシタンスまたはレジスタンスの要素を、複数の能動回路へのパスおよび複数の能動回路からのパスに与えるように設計されてもよい。特定の実装に応じて、複数の追加のダイが、図１Ａに示されるダイの上、下、および側方に追加されてもよい。
図１Ｂは、ダイの上方で複数の受動素子を支持するスーパーポーザを使用する、より詳細な例の断面図である。ダイ１０３は、複数の有機パッケージ基板ビルドアップ層１０９に埋め込まれる複数の電圧調整又は無線周波数回路１０５を有する。複数の銅バンプのような複数のダイバンプ１１９は、ダイの前面上に形成される。ダイルーティング層１０９は、ダイの前面上に形成される。それは、複数の能動回路１０５に接続する複数のダイバンプ上を直接めっきされてもよい。複数の下部ビルドアップ層１０７は、ＢＧＡ（ボールグリッドアレイ）１２３または任意の他のパッケージ取り付けシステムに対して、ファンアウトおよびルーティングを提供する。
スーパーポーザ基板１１１は、ダイの裏面１１５上の複数のＲＤＬパッド１２１の上方に取り付けられる。スーパーポーザは、主たるＳｏＣダイの複数の回路に電気的に接続される複数の受動素子１１３を含む。スーパーポーザからダイの裏面を貫通する複数のシリコン貫通ビア（ＴＳＶ）１１７は、複数の受動部品を複数の能動回路に接続する。アンダーフィルがダイの裏面とコンポーネント基板との間で使用されてもよい。
埋め込みダイパッケージ１０１は、多様な異なる態様のいずれかで形成されてもよい。１つの例において、基板は、ダイ用のキャビティと共に形成される。自身の複数の銅ダイバンプを含むダイはそれから、基板に取り付けられる。複数の追加のビルドアップ層が、複数の既存のビルドアップ層に又は複数のダイバンプに形成されて接続されてもよい。キャビティはそれから、複数のビルドアップ層と同じ材料で充填されてもよい。他の例において、ダイは、モールドコンパウンドに埋め込まれ、それから、ダイの前面を研磨されて複数の接触領域を露出する。複数のダイバンプはそれから、複数のビルドアップ層が複数のダイバンプに形成されて接続されることを可能にする、複数の適切な位置に取り付けられる。
パッケージ１０１は、複数の追加の構成要素を可能にする複数の追加の特徴を有してもよい。図示されている例において、パッケージ基板１０７は、複数のビルドアップ層における複数のルーティング層を、パッケージのＢＧＡ側と反対側の複数のＰＯＰパッド１２９に接続する、複数のＰＯＰビア１２５を含む。複数のＰＯＰビアは、１又は複数の追加のダイ又はパッケージが、スーパーポーザ基板の上方又は側方に積み重ねられることを可能にする。
図２は、マルチダイスタックを備えるパッケージ２００の断面図である。コンポーネントスーパーポーザ基板２１０は、複数の受動部品２１２を最上ダイ２２２および最下ダイ２０２の両方に提供する。コンポーネント基板２１０が最上ダイに近接することによって、複数の電力伝達用途における複数のＩＲ降下と、複数のＲＦ用途に対する挿入損失とを低減する。最下ダイ２０２は、モールドコンパウンド２０８に埋め込まれる。ダイの前面は、例えば、ダイバンプ、半田バンプまたはＣ４アレイによって、複数のビルドアップ層、基板またはＲＤＬ２０６の形でパッケージに取り付けられる。ダイの裏面は、他のマイクロバンプ、半田バンプ、Ｃ４または他の接続部２２０によって、ダイの上方に重ねられたコンポーネント基板２１０に取り付けられる。これはアンダーフィルでカバーされるが、しかしながら、特定の接続部及びその保護部は、複数の異なる用途に適合するように変更されてもよい。
コンポーネント基板は、所望により、高いＱ値の又は絶縁された複数のデバイスを最上ダイ及び最下ダイに提供する多様な異なる受動電気素子を含む。複数のコンポーネントは、とりわけ、複数の金属−絶縁体−金属キャパシタのような、複数のキャパシタ２２４、複数のＲＦ変圧器および複数のインダクタ２１２を含んでもよい。複数のコンポーネントは、複数のＴＳＶ２１６を使用して、最下ダイ２０２の複数の能動回路２０４に連結される。複数のコンポーネントは、第２マイクロバンプアレイ２２８を使用して、コンポーネント基板２１０の反対側面上で最上ダイ２２２に連結される。
図示されている例において、最上ダイは、コンポーネント基板に直接接続される接続領域を備えたアクティブ領域を有する。最上ダイは、コンポーネント基板を貫通して延伸する複数のビア２２６、及び、最下ダイを貫通してパッケージ基板に延伸する複数のビア２３０によって、パッケージ基板２０６に接続される。コンポーネント基板２１０はまた、いずれの受動部品も無く、最上ダイと最下ダイとの間を延伸する複数のビア２３２を有する。これは、コンポーネント基板が、２つの機能を果たすことを可能にする。その一方は、複数の受動部品を供給するためであり、その他方は、２つのダイの間に複数の直接接続を供給するためである。コンポーネント基板はまた、その最上面上若しくは最下面上に、又はその両方において、最上ダイの特定のマイクロバンプを複数のＴＳＶの特定の１又は複数に転置する複数の表面パスを有してもよい。他の複数の接続がまた、特定のタイプのパッケージ、及び、２つのダイの特質に応じて、使用されてもよい。
最下ダイは、ダイと、基板への自身の複数の接続部とを密封して絶縁するモールドコンパウンド２０８でカバーされる。コンポーネント基板および最上ダイは、複数の接続領域がアンダーフィルでカバーされることを除いて露出される。代替的に、両方のダイは、同じ又は追加のモールドコンパウンドでカバーされてもよい。パッケージカバーも更に又は代替的に、ダイおよびコンポーネント基板をカバーするのに使用されてもよい。
図２の構成は、最上ダイが複数のＲＦ回路を含み、最下ダイが複数のデジタルベースバンド回路を含む、システムインパッケージ（ＳＩＰ）として使用されてもよい。コンポーネント基板は、最上ダイ用に高いＱ値の複数の受動部品を支持し、最下ダイ用に複数の電力調整受動部品を支持する。複数のダイは、コンポーネント基板を貫通し、パッケージ基板を貫通して、一緒に接続されることができる。他の複数のダイ構成はまた、特定用途に応じて使用されてもよい。
図３は、図２のパッケージ２００に対して、代替的なパッケージ３００を示している。コンポーネント基板は、コンポーネント基板がダイを貫通して進むことなくパッケージ基板に接続することを可能にすべく、最下ダイの上方において、少なくとも一方向で横方向に拡張される。図示されている例において、コンポーネント基板は、描写している図の左右に向かって、少なくとも２方向に拡張されている。しかしながら、基板はまた更に又は代替的に、更に２方向に向かってページの内外に延伸してもよい。この例において、最下ダイ３０２は、パッケージ基板３０６に半田付けされる。最下ダイは、モールドコンパウンド３０８でカバーされる。コンポーネント基板３１０は、最下ダイの最上部の上方に接続され又は半田付けされ、最上ダイ３２２は、コンポーネント基板の最上部の上方に接続され又は半田付けされる。コンポーネント基板は、最上ダイへの複数の直接的な半田バンプ接続と最下ダイへの複数のＴＳＶとを使用して最上ダイ及び最下ダイに接続される、任意の他の所望の複数の受動素子、埋め込み式若しくは面適用の複数のインダクタ３１２、及び、複数のキャパシタ３２４を支持する。
図２の例に示すように、スーパーポーザを貫通するビア３２６による、最上ダイから最下ダイへの直接的な複数の接続部が存在してもよい。この接続部は、任意の複数の受動素子を含んでもよく、又は、含まなくてもよい。スーパーポーザを貫通するビアはまた、パッケージ基板３０６へのＴＳＶ３３０に、又は、最下ダイの能動回路に接続してもよい。スーパーポーザはまた、最下ダイを含まないパッケージ基板３０６へのパス３３２を許容する。
示されている通り、スーパーポーザ３１０は最下ダイ３０２より広い。これは本実装に必要不可欠なことではないが、スーパーポーザ３１０はまた最上ダイより広い。この断面図に示されているのは２方向だけであるが、スーパーポーザは、１又は複数の方向で最下ダイを通り過ぎるように延伸する。複数の延伸部は、スーパーポーザ３１０とパッケージ基板３０６との間における直接的な複数の鉛直接続経路３３４を許容する。複数の経路は、モールドコンパウンド３０８を貫通する、複数のモールド貫通ビア（ＴＭＶ）３３４として示されている。複数のＴＳＶと同様に、インダクタンス、キャパシタンス、レジスタンス、又は、スーパーポーザ上の受動部品の複数の特性と組み合わされる他の所望の特性を有するべく、複数のＴＭＶが形成されてもよい。代替的に、他の複数のパッケージタイプ用に、複数のリード線が、スーパーポーザを基板に又はパッケージの他の部分に接続すべく使用されてもよい。
複数の直接接続は最初に、スーパーポーザの１又は複数の受動部品３１２、３２４に接続してもよい。これは、とりわけ、ＲＦにとって、及び、複数の電力接続部にとって有用であってもよい。代替的に、複数の接続部は、基板から、いずれの受動部品を通って接続することなく最上ダイ３２２に直接接続する、スーパーポーザを貫通する複数の本体貫通ビア３２６へと接続してもよい。スーパーポーザを貫通する複数のビアは、スーパーポーザが、パッケージに対して再分配及び接続の機能を提供することも可能にする。集積受動素子およびトランスポーザとしてスーパーポーザを使用することにより、パッケージは、よりコンパクトで、より簡易に、より安価に、作られてもよい。
複数のＴＭＶのスーパーポーザへの複数の直接接続は、信号伝達、電力伝達、及び、他のタイプの複数の接続が、パッケージ基板から最上ダイへと直接的に形成されることを可能にする。これは具体的には、最下ダイを過熱せずに電力伝達を改善することに対して有用であり、その一方で、それはまた、複数の外部コンポーネントへの複数のより短い接続部を可能にし、最上ダイから最下ダイへの複数の接続部がパッケージ基板を貫通して作られることを可能にする。更なる代替例として、パッケージ３００は、最上ダイを用いずに作られてもよい。電力伝達および他の複数の目的で、最下ダイへの複数の接続部用のセカンダリパスとして、スーパーポーザへの複数のＴＭＶ接続が使用されてもよい。最上ダイの複数のマイクロバンプを最下ダイの複数のＴＳＶに接続することにより、２つのダイの間における複数の直接接続がまた、スーパーポーザを貫通して作られてもよい。
図４は、最下ダイ４０２を備えるフリップチップタイプのパッケージ４００の断面図である。能動回路４０４を備えるダイの前面は、トランスポーザおよび複数の再分配層を含む基板４０６に半田付けされる。コンポーネント基板４１０は、ダイの裏面の上方に重ねられ、例えば複数のマイクロバンプ４２８によって取り付けられる。スーパーポーザ４１０は、複数のＴＳＶ４１６によって複数の能動回路４１４に接続される様々な受動部品４１２、４１４を含む。
フリップチップパッケージ４００は、ダイ用に複数の受動素子を支持するスーパーポーザを使用する、図１Ａの埋め込みチップパッケージ１００と同様である。図１Ａの例に示すように、複数の同じタイプの複数の接続が作られてもよい。ダイは、ＳｏＣ、ＲＦダイ、又は、デジタルベースバンドダイであってもよい。スーパーポーザの複数の埋め込み受動部品が、ＲＦ用、電力供給用、クロッキング用、及び、複数のデジタル回路用の複数の基準源として使用されてもよい。この例および他の例では、複数の受動部品がどのように使用されて接続されるかに応じて、スーパーポーザは、示されるようなダイと略同じ表面積を有してもよく、又は、表面積がそれより小さくてもよく若しくはそれより大きくてもよい。スーパーポーザは、図３に示すように、リード線用、ＴＭＶ用、又は、パッケージ基板への複数の他のタイプの複数の接続部用に拡張されてもよい。パッケージはまた、ダイおよびスーパーポーザを保護する、金属、セラミック、プラスチック、又は、モールドコンパウンドのカバー（図示せず）を含んでもよい。
図５は、積み重ねダイフリップチップ式のパッケージ５００の断面図である。この例において、最下ダイ５１２は、パッケージ基板５０６に取り付けられる。コンポーネント基板５１０は、最下ダイの上方に重ねられ、最下ダイを貫通する複数のＴＳＶ５１６への複数のマイクロバンプ接続で、ダイに接続される。最上ダイ５２２は、コンポーネント基板の上方に取り付けられ、他の複数の例において上記で説明したように取り付けられる。コンポーネント基板を貫通する複数の直接的なビア５３２は、２つのダイを互いに接続する。コンポーネント基板および最下ダイを貫通する複数のビア５２６、５３０は、最上ダイをパッケージ基板に接続するのに使用されてもよい。最上ダイをパッケージ基板に接続するのに、複数のダイおよびパッケージの特質に応じて多様な他の手段（図示せず）がまた使用されてもよい。
２つのダイはパッケージ基板上に積み重ねられ、中間にコンポーネント基板を備える。コンポーネント基板は、複数の受動素子５１２、５１４、及び、複数の本体貫通ビア５２６を支持し、また、２つのダイの間においてコンポーネント基板上の複数の受動部品への複数の接続部を形成すべく、基板上又は基板内に複数の表面パスを含んでもよい。パッケージは、ダイへの意図された使用に応じて、多様な異なる態様のいずれかでカバーされてもよい。
複数の例示的パッケージにおいて示されるような複数のコンポーネント基板は、オフチップの複数の受動素子への簡易で安価な接続を可能にする。これらのコンポーネントは、シリコンダイ内に形成されるものより良い電気性能を有する。例えば、ガラス基板上に形成されるインダクタは、一般的なデジタルシリコンダイに実装される複数のインダクタに比べて、５〜８倍のＱ値を有する。複数の受動部品を別個の基板にパーティショニングすることによって、複数のＲＦ回路が、低抵抗率シリコンにおいてでさえも作られることを可能にする。複数のオフチップ受動部品は高性能を可能にし、その一方で、低抵抗率シリコンは、他の複数の回路要素が効率的且つ安価になることを可能にする。
ダイスタックにおいてスーパーポーザを組み立てることによって、複数の上部ダイに供給される高い電流はいずれも、複数の下部ダイを通って流れることを必要としない。これは、複数の下部ダイに対する熱ストレスを低減する。それはまた、複数の電力供給ラインにおけるインピーダンスおよびキャパシタンスを低減するのに使用されることができる。説明された複数の構成はまた、複数の受動素子が、それらが使用される複数のダイの非常に近くに配置されることを可能にする。
上記の複数の例において、スーパーポーザは、最下ダイの裏面上に配置される。これは、複数のオフチップ受動部品への複数の接続用に複数の前面接続が使用されるのを必要としないことを意味している。複数の前面接続は、パッケージ基板またはＲＤＬへの電力接続、データ接続、シグナル接続およびテスト接続で、既に非常に密集していることができる。複数の外部受動部品用の複数の接続部をダイの裏面に移動することによって、この場合においては複数の第１レベル相互接続といった接続領域の殆どは、他の複数の目的で利用可能に作られてもよい。
更に、例えば図３に示されるように、コンポーネント基板はまた、複数の電力接続用に使用されてもよい。パッケージ基板からコンポーネント基板への複数のＴＭＶは、複数の電力レールに連結されてもよい。受信した電力は、コンポーネント基板における複数の受動素子によって調整され、それから、ダイの裏面への複数のＴＳＶによって、ダイに供給されることができる。コンポーネント基板上の又はその中の水平な複数の表面パスは、必要により、コンポーネント基板の突出部からの複数の接続部を転置して、適切なＴＳＶと一列に整列することができる。これは、ダイの前面上においていっそう多くの接続領域が他の複数の目的で使用されることを可能にする。電力はまた、複数の受動素子を通って最上ダイに供給されてもよい。
図６は、ガラス又はシリコンなどの誘電体と銅のような複数の導電性ラインとの複数の層のスタックを使用してコンポーネント基板の中に形成されることができる、変圧器６２０の例の透視した正面図である。スタックの複数の層を貫通する複数の鉛直ビアを使用して複数の水平な円形パターンを接続することにより、複数のパターンが形成される。コンポーネント基板上に又はその中に複数のインダクタ、複数の変圧器、複数のキャパシタおよび複数の他の受動素子を形成すべく、示されるものと同様の複数のパターンが使用されてもよい。
変圧器６２０は、第１コイル６５２と第３コイル６７２とを含む第１インダクタを有する。第１コイル６５２は、例えば図１Ａのスーパーポーザ基板１１０といったスーパーポーザ基板の第１レベル６５０に位置される。第１コイル６５２は、第１外側金属パッド６５４と第１内側金属パッド６５６とを含む。第１中心ビア６９０は、第１レベル６５０と第１内側金属パッド６５６とで、第１コイル６５２と接触している。第１インダクタはまた、スーパーポーザ基板の第３レベル６７０で第３コイル６７２を含む。第３コイル６７２は、第１中心ビア６９０および第３外側金属パッド６７４と接触している第３内側金属パッド６７６を含む。
変圧器６２０は、スーパーポーザ基板の第２レベル６６０で第２コイル６６２を含む第２インダクタを有する。第２レベル６６０は、第１レベル６５０と第３レベル６７０との間に存在する。第２コイル６６２は、第２外側金属パッド６６４と、第２中心ビア６９２と接触している第２内側金属パッド６６６とを含む。
第１インダクタは、第１外側金属パッド６５４で始まり、第３外側金属パッド６７４で終わる。第２インダクタは、第２外側金属パッド６６４で始まり、第２内側金属パッド６６６で終わる。そのような変圧器６２０は、第１インダクタと第２インダクタとの間における、２：１の変圧比を示している。変圧器６２０はまた、２つのコイルが互いに横方向に折り畳まれるので、折り畳みインダクタ６２０と呼ばれてもよい。変圧器６２０はまた、３層２インダクタ折り畳み変圧器６２０と呼ばれてもよい。
第１コイル６５２および第３コイル６７２は、直列に又は並列に、電気的に接続されてもよい。第１コイル６５２および第３コイル６７２が直列に接続される場合、インダクタンスは中央又は第２インダクタの２倍である。第１コイル６５２および第３コイル６７２が並列に接続される場合、インダクタンスは中央インダクタの２分の１倍である。異なる複数の接続構成は、インピーダンスマッチングおよびシグナル均衡に要求される、異なる複数のインダクタンス比を可能にする。
図７Ａは、図１Ｂのようなコアレス基板１０７上にオーバーモールドダイ１０３を備えるパッケージ１０１を形成する処理フロー図である。第１分岐では、段階７０１において、複数のシリコン貫通ビアを含むＳｏＣダイが形成される。複数のビアは、ダイの裏面上の複数のダイバンプ１２１を前面回路に接続する。段階７０２において、ＳｏＣダイは、モールドコンパウンド１０９でオーバーモールドされ、段階７０３において、複数のモールド貫通ビア１２５がモールド内に形成される。
段階７０４において、ビルドアップ材料１０７がそのオーバーモールド上にラミネートされ、パッケージがどのように使用されるのかに応じて、ファンアウト、再分配または接続の複数のパターンを形成する。段階７０５において、複数のパッケージビアが、複数のビルドアップ層を貫通するように開けられる。これは、互いに接続する複数の層および複数のビアを可能にする。段階７０６において、複数のトレースおよび複数のビアが、銅のような導電性材料でめっきされる。この処理は、複数のビルドアップ層の各々を互いの上方にラミネートすべく、段階７０７で反復される。段階７０８において、複数の半田ボール１２３が最下ビルドアップ層に取り付けられて、パッケージが接続されることになるシステム基板または他のデバイスへの接続部を形成する。
第２分岐では、段階７１１において、スーパーポーザ１１１が、スーパーポーザの基板上またはその中に複数の受動素子１１３を備えて製造される。スーパーポーザはそれから、段階７１２においてバンプ付けされて、これにより、ダイの裏面上の複数のパッドを貫通する複数のビアに接続されてもよい。段階７０９において、スーパーポーザは、オーバーモールドダイの裏面に対して組み立てられる。図１Ｂの例において、スーパーポーザは、ダイの裏面上の複数のビアパッドだけに電気的に接続される。図３に示されるような、他の複数のビアへの他の複数の接続と、他の複数のダイへの他の複数の接続とが存在してもよい。段階７１０において、パッケージが完成する。これは、コンポーネント基板とダイの裏面との間にアンダーフィルを追加する段階を含んでもよい。それはまた、複数のキャビティをモールドコンパウンドで充填する段階、複数の追加のダイの複数のカバーを追加する段階、又は、特定の実装に応じて所望される任意の他の複数の段階を含んでもよい。
図７Ｂは、コアレス基板上に埋め込みダイを備えるパッケージを形成する処理フロー図である。そのようなパッケージは、図１Ｂに示されるものと非常にとても類似しているだろう。本説明の一般化された複数の断面図は、多様な異なるパッケージタイプに適用されてもよい。第１分岐では、段階７２１において、ＳｏＣまたは任意の他の適切なタイプのダイが、スーパーポーザの裏面への能動回路に接続する複数のＴＳＶを備えて製造される。段階７２２において、ダイは、コアレス基板の基板キャビティ内に配置される。段階７２３において、複数のＰＯＰビアがパッケージ基板内に形成され、段階７２１で形成された第１ダイより上において又はその側方において、他のダイ又はパッケージを支持する。
段階７２４において、ビルドアップ材料がコアレス基板の上方にラミネートされ、ダイの前面に直接接続する。段階７２４において新たな層をラミネートし、段階７２５において層を貫通するように複数のビアを開け、段階７２６において複数の導電性金属で複数の接続トレースおよび複数のビアをめっきし、それから、段階７２７において、所望のルーティングの全てが複数のラミネートビルドアップ層内に形成されるまでこれらの操作を反復することによって、図７Ａに示すように複数のビルドアップ層が形成される。段階７２８において、半田ボールグリッドアレイ、又は、ランドグリッドアレイを含む任意の他のタイプの接続システムは、最後のビルドアップ層に取り付けられる。
段階７３１において、別個の処理でスーパーポーザまたは受動素子基板が製造される。上記で述べた通り、これは単一のガラス層で又は複数のガラス層で行われてもよい。複数の受動素子は、複数の銅ライン及びビアに対して、誘電体としてのガラスを使用してもよい。多様な異なる形状および材料のいずれかが使用されてもよく、コンポーネント基板は、所望される複数の特定受動部品により良く適合し得る他の材料から作られてもよい。段階７３２において、複数の接続パッドがコンポーネント基板に適用され、それがダイの裏面上に形成された複数のビアパッドに取り付けられることを可能にする。多様な異なるタイプのコネクタが特定の実装に応じて使用されてもよいが、そのような目的で複数の銅バンプ又は複数の半田バンプが使用されてもよい。
段階７２９において、ダイおよびスーパーポーザは一緒に持ち出されて、リフロー炉、圧力、又は、多様な他の技術のいずれかを使用して組み立てられる。段階７３０において、パッケージが完成する。これは、ダイとスーパーポーザとの間にアンダーフィルを含んでもよく、また、複数のカバー、モールドおよび複数の追加の構成要素を含んでもよい。
図７Ｃは、図４のようなダイ４０２とスーパーポーザ４１０とを備えるフリップチップ式のパッケージ４００を形成する処理フロー図である。段階７４１において、ダイが複数のＴＳＶを備えて製造される。本明細書における複数の例のいずれかと同様に、ダイは、デジタルベースバンドダイ、デジタルシグナル処理ダイ、プロセッサ若しくはコントローラダイ、アナログＲＦダイ、ＳｏＣダイ、又は、多様な他のタイプのダイのいずれかであってもよい。段階７４２において、パッケージ基板が形成される。これは、シリコン、ＦＲ−４（ガラス繊維強化エポキシラミネート）、モールドコンパウンド、又は、任意の他の所望されるパッケージ基板材料であってもよい。段階７４３において、複数の第２レベル相互接続を含む複数の相互接続がパッケージ内に形成される。段階７４４においてダイがパッケージ上で組み立てられ、段階７４５においてアンダーフィルがパッケージと基板との間に適用されてもよい。
段階７５１において、スーパーポーザ４１０が、スーパーポーザ基板上に又はその中に複数の受動素子４１４を備えて形成される。複数のビア及び複数のパッドがまた、複数の受動部品をダイに接続すべく形成される。段階７５２において、複数のパッドがダイへの接続用にバンプ付けされる。段階７４９において、スーパーポーザ及びダイが組み立てられ、ダイが、ダイの裏面と任意の他の複数のビアまたは複数のパスとに取り付けられる。段階７５０において、コンポーネント基板とダイの裏面との間の間隙がアンダーフィルで充填され、パッケージが完成する。
図７Ｄは、コンポーネント基板を使用して上記で説明した複数のタイプの、上記で説明したようなパッケージを形成する、一般化された処理フロー図である。段階７１０において、とりわけ、ガラス又はシリコンなどの誘電体基板材料において、複数の受動素子が形成される。複数の受動素子は、図６のものと類似していてもよく、また、複数の他のコンポーネントの中でもとりわけ、複数の他のタイプの複数のインダクタ、複数の変圧器、複数のキャパシタ、及び、複数の抵抗器を含んでもよい。基板は、単一の層であってもよく、又は、複数の追加の水平な面接続部を伴って又は伴わずに一緒に挟まれ又はラミネートされた複数の層から形成されてもよい。コンポーネント基板はまた、基板を貫通する複数の鉛直ビアと、１つの場所から他の場所への接続を形成する複数のルーティングパスとを有してもよい。
段階７１２において、ダイが、シリコンの又は任意の他のタイプの基板上に形成される。ダイは、複数の能動回路が上に形成される前面と、裏面とを有し、一般的にはシリコン基板であるが必ずしもそうではない、ダイ基板を含む。段階７１４において、複数のビアが、ダイの裏面を貫通して複数の能動回路まで形成される。
段階７１６において、ダイは、幾つかのタイプのパッケージ基板に接合される。埋め込みダイ用に、ダイはモールドコンパウンド又は同様の材料に埋め込まれ、モールドコンパウンドはダイの前面の上方で取り除かれ、再分配層がダイの前面の上方に形成される。フリップチップ式のパッケージ用に、ダイの前面は、パッケージ基板に半田付けされる。
段階７１８において、複数の追加のビアは任意に、パッケージを貫通して形成されて、コンポーネント基板とパッケージ基板との間に複数の接続を形成してもよい。これらの追加のビアは、幾つかのパッケージタイプ用にモールドコンパウンドを貫通して形成されてもよく、又は、複数のリード線が他の複数のパッケージタイプ用に後で使用されてもよい。複数のモールド貫通ビアは、ダイを貫通して進むことなくパッケージ基板からコンポーネント基板への直接的な接続を可能にする。これに、シリコン貫通ビアによるダイへの接続、他のダイへの接続が続いてもよく、又は、コンポーネント基板内の受動部品に対して接地面を提供してもよい。
段階７２０において、コンポーネント基板はダイの裏面に取り付けられ、これにより、コンポーネント基板上の複数の接続点がダイの複数のビアと一列に整列する。これは、コンポーネント基板の複数の受動部品をダイの能動回路に接続する。段階７２４において、ダイおよび複数の受動部品はそれから、任意の所望のパッケージタイプを取得すべく、多様な異なる態様のいずれかで完成してもよい。段階７２２において、複数の追加のダイが任意に、第１ダイの反対側でコンポーネント基板に取り付けられてもよい。これは、複数の積み重ねダイ構成を可能にする。
図８は、本発明の１つの実装による、コンピューティングデバイス８００を図示している。コンピューティングデバイス８００は、基板８０２を収容する。基板８０２は、プロセッサ８０４と少なくとも１つの通信チップ８０６とを含むがこれらに限定されない、多数のコンポーネントを含んでもよい。プロセッサ８０４は、物理的且つ電気的に基板８０２に連結される。幾つかの実装において、少なくとも１つの通信チップ８０６はまた、物理的且つ電気的に基板８０２に連結される。更なる複数の実装において、通信チップ８０６はプロセッサ８０４の一部である。
その複数の用途に応じて、コンピューティングデバイス８００は、物理的且つ電気的に基板８０２に連結されてもよく又は連結されなくてもよい、他の複数のコンポーネントを含んでもよい。これら他のコンポーネントは、これらに限定されないが、揮発性メモリ（例えばＤＲＡＭ）８０８、不揮発性メモリ（例えばＲＯＭ）８０９、フラッシュメモリ（不図示）、グラフィクスプロセッサ８１２、デジタルシグナルプロセッサ（不図示）、クリプトプロセッサ（不図示）、チップセット８１４、アンテナ８１６、タッチスクリーンディスプレイのようなディスプレイ８１８、タッチスクリーンコントローラ８２０、バッテリ８２２、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器８２４、グローバルポジショニングシステム（ＧＰＳ）デバイス８２６、コンパス８２８、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカ８３０、カメラ８３２、および、大容量記憶デバイス（ハードディスクドライブなど）８１０、コンパクトディスク（ＣＤ）（不図示）、デジタル多用途ディスク（ＤＶＤ）（不図示）等を含む。これらのコンポーネントは、システム基板８０２に接続され、システム基板に搭載され、又は、複数の他のコンポーネントのいずれかと組み合わされる。
通信チップ８０６は、コンピューティングデバイス８００への及びコンピューティングデバイス８００からのデータ送信用の無線および／または有線通信を可能にする。「無線」という用語およびその複数の派生語は、非固体の媒体を介して変調電磁放射を使用することによりデータを通信し得る、複数の回路、複数のデバイス、複数のシステム、複数の方法、複数の技術、複数の通信チャンネル等を説明するのに使用されてもよい。その用語は、幾つかの実施形態においてはそうでないかもしれないが、複数の関連付けられたデバイスが如何なる有線も含まないことを示唆しているのではない。通信チップ８０６は、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ ファミリー）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ ファミリー）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、Ｅｔｈｅｒｎｅｔ（登録商標）、それらの複数の派生だけでなく、３Ｇ、４Ｇ、５Ｇおよびそれ以上のものとして指定される任意の他の無線及び有線プロトコルを含むがこれらに限定されない、多数の無線又は有線の規格又はプロトコルのいずれかを実装してもよい。コンピューティングデバイス８００は、複数の通信チップ８０６を含んでもよい。例えば、第１通信チップ８０６は、Ｗｉ−Ｆｉ（登録商標）およびＢｌｕｅｔｏｏｔｈ（登録商標）などの複数の近距離無線通信に専用化されてもよく、第２通信チップ８０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ−ＤＯおよびその他などの複数の長距離無線通信に専用化されてもよい。
コンピューティングデバイス８００のプロセッサ８０４は、プロセッサ８０４内にパッケージングされる集積回路ダイを含む。本発明の幾つかの実装において、プロセッサの集積回路ダイ、複数のメモリデバイス、複数の通信デバイス、又は、複数の他のコンポーネントは、所望されるならば、スーパーポーザ又はコンポーネント基板を使用して一緒にパッケージングされる１又は複数のダイを含む。「プロセッサ」という用語は、複数のレジスタおよび／またはメモリからの電子データを処理して、その電子データを、複数のレジスタおよび／またはメモリに格納され得る他の電子データへと変換する任意のデバイスまたはデバイスの一部を指してもよい。
様々な実装において、コンピューティングデバイス８００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、ポータブル音楽プレーヤ、又は、デジタルビデオレコーダであってもよい。更なる複数の実装において、コンピューティングデバイス８００は、データを処理する任意の他の電子デバイスであってもよい。
複数の実施形態が、マザーボード、特定用途向け集積回路（ＡＳＩＣ）、および／または、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）を使用して相互接続された、１又は複数のメモリチップ、コントローラ、ＣＰＵ（中央処理装置）、マイクロチップ、又は、集積回路の一部として実装されてもよい。
「一実施形態」、「実施形態」、「例示的な実施形態」、「様々な実施形態」等への複数の言及は、そのように説明される本発明の実施形態が特定の複数の特徴、構造、または特性を含んでもよいが、全ての実施形態が、必ずしも特定の複数の特徴、構造、または特性を含むわけではないことを示している。更に、幾つかの実施形態は、他の複数の実施形態に対して説明された複数の特徴の幾つかを有してもよく、全てを有してもよく、又は、１つも有さなくてもよい。
以下の説明および特許請求の範囲において、「連結」という用語は、その複数の派生語と伴に、使用されてもよい。「連結」は、２つ又はそれより多くの要素が、互いに協同する又はインタラクションを行うけれども、それらの間に介在する物理的又は電気的な複数のコンポーネントを有してもよい又は有さなくてもよい、ということを示すのに使用される。
以下の説明および特許請求の範囲において、「チップ」および「ダイ」という複数の用語は、パッケージングに及びコンピューティングデバイスでの使用に適している、任意のタイプの小型電子デバイス、マイクロメカニカルデバイス、アナログデバイス、又は、ハイブリッドスモールデバイスを指すのに、同じ意味で使用される。
特許請求の範囲において使用されるように、別途指定されない限り、「第１の」、「第２の」、「第３の」等の複数の序数形容詞を使用して共通の要素を説明することは、同様の複数の要素の異なる複数の例が参照されることを単に示すだけであって、そのように説明された複数の要素が、時間的に、空間的に、順番に、又は任意の他のやり方のいずれかで、与えられた順序で存在すべきであることを示唆する意図ではない。
複数の図面および前述の説明は、複数の実施形態の複数の例を提供している。当業者であれば、説明される複数の要素の１又は複数が、単一の機能的要素へと組み合わされてもよいことを理解するだろう。代替的に、特定の要素が複数の機能的要素へと分割されてもよい。１つの実施形態からの複数の要素は、他の実施形態に追加されてもよい。例えば、本明細書で説明される複数の処理の複数の順序は、変更されてもよく、本明細書で説明されるやり方に限定されない。更に、何れのフロー図の複数のアクションも、示される順序で実装されることを必要とせず、複数の機能の全てが必ずしも実行される必要がない。また、他の複数の機能に依存しないこれらの機能は、他の複数の機能と並行して実行されてもよい。複数の実施形態の範囲は、決して、これら特定の例によって限定されない。明細書において明示的に与えられたかどうかに拘らず、構造における複数の差異、寸法、及び、材料の使用などの様々な変形が可能である。複数の実施形態の範囲は、以下の特許請求の範囲によって与えられたものと、少なくとも同程度に広範である。
以下の複数の例は、更なる複数の実施形態に関する。異なる複数の実施形態の様々な特徴が、多様な異なる用途に適合すべく、包含された幾つかの特徴、及び、除外された他の複数の特徴と多様に組み合わされ得る。幾つかの実施形態は、半導体ダイ用のパッケージに関する。パッケージは、自身の前面の近くで能動回路を有し、前面の反対側に裏面を有する半導体ダイと、ダイの裏面の近くに存在するコンポーネント基板と、コンポーネント基板上に存在する複数の受動電気素子と、受動素子を能動回路に接続する導電性パスと、を備える。ダイは、前面と裏面との間にシリコン基板を有し、導電性パスは、裏面から能動回路へとダイを貫通するシリコン貫通ビアである。
更なる複数の実施形態において、コンポーネント基板は、ダイの裏面に接続される。 更なる複数の実施形態は、ダイの前面に接続されるパッケージ基板を含む。
更なる複数の実施形態において、コンポーネント基板は、ガラス、セラミックまたはシリコンの少なくとも１つから形成される。更なる複数の実施形態において、コンポーネント基板はシリコン基板を有し、複数の受動素子はシリコン基板と統合される。更なる複数の実施形態において、能動回路は無線周波数回路を含む。更なる複数の実施形態において、複数の受動素子は、複数のインダクタ、複数の変圧器、複数のキャパシタ、及び複数の抵抗器の少なくとも１つを有する。更なる複数の実施形態において、複数のキャパシタは複数の金属−絶縁体−金属キャパシタを有し、コンポーネント基板は絶縁体として機能する。更なる複数の実施形態において、複数のインダクタは、コンポーネント基板内に形成される複数の鉛直インダクタを含む。
幾つかの実施形態は、ダイの前面上に存在するビルドアップ層基板と、コンポーネント基板とビルドアップ層基板との間に存在するモールドコンパウンドと、モールドコンパウンドを貫通して受動素子をビルドアップ層基板に接続するモールド貫通ビアと、を含む。
更なる複数の実施形態において、半導体ダイは、モールドコンパウンドに埋め込まれる。更なる複数の実施形態は、第１半導体ダイの反対側におけるコンポーネント基板の側面上で、コンポーネント基板に接続される第２半導体ダイを含む。更なる複数の実施形態は、ダイの前面に接続されるパッケージ基板と、第２半導体ダイを第１半導体ダイから独立しているパッケージ基板に接続すべく、コンポーネント基板とパッケージ基板との間に存在するビアと、を含む。
更なる複数の実施形態において、コンポーネント基板は第１ダイの上方を横方向に延伸し、パッケージは、第１ダイを貫通して進むことなく電力をコンポーネント基板から第２ダイに伝送するビアを更に備える。
幾つかの実施形態は、コンポーネント基板上に複数の受動素子を形成する段階と、ダイの前面の複数の回路までダイの裏面を貫通する複数のビアを形成する段階と、複数の受動素子が複数のビアを通って複数の回路に接続されるようにコンポーネント基板をダイの裏面に取り付ける段階と、を含む方法に関する。
幾つかの実施形態は、ダイをモールドコンパウンドに埋め込む段階と、コンポーネント基板を取り付ける段階の前に、ダイの前面上にパッケージ基板を形成する段階と、を含む。幾つかの実施形態は、コンポーネント基板を取り付ける段階の前にダイの前面をパッケージ基板に取り付ける段階と、コンポーネント基板を取り付ける段階の後にダイの上方でパッケージ基板にカバーを取り付ける段階とを含む。
幾つかの実施形態は、ユーザインターフェースと、メモリと、パッケージング半導体ダイと、を備え、パッケージは、ダイの裏面の近くに存在するコンポーネント基板と、コンポーネント基板上に存在する複数の受動電気素子と、受動素子をダイの前面上に存在する能動回路に接続する導電性パスと、を有する、コンピューティングシステムに関する。幾つかの実施形態において、ダイは、前面と裏面との間にシリコン基板を含み、導電性パスは、裏面から能動回路へとダイを貫通するシリコン貫通ビアである。
更なる複数の実施形態は、プロセッサを含み、パッケージング半導体ダイは通信ダイであり、能動回路はアナログ無線周波数回路である。幾つかの実施形態において、パッケージング半導体ダイはシステムオンチップダイであり、コンピューティングシステムは、タッチスクリーンディスプレイを更に備え、ユーザインターフェースはタッチスクリーンディスプレイの中へと統合される。

Claims (20)

  1. 半導体ダイ用のパッケージであって、
    自身の前面の近くで能動回路を有し、前記前面の反対側に裏面を有する半導体ダイと、
    前記ダイの前記裏面の近くに存在するコンポーネント基板と、
    前記コンポーネント基板上に存在する電気的な複数の受動素子と、
    前記受動素子を前記能動回路に接続する導電性パスと
    を備え、
    前記ダイは、前記前面と前記裏面との間にシリコン基板を有し、前記導電性パスは、前記裏面から前記能動回路へと前記ダイを貫通するシリコン貫通ビアである、
    パッケージ。
  2. 前記コンポーネント基板は、前記ダイの前記裏面に接続される、
    請求項１に記載のパッケージ。
  3. 前記ダイの前記前面に接続されるパッケージ基板を更に備える、
    請求項１または２に記載のパッケージ。
  4. 前記コンポーネント基板は、ガラス、セラミックまたはシリコンの少なくとも１つから形成される、
    請求項１から３のいずれか一項に記載のパッケージ。
  5. 前記コンポーネント基板はシリコン基板を有し、前記複数の受動素子は前記シリコン基板と統合される、
    請求項１から３のいずれか一項に記載のパッケージ。
  6. 前記能動回路は無線周波数回路を有する、
    請求項１から５のいずれか一項に記載のパッケージ。
  7. 前記複数の受動素子は、複数のインダクタ、複数の変圧器、複数のキャパシタ、及び複数の抵抗器の少なくとも１つを有する、
    請求項１から６のいずれか一項に記載のパッケージ。
  8. 前記複数のキャパシタは複数の金属−絶縁体−金属キャパシタを有し、前記コンポーネント基板は絶縁体として機能する、
    請求項７に記載のパッケージ。
  9. 前記複数のインダクタは、前記コンポーネント基板内に形成される複数の鉛直インダクタを含む、
    請求項８に記載のパッケージ。
  10. 前記ダイの前記前面上に存在するビルドアップ層基板と、
    前記コンポーネント基板と前記ビルドアップ層基板との間に存在するモールドコンパウンド、及び、前記モールドコンパウンドを貫通して前記受動素子を前記ビルドアップ層基板に接続するモールド貫通ビアと
    を更に備える、請求項１に記載のパッケージ。
  11. 前記半導体ダイは前記モールドコンパウンドに埋め込まれる、
    請求項１０に記載のパッケージ。
  12. 前記半導体ダイの反対側における前記コンポーネント基板の側面上で、前記コンポーネント基板に接続される追加の半導体ダイを更に備える、
    請求項１から１１のいずれか一項に記載のパッケージ。
  13. 前記ダイの前記前面に接続されるパッケージ基板と、
    前記追加の半導体ダイを前記半導体ダイから独立している前記パッケージ基板に接続すべく、前記コンポーネント基板と前記パッケージ基板との間に存在するビアと
    を更に備える、請求項１２に記載のパッケージ。
  14. 前記コンポーネント基板は、前記ダイの上方を横方向に延伸し、前記パッケージは、前記ダイを貫通して進むことなく電力を前記コンポーネント基板から前記追加のダイに伝送するビアを更に備える、
    請求項１２に記載のパッケージ。
  15. コンポーネント基板上に複数の受動素子を形成する段階と、
    ダイの前面の複数の回路まで前記ダイの裏面を貫通する複数のビアを形成する段階と、
    前記複数の受動素子が前記複数のビアを通って前記複数の回路に接続されるように前記コンポーネント基板を前記ダイの前記裏面に取り付ける段階と
    を含む、方法。
  16. 前記ダイをモールドコンパウンドに埋め込む段階と、
    前記コンポーネント基板を取り付ける段階の前に、前記ダイの前記前面上にパッケージ基板を形成する段階と
    を更に含む、請求項１５に記載の方法。
  17. 前記コンポーネント基板を取り付ける段階の前に前記ダイの前記前面をパッケージ基板に取り付ける段階、及び、前記コンポーネント基板を取り付ける段階の後に前記ダイの上方で前記パッケージ基板にカバーを取り付ける段階を更に含む、
    請求項１５または１６に記載の方法。
  18. ユーザインターフェースと、
    メモリと、
    パッケージング半導体ダイと
    を備え、
    前記パッケージは、前記ダイの裏面の近くに存在するコンポーネント基板と、前記コンポーネント基板上に存在する電気的な複数の受動素子と、前記受動素子を前記ダイの前面上に存在する能動回路に接続する導電性パスと、を有し、
    前記ダイは、前記前面と前記裏面との間にシリコン基板を含み、前記導電性パスは、前記裏面から前記能動回路へと前記ダイを貫通するシリコン貫通ビアである、
    コンピューティングシステム。
  19. プロセッサを更に備え、
    前記パッケージング半導体ダイは通信ダイであり、前記能動回路はアナログ無線周波数回路である、
    請求項１８に記載のコンピューティングシステム。
  20. 前記パッケージング半導体ダイはシステムオンチップダイであり、前記コンピューティングシステムは、タッチスクリーンディスプレイを更に備え、前記ユーザインターフェースは前記タッチスクリーンディスプレイの中へと統合される、
    請求項１８に記載のコンピューティングシステム。
JP2016534570A 2013-09-27 2013-09-27 受動素子用のスーパーポーザ基板を備えるダイパッケージ Active JP6464435B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/062388 WO2015047330A1 (en) 2013-09-27 2013-09-27 Die package with superposer substrate for passive components

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2018188648A Division JP2019033273A (ja) 2018-10-03 2018-10-03 受動素子用のスーパーポーザ基板を備えるダイパッケージ、半導体パッケージングのための方法、及びコンピューティングシステム

Publications (2)

Publication Number Publication Date
JP2016528735A true JP2016528735A (ja) 2016-09-15
JP6464435B2 JP6464435B2 (ja) 2019-02-06

Family

ID=51869674

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016534570A Active JP6464435B2 (ja) 2013-09-27 2013-09-27 受動素子用のスーパーポーザ基板を備えるダイパッケージ

Country Status (9)

Country Link
US (1) US10615133B2 (ja)
EP (1) EP3050098B1 (ja)
JP (1) JP6464435B2 (ja)
KR (2) KR20160036666A (ja)
CN (1) CN104517953B (ja)
DE (1) DE202014104574U1 (ja)
GB (1) GB2520149B (ja)
TW (2) TWI671866B (ja)
WO (1) WO2015047330A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020536402A (ja) * 2018-05-29 2020-12-10 スリーディー グラス ソリューションズ，インク３Ｄ Ｇｌａｓｓ Ｓｏｌｕｔｉｏｎｓ，Ｉｎｃ 低挿入損失ｒｆ伝送線路
JP2021509767A (ja) * 2018-01-04 2021-04-01 スリーディー グラス ソリューションズ，インク３Ｄ Ｇｌａｓｓ Ｓｏｌｕｔｉｏｎｓ，Ｉｎｃ 高効率ｒｆ回路のためのインピーダンス整合伝導構造

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10665377B2 (en) 2014-05-05 2020-05-26 3D Glass Solutions, Inc. 2D and 3D inductors antenna and transformers fabricating photoactive substrates
US9613942B2 (en) * 2015-06-08 2017-04-04 Qualcomm Incorporated Interposer for a package-on-package structure
WO2016209200A1 (en) * 2015-06-22 2016-12-29 Intel Corporation On-chip through-body-via capacitors and techniques for forming same
US10269767B2 (en) 2015-07-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip packages with multi-fan-out scheme and methods of manufacturing the same
WO2017034589A1 (en) * 2015-08-27 2017-03-02 Intel Corporation Multi-die package
US9935076B1 (en) * 2015-09-30 2018-04-03 Apple Inc. Structure and method for fabricating a computing system with an integrated voltage regulator module
US9870929B2 (en) * 2015-10-14 2018-01-16 Taiwan Semiconductor Manufacturing Company Ltd. Package structure, fan-out package structure and method of the same
WO2017111790A1 (en) 2015-12-23 2017-06-29 Manusharow Mathew J Improving size and efficiency of dies
KR20200010598A (ko) 2016-02-25 2020-01-30 3디 글래스 솔루션즈 인코포레이티드 3d 커패시터 및 커패시터 어레이 제작용 광활성 기재
US11161773B2 (en) 2016-04-08 2021-11-02 3D Glass Solutions, Inc. Methods of fabricating photosensitive substrates suitable for optical coupler
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
TWI708361B (zh) * 2017-03-15 2020-10-21 聯華電子股份有限公司 半導體封裝結構及其形成方法
KR102524712B1 (ko) 2017-04-28 2023-04-25 3디 글래스 솔루션즈 인코포레이티드 Ｒｆ 서큘레이터
US20190006331A1 (en) * 2017-06-30 2019-01-03 Intel Corporation Electronics package devices with through-substrate-vias having pitches independent of substrate thickness
KR102386799B1 (ko) 2017-07-07 2022-04-18 3디 글래스 솔루션즈 인코포레이티드 패키지 광활성 유리 기판들에서 ｒｆ 시스템을 위한 2ｄ 및 3ｄ 집중 소자 디바이스들
US10447274B2 (en) * 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
TWI632644B (zh) * 2017-08-30 2018-08-11 絡達科技股份有限公司 積體電路結構
US11646288B2 (en) * 2017-09-29 2023-05-09 Intel Corporation Integrating and accessing passive components in wafer-level packages
US10854946B2 (en) 2017-12-15 2020-12-01 3D Glass Solutions, Inc. Coupled transmission line resonate RF filter
US10957626B2 (en) 2017-12-19 2021-03-23 Thermo Electron Scientific Instruments Llc Sensor device with carbon nanotube sensor positioned on first and second substrates
US10923408B2 (en) * 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
TWI704848B (zh) * 2018-03-09 2020-09-11 鈺橋半導體股份有限公司 具有嵌埋式元件及加強層之線路板、其製法及其面朝面半導體組體
US11315891B2 (en) 2018-03-23 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming semiconductor packages having a die with an encapsulant
US11735570B2 (en) * 2018-04-04 2023-08-22 Intel Corporation Fan out packaging pop mechanical attach method
US11076489B2 (en) 2018-04-10 2021-07-27 3D Glass Solutions, Inc. RF integrated power condition capacitor
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11894322B2 (en) 2018-05-29 2024-02-06 Analog Devices, Inc. Launch structures for radio frequency integrated device packages
US11424196B2 (en) 2018-06-01 2022-08-23 Analog Devices, Inc. Matching circuit for integrated circuit die
AU2019344542B2 (en) 2018-09-17 2022-02-24 3D Glass Solutions, Inc. High efficiency compact slotted antenna with a ground plane
US11417615B2 (en) 2018-11-27 2022-08-16 Analog Devices, Inc. Transition circuitry for integrated circuit die
US11721677B2 (en) * 2018-12-27 2023-08-08 Intel Corporation Microelectronic assemblies having an integrated capacitor
WO2020139951A1 (en) 2018-12-28 2020-07-02 3D Glass Solutions, Inc. Heterogenous integration for rf, microwave and mm wave systems in photoactive glass substrates
WO2020139955A1 (en) 2018-12-28 2020-07-02 3D Glass Solutions, Inc. Annular capacitor rf, microwave and mm wave systems
WO2020206323A1 (en) 2019-04-05 2020-10-08 3D Glass Solutions, Inc. Glass based empty substrate integrated waveguide devices
CA3136642C (en) 2019-04-18 2023-01-03 3D Glass Solutions, Inc. High efficiency die dicing and release
CN111952268A (zh) 2019-05-15 2020-11-17 西部数据技术公司 多模块集成内插器和由此形成的半导体器件
US11350537B2 (en) 2019-05-21 2022-05-31 Analog Devices, Inc. Electrical feedthrough assembly
US11004783B2 (en) 2019-05-29 2021-05-11 Microsoft Technology Licensing, Llc Integrated circuit chip design for symmetric power delivery
US11264358B2 (en) 2019-09-11 2022-03-01 Google Llc ASIC package with photonics and vertical power delivery
US11101211B2 (en) 2019-09-26 2021-08-24 International Business Machines Corporation Semiconductor device with backside inductor using through silicon vias
US10978419B1 (en) * 2019-10-14 2021-04-13 Nanya Technology Corporation Semiconductor package and manufacturing method thereof
KR20210079005A (ko) 2019-12-19 2021-06-29 삼성전자주식회사 반도체 패키지 및 그 제조방법
US11276668B2 (en) * 2020-02-12 2022-03-15 Google Llc Backside integrated voltage regulator for integrated circuits
CA3177603C (en) 2020-04-17 2024-01-09 3D Glass Solutions, Inc. Broadband induction
US11769768B2 (en) 2020-06-01 2023-09-26 Wolfspeed, Inc. Methods for pillar connection on frontside and passive device integration on backside of die
US11348884B1 (en) * 2020-11-13 2022-05-31 Taiwan Semiconductor Manufacturing Company Limited Organic interposer including a dual-layer inductor structure and methods of forming the same
CN115516587A (zh) * 2021-04-23 2022-12-23 京东方科技集团股份有限公司 集成有无源器件的基板及其制备方法
WO2022222133A1 (zh) * 2021-04-23 2022-10-27 京东方科技集团股份有限公司 集成有无源器件的基板及其制备方法
US20230050400A1 (en) * 2021-08-13 2023-02-16 Mediatek Inc. Semiconductor package with reduced connection length
US20230082743A1 (en) * 2021-09-13 2023-03-16 RF360 Europe GmbH Integrated passive devices
US11744021B2 (en) 2022-01-21 2023-08-29 Analog Devices, Inc. Electronic assembly

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349225A (ja) * 1999-03-30 2000-12-15 Ngk Spark Plug Co Ltd コンデンサ付属配線基板、配線基板、及びコンデンサ
JP2004273938A (ja) * 2003-03-11 2004-09-30 Fujitsu Ltd 積層型半導体装置
JP2004304159A (ja) * 2003-03-19 2004-10-28 Ngk Spark Plug Co Ltd 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
JP2005217225A (ja) * 2004-01-30 2005-08-11 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2010103475A (ja) * 2008-10-23 2010-05-06 Samsung Electro-Mechanics Co Ltd 半導体マルチチップパッケージ
WO2010101163A1 (ja) * 2009-03-04 2010-09-10 日本電気株式会社 機能素子内蔵基板及びそれを用いた電子デバイス
US20110068433A1 (en) * 2009-09-24 2011-03-24 Qualcomm Incorporated Forming radio frequency integrated circuits
JP2012015554A (ja) * 2011-10-17 2012-01-19 Renesas Electronics Corp 半導体装置の製造方法、および積層型半導体装置の製造方法
JP2012119688A (ja) * 2010-12-02 2012-06-21 Samsung Electronics Co Ltd 積層パッケージ構造物、パッケージオンパッケージ素子、およびパッケージオンパッケージ素子製造方法
JP2012204631A (ja) * 2011-03-25 2012-10-22 Fujitsu Semiconductor Ltd 半導体装置、半導体装置の製造方法及び電子装置
US20120280860A1 (en) * 2011-05-05 2012-11-08 Telesphor Kamgaing Chip packages including through-silicon via dice with vertically inegrated phased-array antennas and low-frequency and power delivery substrates
WO2013104712A1 (en) * 2012-01-10 2013-07-18 Intel Mobile Communications GmbH Semiconductor devices

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09219468A (ja) 1996-12-09 1997-08-19 Shinko Electric Ind Co Ltd 電子部品用基体
US6218729B1 (en) 1999-03-11 2001-04-17 Atmel Corporation Apparatus and method for an integrated circuit having high Q reactive components
US6711029B2 (en) * 2002-05-21 2004-03-23 Cts Corporation Low temperature co-fired ceramic with improved shrinkage control
JP4057921B2 (ja) 2003-01-07 2008-03-05 株式会社東芝 半導体装置およびそのアセンブリ方法
US20050094465A1 (en) * 2003-11-03 2005-05-05 Netlist Inc. Printed circuit board memory module with embedded passive components
US7307331B2 (en) * 2004-03-31 2007-12-11 Intel Corporation Integrated radio front-end module with embedded circuit elements
US20060071650A1 (en) 2004-09-30 2006-04-06 Narendra Siva G CPU power delivery system
US20070013080A1 (en) 2005-06-29 2007-01-18 Intel Corporation Voltage regulators and systems containing same
KR100723032B1 (ko) * 2005-10-19 2007-05-30 삼성전자주식회사 고효율 인덕터, 인덕터의 제조방법 및 인덕터를 이용한패키징 구조
US7390700B2 (en) 2006-04-07 2008-06-24 Texas Instruments Incorporated Packaged system of semiconductor chips having a semiconductor interposer
JP2008166373A (ja) 2006-12-27 2008-07-17 Nec Electronics Corp 半導体装置およびその製造方法
US8310051B2 (en) * 2008-05-27 2012-11-13 Mediatek Inc. Package-on-package with fan-out WLCSP
US7969009B2 (en) 2008-06-30 2011-06-28 Qualcomm Incorporated Through silicon via bridge interconnect
US8344503B2 (en) * 2008-11-25 2013-01-01 Freescale Semiconductor, Inc. 3-D circuits with integrated passive devices
JP2010278334A (ja) 2009-05-29 2010-12-09 Elpida Memory Inc 半導体装置
US20110050334A1 (en) 2009-09-02 2011-03-03 Qualcomm Incorporated Integrated Voltage Regulator with Embedded Passive Device(s)
KR101134635B1 (ko) 2009-10-12 2012-04-09 금호석유화학 주식회사 액정 표시 소자용 실란트 조성물
KR101139699B1 (ko) * 2010-04-26 2012-05-02 한국과학기술원 수동소자가 적층된 반도체 칩, 이를 포함하는 3차원 멀티 칩 및 이를 포함하는 3차원 멀티 칩 패키지
US8558392B2 (en) * 2010-05-14 2013-10-15 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure and mounting semiconductor die in recessed encapsulant
KR20110137059A (ko) * 2010-06-16 2011-12-22 주식회사 하이닉스반도체 적층 반도체 패키지
US9048112B2 (en) 2010-06-29 2015-06-02 Qualcomm Incorporated Integrated voltage regulator with embedded passive device(s) for a stacked IC
US9224647B2 (en) * 2010-09-24 2015-12-29 Stats Chippac, Ltd. Semiconductor device and method of forming TSV interposer with semiconductor die and build-up interconnect structure on opposing surfaces of the interposer
US8232173B2 (en) * 2010-11-01 2012-07-31 International Business Machines Corporation Structure and design structure for high-Q value inductor and method of manufacturing the same
US9177944B2 (en) * 2010-12-03 2015-11-03 Xilinx, Inc. Semiconductor device with stacked power converter
US8773866B2 (en) * 2010-12-10 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Radio-frequency packaging with reduced RF loss
EP2656385B1 (en) 2010-12-20 2021-05-26 Intel Corporation Integrated digital- and radio-frequency system-on-chip devices with integral passive devices in package substrates
JP5536707B2 (ja) 2011-04-04 2014-07-02 日本電信電話株式会社 半導体装置およびその製造方法
US8883561B2 (en) * 2011-04-30 2014-11-11 Stats Chippac, Ltd. Semiconductor device and method of embedding TSV semiconductor die within encapsulant with TMV for vertical interconnect in POP
US8759950B2 (en) 2011-05-05 2014-06-24 Intel Corporation Radio- and electromagnetic interference through-silicon vias for stacked-die packages, and methods of making same
US8901688B2 (en) * 2011-05-05 2014-12-02 Intel Corporation High performance glass-based 60 ghz / mm-wave phased array antennas and methods of making same
US8288209B1 (en) * 2011-06-03 2012-10-16 Stats Chippac, Ltd. Semiconductor device and method of using leadframe bodies to form openings through encapsulant for vertical interconnect of semiconductor die
KR20130023104A (ko) 2011-08-26 2013-03-07 한국전자통신연구원 밀리미터파용 레이더 패키지
KR101274460B1 (ko) 2011-11-22 2013-06-18 삼성전기주식회사 반도체 패키지 및 그 제조 방법
US9162867B2 (en) 2011-12-13 2015-10-20 Intel Corporation Through-silicon via resonators in chip packages and methods of assembling same
US9548251B2 (en) * 2012-01-12 2017-01-17 Broadcom Corporation Semiconductor interposer having a cavity for intra-interposer die
US20150262902A1 (en) * 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349225A (ja) * 1999-03-30 2000-12-15 Ngk Spark Plug Co Ltd コンデンサ付属配線基板、配線基板、及びコンデンサ
JP2004273938A (ja) * 2003-03-11 2004-09-30 Fujitsu Ltd 積層型半導体装置
JP2004304159A (ja) * 2003-03-19 2004-10-28 Ngk Spark Plug Co Ltd 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
JP2005217225A (ja) * 2004-01-30 2005-08-11 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2010103475A (ja) * 2008-10-23 2010-05-06 Samsung Electro-Mechanics Co Ltd 半導体マルチチップパッケージ
WO2010101163A1 (ja) * 2009-03-04 2010-09-10 日本電気株式会社 機能素子内蔵基板及びそれを用いた電子デバイス
US20110068433A1 (en) * 2009-09-24 2011-03-24 Qualcomm Incorporated Forming radio frequency integrated circuits
JP2012119688A (ja) * 2010-12-02 2012-06-21 Samsung Electronics Co Ltd 積層パッケージ構造物、パッケージオンパッケージ素子、およびパッケージオンパッケージ素子製造方法
JP2012204631A (ja) * 2011-03-25 2012-10-22 Fujitsu Semiconductor Ltd 半導体装置、半導体装置の製造方法及び電子装置
US20120280860A1 (en) * 2011-05-05 2012-11-08 Telesphor Kamgaing Chip packages including through-silicon via dice with vertically inegrated phased-array antennas and low-frequency and power delivery substrates
JP2012015554A (ja) * 2011-10-17 2012-01-19 Renesas Electronics Corp 半導体装置の製造方法、および積層型半導体装置の製造方法
WO2013104712A1 (en) * 2012-01-10 2013-07-18 Intel Mobile Communications GmbH Semiconductor devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021509767A (ja) * 2018-01-04 2021-04-01 スリーディー グラス ソリューションズ，インク３Ｄ Ｇｌａｓｓ Ｓｏｌｕｔｉｏｎｓ，Ｉｎｃ 高効率ｒｆ回路のためのインピーダンス整合伝導構造
JP7226832B2 (ja) 2018-01-04 2023-02-21 スリーディー グラス ソリューションズ，インク 高効率ｒｆ回路のためのインピーダンス整合伝導構造
JP2020536402A (ja) * 2018-05-29 2020-12-10 スリーディー グラス ソリューションズ，インク３Ｄ Ｇｌａｓｓ Ｓｏｌｕｔｉｏｎｓ，Ｉｎｃ 低挿入損失ｒｆ伝送線路

Also Published As

Publication number Publication date
TWI575675B (zh) 2017-03-21
TW201731041A (zh) 2017-09-01
GB2520149A (en) 2015-05-13
DE202014104574U1 (de) 2014-11-13
GB2520149B (en) 2018-05-16
EP3050098B1 (en) 2021-05-19
GB201416330D0 (en) 2014-10-29
EP3050098A1 (en) 2016-08-03
KR102052294B1 (ko) 2019-12-04
TW201519379A (zh) 2015-05-16
WO2015047330A1 (en) 2015-04-02
KR20180120814A (ko) 2018-11-06
CN104517953B (zh) 2018-12-18
EP3050098A4 (en) 2017-05-10
US20160181211A1 (en) 2016-06-23
TWI671866B (zh) 2019-09-11
US10615133B2 (en) 2020-04-07
CN104517953A (zh) 2015-04-15
JP6464435B2 (ja) 2019-02-06
KR20160036666A (ko) 2016-04-04

Similar Documents

Publication Publication Date Title
JP6464435B2 (ja) 受動素子用のスーパーポーザ基板を備えるダイパッケージ
US10522454B2 (en) Microelectronic package having a passive microelectronic device disposed within a package body
TWI642164B (zh) 電子設備、層疊晶粒封裝、計算裝置以及封裝製造方法
TWI673843B (zh) 具有後端被動元件的積體電路晶粒及相關方法
CN105742270B (zh) 堆叠集成电路封装中的集成无源组件
KR101812373B1 (ko) 임베디드 인터커넥트 브리지 패키지를 위한 직접 외부 인터커넥트
KR101815489B1 (ko) 스루 브리지 도전성 비아 신호 접속에 의한 임베딩된 멀티디바이스 브리지
US20170092594A1 (en) Low profile package with passive device
US20230112097A1 (en) Method for orienting solder balls on a bga device
US9159714B2 (en) Package on wide I/O silicon
TW202125758A (zh) 用於積體電路封裝之有機中介件
TWI585931B (zh) 用於多晶粒之封裝總成組態及相關技術
US9177831B2 (en) Die assembly on thin dielectric sheet
US20130313727A1 (en) Multi-stacked bbul package
KR20160113701A (ko) Tsv 접속된 이면 디커플링 기법
TWI721030B (zh) 混合式微電子基材、其製造方法及電子系統
JP2016536794A (ja) 基板上の集積受動デバイス（ｉｐｄ）
JP2019033273A (ja) 受動素子用のスーパーポーザ基板を備えるダイパッケージ、半導体パッケージングのための方法、及びコンピューティングシステム
US20230207525A1 (en) Ic die stacking with mixed hybrid and solder bonding
US20230082743A1 (en) Integrated passive devices

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170307

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170605

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180214

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180605

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181003

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20181015

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181211

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181217

R150 Certificate of patent or registration of utility model

Ref document number: 6464435

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250