TWI575675B - 具有用於被動組件的疊置式基體之晶粒封裝技術 - Google Patents

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TWI575675B
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泰勒斯弗 坎嘉因
維魯利Ｒ 拉歐
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英特爾公司
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Description

具有用於被動組件的疊置式基體之晶粒封裝技術 發明領域
本文揭示係有關於半導體封裝，及更明確言之，具有對被動電氣組件之連結的封裝。
發明背景
射頻(RF)系統及高速數位系統要求高Q(品質因數)被動組件，諸如電容器、電感器、及變壓器。此等組件係部分用以確保該晶片之類比RF及電源供應器電路針對多種RF功能中之任一者，諸如濾波、放大、解調、升頻轉換等及針對數位處理提供需要的準確度。用於小區式電話、電腦、及寬廣多種其它裝配有無線電之裝置，RF晶片係用以處理類比及基頻無線電信號。此等晶片經封裝用於保護且使其更容易安裝至一電路板。
由於製造於一矽半導體晶片中具有夠高Q之被動組件困難或昂貴，故被動組件經常與晶片分開製造，及透過外部連結而連結至該晶片。然後該等組件置於封裝體基體上的封裝體內部，或於某些情況下，置於封裝體外部。
依據本發明之一實施例，係特地提出一種用於一半導體晶粒之封裝體包含：一半導體晶粒具有接近該晶粒之一前側之主動電路且具有與該前側相對之一背側；接近該晶粒之該背側之一組件基體；於該組件基體上之複數個被動電氣組件；及一傳導路徑以連結一被動組件至該主動電路，其中該晶粒具有於該前側與該背側間之一矽基體，及其中該傳導路徑為從該背側貫穿該晶粒至該主動電路之一貫穿矽通孔。
100、101、200、400‧‧‧封裝體
102、103‧‧‧晶粒
104、105、404、414‧‧‧主動電路
106、306、406、506‧‧‧封裝體基體
107‧‧‧堆積層
108、208、308‧‧‧模製化合物
109‧‧‧晶粒路由層
110、111、210、310、410、510‧‧‧疊置式基體、組件基體
112、113、212、412、414‧‧‧被動組件
114、118‧‧‧背側
116、117、330、416、516‧‧‧貫穿矽通孔(TSV)
118‧‧‧互連區
119‧‧‧晶粒凸塊
120‧‧‧焊料接點
121、206‧‧‧RDL襯墊、通孔連結晶粒凸塊
123‧‧‧球柵陣列(BGA)、焊珠
125‧‧‧POP通孔、貫穿模具通孔
129‧‧‧POP襯墊
202、302、402、512‧‧‧底晶粒
212、312‧‧‧電感器
220‧‧‧連結
222、322、522‧‧‧頂晶粒
224、324‧‧‧電容器
226、230、232、326、526、530、532‧‧‧通孔
228‧‧‧第二微凸塊陣列
326、526‧‧‧貫穿本體通孔
332‧‧‧路徑
334‧‧‧貫穿模具通孔(TMV)
500‧‧‧覆晶封裝體
620‧‧‧變壓器
650、660、670‧‧‧層級
652、662、672‧‧‧線圈
654、664、674‧‧‧外金屬襯墊
656、666、676‧‧‧內金屬襯墊
690、692‧‧‧中心通孔
701-732、741-752‧‧‧處理方塊
800‧‧‧計算裝置
802‧‧‧板
804‧‧‧處理器
806‧‧‧通訊晶片
808‧‧‧依電性記憶體、DRAM
809‧‧‧非依電性記憶體、ROM
810‧‧‧大容量儲存裝置
812‧‧‧圖形處理器
814‧‧‧晶片組
816‧‧‧天線
818‧‧‧顯示器
820‧‧‧觸控螢幕控制器
822‧‧‧電池
824‧‧‧功率放大器
826‧‧‧全球定位系統(GPS)裝置
828‧‧‧羅盤
830‧‧‧揚聲器
832‧‧‧攝影機
於附圖之各幅圖式中，本發明之實施例係舉例說明而非限制性，附圖中類似的元件符號表示相似的元件。
圖1A為依據本發明之一實施例使用用於被動組件之一疊置件形成一封裝體之剖面側視圖。
圖1B為依據本發明之一實施例使用用於被動組件之一疊置件形成一替代封裝體之剖面側視圖。
圖2為依據本發明之一實施例使用二堆疊晶粒及用於被動組件之一疊置件形成一封裝體之剖面側視圖。
圖3為依據本發明之一實施例使用二堆疊晶粒及用於被動組件之一疊置件形成一替代封裝體之剖面側視圖。
圖4為依據本發明之一實施例使用二堆疊晶粒及用於被動組件之一疊置件形成另一種替代封裝體之剖面側視圖。
圖5為依據本發明之一實施例使用二堆疊晶粒及用於被動組件之一疊置件形成另一種替代封裝體之剖面側視 圖。
圖6為用於一封裝體於一透明基體內之被動組件之一等角視圖。
圖7A為依據本發明之一實施例形成一封裝體之一部分之處理流程圖。
圖7B為依據本發明之一實施例形成一封裝體之一部分之替代處理流程圖。
圖7C為依據本發明之一實施例形成一封裝體之一部分之另一替代處理流程圖。
圖7D為依據本發明之一實施例形成一封裝體之一部分之另一替代處理流程圖。
圖8為依據本發明之一實施例結合一封裝體與一之一計算裝置之方塊圖。
較佳實施例之詳細說明
隨著更多不同型別的電子、電氣、及RF系統被整合入較少數封裝體內，變成更難以將被動電氣組件安放接近一半導體晶片封裝體或其內部。具有整合式無線電、電力管理、及電壓調節的單晶片系統(SoC)裝置使用許多被動組件，尤其是電感器及變壓器。針對某些RF應用，電感器及變壓器係製作於高電阻率矽上，或該等電路經區分使得關鍵性RF被動組件係在該封裝體上。
在高電阻率矽上形成平面被動組件需要該晶粒總面積之相當大的部分。此點針對晶粒上無線電為昂貴。 此外，RF被動組件之效能隨著基體之電阻率的減低而降級。當一SoC晶粒係覆晶組裝時，被動組件緊密接近封裝體基體，其需要對於數位電路之連續的電力及接地平面及用於適當信號參考。隨著精細間距之組裝及嵌入式晶粒技術，降級變得愈來愈顯著。
針對電力管理電路，電感器之品質因數係比其交流電(AC)或直流電(DC)串聯電阻更無關緊要。為了減低DC串聯電阻，使用超厚導體，但此等在SoC晶片上不易容納。因此理由故，全部整合晶片上電壓調節器使用非在晶片上電感器被組裝或嵌入於該封裝體基體內。此等組件典型地係組裝於封裝體上作為離散式或嵌入式組件。
具有高效能被動組件之一疊置式基體可置於一晶粒諸如SoC晶粒或類比RF晶粒之該背側上或其附近。疊置於該晶粒上方之一分開基體可用於RF及電力輸送效能加強兩者。不似傳統插入件，其通常夾置於封裝體基體與該晶粒第一層級互連體間，此一基體可為一疊置件附接於或接近於該經組裝晶粒之該背側上方。該疊置式基體可使用貫穿矽通孔(TSV)、貫穿本體通孔(TBV)、貫穿模具通孔(TMV)、有線引線或此等連結型別之組合而電氣連結至該晶粒。
攜載被動組件之基體可從玻璃、高電阻率矽、陶瓷、或包括有機及無機之其它封裝體基體製成。該基體可承載及結合許多被動組件。不同基體材料具有不同性質，針對各個基體材料該等被動組件將有差異。取決於特定應 用，不同材料可經選擇以適合不同封裝應用，或提供被動組件之特定特性。針對玻璃基體，可使用垂直電感器及變壓器，其具有優異電氣性能及占用較少晶片面積。垂直組件可組合水平組件及分開放置組件。組件也可形成於連結該基體至該晶粒之通孔內。
圖1A為使用一疊置件以攜載被動組件於一晶粒上方之一實施例之剖面圖。具有電壓調節或射頻電路104或兩者之一晶粒例如SoC或RF晶粒102係組裝至一覆晶或嵌入式有機封裝體基體106上。如圖中例示，該晶粒係嵌置於模製化合物108內，及然後一封裝體或晶粒路由層係形成於該等主動電路104上方之該晶粒前側上。基體106、晶粒102、組件基體110、及模製化合物108組合連結及通孔以形成一封裝體100。該晶粒具有類比電路或數位電路或兩者。其可形成在多種不同型別之基體中之任一者上，諸如矽、砷化鎵、或陶瓷。
包括被動組件112諸如電感器、變壓器、電容器、及電阻器等之疊置式基體110係組裝於該SoC晶粒102之背側114上。含括於該疊置式基體內之該等被動組件係電氣連接至主SoC晶粒之電路。針對於矽基體上之一晶粒，該連結係使用貫穿矽通孔(TSV)116達成。針對其它型別之晶粒基體，該通孔將為貫穿晶粒背側之其它型別的基體材料。該等TSV可首先貫穿晶粒基體鑽孔做出預期連結，對齊電氣絕緣之抗遷移層，及然後以銅填補。
該疊置式基體可由如前述之多種不同材料製 成。玻璃基體無需抗遷移層可包括基於貫穿玻璃通孔及平面被動組件之兩種垂直組件。於一個實施例中，施高特(SCHOTT)AF32® eco薄玻璃係用於匹配該晶粒之矽具有3.2ppm/K之CTE。此種玻璃具有拋光表面，穩定至600℃且極其介電。容易藉能夠切割矽晶粒或晶圓之任何鋸子切割。於另一個實施例中，可使用可光界定玻璃諸如頂峰(APEX®)玻璃。此型陶瓷玻璃可透過半導體製程曝光及處理，獲得超細導體線與空間，以及超小及精細間距銅通孔。
另外，該疊置件可為有或無其本身的貫穿本體通訊之矽、玻璃、或以氧化鋁為基礎之整合式被動裝置(IPD)。可使用經氧化物黏合、減薄、或層轉移之一薄層的IPD基體。於3D堆疊體中該疊置式基體可附接至最頂晶粒背側，或於如圖2顯示之3D堆疊體中，其可組裝至一晶粒背側。
如圖顯示，該疊置件為針對被動組件112之一基體。該等被動組件可使用多種不同技術中之任一者形成於基體上或內。該表面之頂面及底面兩者可具有使用微影術印刷、沈積或形成的傳導路徑。該等表面路徑可用以連結貫穿該基體之垂直路徑以形成迴路。該等表面路徑也可呈電感迴路、電容器之指狀交叉線及其它組態形式。該等表面路徑也可用以轉置一垂直路徑之位置而對齊該晶粒之一連結墊、凸塊、或TSV或其它連結路徑。該基體也可由具有水平表面路徑之堆疊層製成以連結該堆疊體之不同層。經銅填補的垂直通孔可經組合或經製作圖樣以形成迴路、 電容器及其它特性件。
如圖所示，晶粒102前側具有一互連區118，諸如焊料凸塊或C4(經控制之塌陷晶片連結)連結區以電氣及實體連結至基體106。以RDL為例，該晶粒可直接形成於該晶粒之連結墊上方。
同理，該晶粒之背側114具有一連結區使用焊料接點120諸如微凸塊連結至疊置式基體110。該連結區係以在該晶粒之背側與該組件基體間之一底填補保護。此等連結將該基體之被動組件連回該晶粒之主動電路。
該等晶粒可具有通孔墊於二氧化矽層上方，該層經拋光齊平而形成與銅墊齊平的表面。該連結表面於拋光平坦後，也可以氮化物被覆。取決於特定型別之晶粒及其預期應用，如此然後接著一層氧化物塗層。
該晶粒中之TSV也可設計成貢獻一電感、電容、或電阻元件給至及自該等主動電路之路徑。取決於特定具現，可增加額外晶粒至圖1顯示之晶粒上方、下方、及旁側。
圖1B為使用一疊置件以攜載被動組件於一晶粒上方之一進一步細節實施例之剖面圖。晶粒103具有電壓調節或射頻電路105其係嵌入式有機封裝體基體堆積層109內。晶粒凸塊119諸如銅凸塊係形成於該晶粒之前側上。該晶粒路由層109係形成於該晶粒之前側上。其可直接鍍覆至晶粒凸塊上以連結至主動電路105。下方堆積層107提供扇出及路徑安排至一球柵陣列(BGA)123或任何其它封裝體附接系統。
一疊置式基體111係附接至該晶粒之背側115上的RDL墊121上方。該疊置件包括被動組件113，其係電連結至主SoC晶粒之電路。從疊置件穿過該晶粒之背側的貫穿矽通孔(TSV)117連結被動組件至主動電路。底部填補可用在該晶粒之背側與該組件基體間。
嵌入式晶粒封裝體101可以多種不同方式中之任一者形成。於一個實施例中，一基體形成有用於該晶粒之一腔穴。然後該晶粒含其銅晶粒凸塊附接至該基體。額外堆積層可形成及連結至既有堆積層或連結至晶粒凸塊。然後該空腔可以堆積層之相同材料填補。於另一個實施例中，該晶粒係嵌入模製化合物內，然後拋光脫離該晶粒之前側以暴露出接觸區。然後晶粒凸塊附接於適當位置以許可形成堆積層及連結至晶粒凸塊。
封裝體101可具有額外特性件以許可額外組件。於該例示實施例中，封裝體基體107包括POP通孔125以連結堆積層中之路由層至封裝體之BGA側之對側的POP墊129。POP通孔允許一或複數個額外晶粒或封裝體堆疊於該疊置式基體上方或旁側。
圖2為為具有多晶粒堆疊體之一封裝體200之剖面圖。組件疊置式基體210提供被動組件212給頂222及底202晶粒。組件基體210鄰近頂晶粒，減少電力傳遞應用之IR降，及針對RF應用之插入損耗。底晶粒202係嵌入一模製化合物208內，及該晶粒之前側係經由例如晶粒凸塊、焊料凸塊、或C4陣列而被附接至一封裝體呈現堆積層、基體、 或RDL 206的形式。該晶粒之背側係經由另一微凸塊、焊料凸塊、C4或其它連結220而被附接至疊置於晶粒上方之一組件基體210。此點係覆蓋於底部填料，然而特定連結及其保護可經改變以適合不同應用。
組件基體包括多種不同被動電氣組件視需要以提供高Q或絕緣裝置給頂及底晶粒。該等組件可包括RF變壓器、電感器212及電容器224，諸如金屬-絕緣體-金屬電容器等。該等組件係使用TSV 216耦接至底晶粒202之主動電路204。該等組件係使用組件基體210對側上的第二微凸塊陣列228耦接至頂晶粒222。
於該具體實施例中，頂晶粒具有一主動區，具有一連結區直接連結至該組件基體。頂晶粒經由延伸貫穿該組件基體之通孔226及延伸貫穿底晶粒至該封裝體基體之通孔230而連結至封裝體基體206。組件基體210也具有通孔232，該通孔延伸於頂晶粒與底晶粒間不含任何被動組件。此點允許組件基體用於兩項功能，一項用於供應被動組件，及另一項用於供應兩個晶粒間之直接連結。該組件基體也可具有於頂或底或兩者上的表面路徑以轉置該頂晶粒之一特定微凸塊至該等TSV中之特定一或多者。取決於特定型別之封裝體及二晶粒之本質，也可使用其它連結。
底晶粒覆蓋於一模製化合物208中以密封及絕緣該晶粒及其連結至基體。該組件基體及頂晶粒係暴露出，但連結區係以底部填料覆蓋。另外，二晶粒可覆蓋於相同或額外模製化合物內。一封裝體蓋也可或另可用以覆蓋晶 粒及組件基體。
圖2之組態可用作為系統級封裝(SIP)，其中頂晶粒含有RF電路，及底晶粒含有數位基頻電路。組件基體攜載用於頂晶粒之高Q被動組件及用於底晶粒之功率調節被動組件。該等晶粒可經由組件基體及經由封裝體基體連結在一起。取決於特定應用，也可使用其它複數個晶粒組態。
圖3顯示圖2之封裝體200的替代封裝體300。於至少一個方向，該組件基體係橫向延伸於底晶粒上方以許可該組件基體連結至該封裝體基體而不通過該晶粒。於該具體實施例中，該組件基體係於至少二方向延伸，延伸至附圖圖式中之左側及右側。但該基體也可或另可針對兩個以上之方向於該頁面內延伸及延伸出頁面。於本實施例中，一底晶粒302係焊接至一封裝體基體306。底晶粒係覆蓋於一模製化合物308內。一組件基體310係連結或焊接於底晶粒頂上，及頂晶粒322係連結或焊接於該組件基體之頂上。該組件基體攜載嵌入式或表面施用電感器312、電容器324及任何其它期望的連結至頂及底晶粒的被動組件，使用直接焊料凸塊連結至頂晶粒，及使用TSV連結至底晶粒。
如同於圖2之實施例中，可有連結從頂晶粒通過貫穿該疊置件之一通孔326而直接連結至底晶粒。此項連結可或可不包括任何被動組件。貫穿該疊置件之該通孔也可連結至一TSV 330至封裝體基體306或連結至底晶粒之主動電路。該疊置件也許可一路徑332至不包括該底晶粒之封裝體基體306。
如圖所示，疊置件310係比底晶粒302更寬。也比頂晶粒更寬，但非必要為此具現實施例。該疊置件於一或複數個方向延伸通過該底晶粒，但本剖面圖中只顯示二方向。該延伸允許直接垂直連結在該疊置件310與封裝體基體306間之路徑334。路徑顯示為貫穿模製化合物308之貫穿模具通孔(TMV)334。如同TSV，TMV可形成為具有電感、電容、電阻或組合疊置件上之被動組件之性質的其它期望特性。另外，針對其它封裝體型別，引線可用以連結疊置件至基體或封裝體之其它部件。
直接連結可首先連結至疊置件之一或複數個被動組件312、324。此點可用於RF及用於電源連結等。另外，連結可經由疊置件從基體連結至貫穿本體通孔326，該疊置件直接連結至頂晶粒322而不經由任何被動組件連結。經由疊置件的通孔許可疊置件也提供封裝體的重新分配及連結功能。藉使用疊置件為整合式被動裝置及轉置器，該封裝體可變得更加緊密、簡單、及較為價廉。
TMV之直接連結至疊置件，允許從封裝體基體直接發訊、電力輸送、及其它型別之連結至該頂晶粒。雖然此點特別可用以改良電力輸送而不會過熱頂晶粒，但也允許更短暫連結至外部組件，許可從頂晶粒通過封裝體基體連結至底晶粒。至於又一替代方案，封裝體300可製作成無頂晶粒。TMV連結至疊置件可用作為二次連結路徑至底晶粒用於電力輸送及其它目的。經由疊置件，藉將頂晶粒之微凸塊連結至底晶粒之TSV，也可做出兩晶粒間之直接 連結。
圖4為具有一底晶粒402之一型覆晶封裝體400之剖面圖。具有主動電路404之晶粒前端焊接至一基體406，其包括轉位器及重新分配層。一組件基體410疊置於該晶粒之背側及例如藉微凸塊428附接。疊置件410包括各種被動組件412、414，其藉TSV 416連結至該主動電路414。
覆晶封裝體400係類似圖1之嵌入式晶片封裝體100，在於其使用一疊置件以攜載用於晶粒的被動組件。可做出與圖1之實施例相同型別之連結。該晶粒可為SOC、RF晶粒、或數位基頻晶粒。該疊置件之嵌入式被可用於RF、電源供應、計時、及作為數位電路之參考源。於本實施例及其它實施例中，該疊置件可具有與如所示晶粒之相同表面積，或可具有更小的或更大的表面積，取決於該等被動組件係如何使用及連結。該疊置件可如圖3延伸用於引線、TMV或其它型別之連結至封裝體基體。該封裝體也可包括金屬、陶瓷、塑膠、或模製化合物之一封蓋(圖中未顯示)以保護晶粒及疊置件。
圖5為一堆疊晶粒覆晶封裝體500之剖面圖。於本實施例中，一底晶粒512係附接至一封裝體基體506。一組件基體510係疊置於該底晶粒上方且連結至晶粒，具有微凸塊貫穿底晶粒連結至TSV 516。一頂晶粒522係附接至組件基體上方，及如前文於其它實施例中之描述而予附接。貫穿組件基體之直接通孔532連結二晶粒彼此。貫穿組件基體及底晶粒的通孔526、530可用以連結頂晶粒至組件基體。 取決於晶粒及封裝體之本質，多種其它手段(圖中未顯示)也可用以連結頂晶粒至封裝體基體。
二晶粒堆疊至封裝體基體上，而組件基體介於二晶粒間。該組件基體攜載被動組件512、514、貫穿本體通孔526，也可包括基體上或內部的表面路徑以在二晶粒間作連結及連結至組件基體上的被動組件。取決於晶粒之期望用途，封裝體也可以多種不同方式覆蓋。
如封裝體實施例中顯示的組件基體允許簡單且價廉的連結至非在晶片上被動組件。此等組件具有比在一矽晶粒內部形成的組件更佳的電氣效能。形成於玻璃基體上之電感器例如具有於典型數位矽晶粒上具現的電感器之Q更高5倍至8倍之Q。將被動組件區分至一分開基體許可RF電路甚至於低電阻係數矽製造。非在晶片上被動組件許可高效能，而低電阻係數矽許可其它電路元件有效及價廉。
藉將該疊置件組裝於晶粒堆疊體，供給上晶粒的任何高電流無需通過下方晶粒。如此減低了下方晶粒的熱應力。也可用以減少電源供應線的阻抗及電容。所描述之組態也允許將被動組件置於極為接近使用其之晶粒。
於前述實施例中，該疊置件係置於該底晶粒之背側上。如此表示前側連結無需用於非在晶片上被動組件的連結。前側連結已經能夠極為緊密具有電力、資料、信號、及測試連結至封裝體基體或RDL。藉由移動外部被動組件之連結至該晶粒之背側，可使得更多連結面積，本例中第一層級互連體可供其它目的使用。
此外，例如圖3顯示，組件基體也可用於電力連結。從封裝體基體至組件基體之TMV可耦接至電力軌道。所接收的電力可由組件基體中之被動組件調理，及然後輸送給晶粒通過TSV進入該晶粒之背側。於組件基體上或內的水平面表面路徑可視需要轉置該連結從組件基體之投射部分至對齊一適當TSV。如此許可該晶粒之前側上之更多連結面積被用於其它用途。電力也可經由被動組件供給頂晶粒。
圖6為能夠使用多層介電質諸如玻璃或矽及傳導線諸如銅之一堆疊體形成於一組件基體中之一變壓器620之一實施例之透視圖。該等圖樣使使用貫穿該堆疊體各層之垂直通孔連結水平圓形圖樣形成。類似所示圖樣可用於形成在組件基體上或內的電感器、變壓器、電容器及其它被動組件。
變壓器620包括一第一電感器，其包括第一線圈652及第三線圈672。該第一線圈652係位在一疊置式基體諸如圖1之疊置式基體110的第一層級650。第一線圈652也括第一外金屬襯墊654及第一內金屬襯墊656。第一中心通孔690係接觸在第一層級650及在第一內金屬襯墊656之第一線圈652。第一電感器也包括在疊置式基體之第三層級670之第三線圈672。該第三線圈672包括接觸第一中心通孔690之第三內金屬襯墊676及第三外金屬襯墊674。
變壓器620包括一第二電感器其包括在該疊置式基體之第二層級660之第二線圈662。該第二層級660係介於 第一層級650與第三層級670間。該第二線圈662包括第二外金屬襯墊664及接觸第二中心通孔692之一第二內金屬襯墊666。
第一電感器始於第一外金屬襯墊654及終於第三外金屬襯墊674。該第二電感器始於第二外金屬襯墊664及終於第二內金屬襯墊666。此種變壓器620具有在該第一電感器與該第二電感器間之2：1變壓比。該變壓器620也可稱作為摺疊變壓器620，原因在於二線圈係彼此橫向摺疊。變壓器620也可稱作為三層二電感器摺疊變壓器620。
第一線圈652及第三線圈672可為電氣串接或並接。當第一線圈652及第三線圈672係串接時，電感為中央或第二電感器之電感的雙倍。當第一線圈652及第三線圈672係並接時，電感為中央或第二電感器之電感之半。不同的連結組態許可針對阻抗匹配及信號平衡所需的不同電感比。
圖7A為形成具有一套模晶粒103於一無核心基體107諸如圖1B所示之一封裝體101之一處理流程圖。於第一分支於701，形成一SoC晶粒其包括貫穿矽通孔。該通孔連結該晶粒之背側的晶粒凸塊121至前側電路。於702，該SoC晶粒係被套模以模製化合物109，及於703，貫穿模具通孔125係形成於該模製件內。
於704，堆積材料107係積層至套模上以形成扇出、重新分布、或連結圖樣，取決於如何使用該封裝體。於705，封裝體通孔鑽孔貫穿堆積層。如此許可各層及通孔 彼此連結。於706，軌跡及通孔經以傳導材料諸如銅鍍覆。此項處理程序於707重複以積層各個堆積層。於708，焊珠123係附接至底堆積層以形成連結至一系統板或封裝體將連結的其它裝置。
於第二分支於711，一疊置件111係與被動組件113製造於該疊置件之基體上或內。於712，然後該疊置件被製作凸塊使得其可經由該晶粒之背側上的襯墊連結至通孔。於709，該疊置件係組裝至套模晶粒之背側。於圖1B之實施例中，該疊置件只電氣連結至該晶粒之背側上的通孔襯墊。可有其它連結至其它通孔及其它晶粒，如圖3顯示。於710，完成封裝體。如此可包括添加底部填料於該組件基體與該晶粒之背側間。取決於特殊具現，如此也可包括使用模製化合物填補空腔，添加蓋、額外晶粒、或任何其它期望步驟。
圖7B為形成具有嵌入式晶粒於無核心基體上之一封裝體之處理流程圖。此種封裝體極其類似圖1B顯示者。本文描述之通用剖面圖可應用至多種不同型封裝體。於第一分支於721，一SoC或任何其它適當型別的晶粒可製作以TSV而連結至疊置件背側的主動電路。於702，該晶粒係置於無核心基體之基體空腔內。於723，POP通孔係形成於該封裝體基體以支承於721形成於第一晶粒上方或旁側的另一晶粒或封裝體。
於724，堆積材料積層於該無核心基體上方以直接連結至該晶粒之前側。堆積層係如圖7A形成，形成方式 係藉於724積層一新層，於725鑽孔貫穿該層，於725以傳導金屬鍍覆連結軌跡及通孔，及然後於727重複此等操作直到全部期望的路徑安排形成於積層堆積層為止。於728，一焊接球柵陣列或任何其它型別之連結系統包括陸柵陣列係附接至最末堆積層。
於731，該疊置式基體或被動組件基體係於一分開製程製造。如前述，如此可使用單一玻璃層或複數個玻璃層完成。被動組件可使用玻璃作為對抗銅線及通孔之介電質。多種不同形狀及材料中之任一者皆可使用，及組件基體可從更佳適合期望的特定被動組件之其它材料製成。於732，連結襯墊施用至組件基體以允許附接至形成於該晶粒之背側上的通孔襯墊。銅凸塊或焊料凸塊可用於此等目的，但取決於特定具現可使用多種不同型別之連接器。
於729，該晶粒及疊置件被調整為在一起及使用再流爐、壓力或多種不同型別中之任一者組裝。於730，完成封裝體。如此可包括晶粒與疊置件間之底部填料，也可包括蓋、模具及額外組件。
圖7C為形成具有一晶粒402及一疊置件410之一覆晶封裝體400諸如圖4者之一處理流程圖。於741，晶粒係使用TSV製造。如同此處實施例中之任一者，晶粒可為數位寬頻晶粒、數位信號處理晶粒、處理器或控制器晶粒、類比RF晶粒、SoC晶粒、或多種不同型別晶粒中之任一者。於742，形成一封裝體基體。此基體可為矽、FR-4(玻璃纖維加強環氧積層體)、模製化合物、或任何其它期望的封裝 體基體材料。於743，互連體形成於該封裝體，包括第二層級互連體。於744，晶粒組裝至封裝體上，及於745，底郭填料可施用於封裝體與基體間。
於751，疊置件410係形成有被動組件414於疊置式基體上或內。通孔及襯墊也形成以連結被動組件至晶粒。於752，襯墊經形成凸塊用以連結至該晶粒。於749，疊置件及晶粒經組裝，該晶粒係附接近該晶粒之背側及附接至任何其它通孔或路徑。於750，組件基體與該晶粒之背側間之間隙經底部填補，及完成封裝體。
圖7D為使用一組件基體形成如前述之且具有前述型別之一封裝體之通用處理流程圖。於710，被動組件係形成於介電基體材料，諸如玻璃或矽等。被動組件可類似圖6之被動組件，也可包括其它型別之電感器、變壓器、電容器、及電阻器等組件。基體可為單層，或可有或無額外水平表面連結而由夾置或積層在一起的多層形成。該組件基體也可具有貫穿基體的垂直通孔及路由路徑以從一處連結至另一處。
於712，一晶粒形成於矽或其它任何型別之基體上。該晶粒具有其上形成主動電路之一前側及包括晶粒基體，典型地但非必要為矽基體之背側。於714，通孔形成為貫穿該晶粒之背側至主動電路。
於716，晶粒接合至某型封裝體基體。針對嵌入式晶粒，該晶粒係嵌入於一模製化合物或類似材料，模製化合物從該晶粒之前側移開，重新分配層形成於該晶粒之 前側上方。用於覆晶封裝體，該晶粒之前側焊接至一封裝體基體。
於718，額外通孔可選擇性地貫穿封裝體形成以形成該組件基體與該封裝體基體間之連結。此等額外通孔可針對某型封裝體貫穿模製化合物形成，或引線後來可用於其它型別之封裝體。貫穿模具通孔許可從封裝體基體直接連結至組件基體而不通過晶粒。接著為經由一貫穿矽通孔而連結至該晶粒，連結至另一晶粒，或對組件基體中之一被動組件提供一接地平面。
於720，組件基體附接至該晶粒之背側，使得組件基體上的連接點對齊該晶粒之通孔。如此將該組件基體之被動組件連結至該晶粒之主動電路。於724，然後該晶粒及被動組件以多種不同方式之任一者完成而獲得任何期望型別的封裝體。於722，額外晶粒可選擇性地附接至第一晶粒相對的該組件基體。如此許可堆疊式晶粒組態。
圖8例示依據本發明之一個具現之一計算裝置800。該計算裝置800罩住一板802。該板802可包括複數個組件，包括但非僅限於處理器804及至少一個通訊晶片806。該處理器804係實體上及電氣耦接至該板802。於若干具現中，該至少一個通訊晶片806也實體上及電氣耦接至該板802。於進一步具現中，通訊晶片806為處理器804之一部分。
取決於其應用，計算裝置800可包括其它組件其可或可不實體上及電氣耦接至該板802。此等其它組件包 括，但非限制性，依電性記憶體(例如DRAM)808、非依電性記憶體(例如ROM)809、快閃記憶體(圖中未顯示)、圖形處理器812、數位信號處理器(圖中未顯示)、密碼處理器(圖中未顯示)、晶片組814、天線816、顯示器818諸如觸控螢幕顯示器、觸控螢幕控制器820、電池822、音訊編解碼器(圖中未顯示)、視訊編解碼器(圖中未顯示)、功率放大器824、全球定位系統(GPS)裝置826、羅盤828、加速度計(圖中未顯示)、陀螺儀(圖中未顯示)、揚聲器830、攝影機832、及大容量儲存裝置(諸如硬碟機)810、光碟(CD)(圖中未顯示)、數位影音碟(DVD)(圖中未顯示)等。此等組件可連結至系統板802，安裝至系統板上，或組合其它組件中之任一者。
通訊晶片806許可無線及/或有線通訊轉移資料至及自該計算裝置800。「無線」一詞及其衍生詞可用以描述經由使用經調諧之電磁輻射通過非固體媒體而通訊資料之電路、裝置、系統、方法、技術、通訊通道等。該術語並非暗示相聯結的裝置不含任何導線，但於某些實施例中可能不含。通訊晶片806可具現多種無線或有線標準或協定中之任一者，包括但非僅限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其乙太網路衍生物，以及任何其它無線及有線協定標示為3G、4G、5G及以上。計算裝置800可包括複數個通訊晶片806。舉例言之，第一通訊 晶片806可專用於短程無線通訊諸如Wi-Fi及藍牙，及第二通訊晶片806可專用於長程無線通訊諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
計算裝置800之處理器804包括封裝於處理器804內部之一積體電路。於本發明之若干具現中，處理器之積體電路、記憶體裝置、通訊裝置、或其它組件包括一或複數個晶粒，若有所需，使用一疊置式基體或組件基體封裝在一起。「處理器」一詞可指任何裝置或部分裝置其處理來自暫存器及/或記憶體之電子資料以將該電子資料變換成可儲存於暫存器及/或記憶體中之其它電子資料。
於各種具現中，該計算裝置800可為膝上型電腦、小筆電、筆記型電腦、超筆電、平板、個人數位助理器(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、列印器、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位視訊紀錄器。於進一步具現中，計算裝置800可為具有資料之任何其它電子裝置。
實施例可具現為一或複數個記憶體晶片之部件、控制器中央處理單元(CPU)、使用母板互連之微晶片或積體電路、特定應用積體電路(ASIC)、及/或可現場程式規劃閘陣列(FPGA)。
述及「一個實施例」、「一實施例」、「具體實施例」、「各種實施例」等指示如此描述之本發明之實施例可包括特定特性件、結構、或特性，但非必要每個實施例皆包括特定特性件、結構、或特性。又，若干實施例可具有 針對其它實施例描述之部分、全部、或無特性件。
於後文詳細說明部分及申請專利範圍中，可使用「耦合」一詞連同其衍生詞。「耦合」係用以指示二或複數個元件彼此協作或互動，但其間可或可不具有中介的實體或電氣組件。
於後文詳細說明部分及申請專利範圍中，「晶片」及「晶粒」等詞係互換用以指稱適合封裝及用於計算裝置之任何型別的微電子、微機電、類比、或混合型小型裝置。
除非另行載明否則如用於申請專利範圍各項，使用序數形容詞「第一」、「第二」、「第三」等以描述一共通元件，僅只用以指稱類似元件之不同情況，而非意圖暗示如此描述的元件須於排序上或以任何其它方式於時間上、空間上呈任何給定順序。
附圖及前文詳細說明部分提供實施例之範例。熟諳技藝人士將瞭解所描述之元件中之一或多者可明確地組合成單一功能元件。此外，某些元件可分裂成複數個功能元件。得自一個實施例之元件可加至另一個實施例。舉例言之，此處描述的製程順序可改變且不限於此處描述之方式。此外，任何流程圖之動作無需以所示順序具現；也無需執行全部動作。又，與其它動作無相依性之該等動作可與其它動作並列執行。實施例之範圍絕非受此等特定實施例所限。無論是否明確地給定於說明書中，無數變化諸如結構、維度、及材料之使用差異皆屬可能。實施例之範圍係至少如下列申請專利範圍各項給定般廣。
下列實例係有關於進一步實施例。不同實施例之各項特性件可有各種組合，有些特性件被包含及其它被排除以適合各種不同應用。若干實施例係有關於一種用於半導體晶粒之封裝體。該封裝體包括一半導體晶粒具有接近該晶粒之一前側之主動電路且具有與該前側相對之一背側；接近該晶粒之該背側之一組件基體；於該組件基體上之複數個被動電氣組件；及一傳導路徑以連結一被動組件至該主動電路，其中該晶粒具有於該前側與該背側間之一矽基體，及其中該傳導路徑為從該背側貫穿該晶粒至該主動電路之一貫穿矽通孔。
於進一步實施例中，該組件基體係連結至該晶粒之該背側。進一步實施例包括連結至該晶粒之該前側之一封裝體基體。
於進一步實施例中，該組件基體係由玻璃、陶瓷、或矽中之至少一者形成。於進一步實施例中，該組件基體包含一矽基體及其中該等被動組件係與該矽基體整合。於進一步實施例中，該主動電路包含一射頻電路。於進一步實施例中，該等被動組件包含電感器、變壓器、電容器、及電阻器中之至少一者。於進一步實施例中，該等電容器包含金屬-絕緣體-金屬電容器其中該組件基體用作為該絕緣體。於進一步實施例中，該等電感器包含形成於該組件基體中之垂直電感器。
若干實施例包括於該晶粒之該前側上之一堆積層基體；於該組件基體與該堆積層基體間之一模製化合 物；及貫穿該模製化合物之一貫穿模具通孔以連結一被動組件至該堆積層基體。
於進一步實施例中，該半導體晶粒係嵌置於該模製化合物內。進一步實施例包括連結至該組件基體在該組件基體與該第一半導體晶粒相對之一側上的一第二半導體晶粒。進一步實施例包括連結至該晶粒之該前側之一封裝體基體；在該組件基體與該封裝體基體間之一通孔以連結該第二半導體晶粒至該封裝體基體而與該第一半導體晶粒獨立無關。
於進一步實施例中，該組件基體橫向延伸於該第一晶粒上方，該封裝體進一步包含從該組件基體攜載電力至該第二晶粒而不通過該第一晶粒之一通孔。
若干實施例係有關於一種方法包括形成被動組件於一組件基體上；形成通孔貫穿一晶粒之一背側至該晶粒之該前側之電路；及附接該組件基體至該晶粒之該背側使得該等被動組件係經由該等通孔連結至該等電路。
若干實施例包括將該晶粒嵌入模製化合物內；及於附接一組件基體之前，形成一封裝體基體於該晶粒之該前側上。若干實施例包括於附接該組件基體之前附接該晶粒之一前側至一封裝體基體，及於附接該組件基體之後附接一封裝體蓋至該晶粒上方之該組件基體。
若干實施例係有關於一種計算系統其包括一使用者介面、一記憶體、及一已封裝的半導體晶粒，該封裝體包括接近該晶粒之該背側之一組件基體，在該組件基體 上之複數個被動電氣組件及一傳導路徑以連結一被動組件至該晶粒之一前側上之主動電路。於若干實施例中，該晶粒具有於該前側與該背側間之一矽基體，及該傳導路徑為從該背側貫穿該晶粒至該主動電路之一貫穿矽通孔。
進一步實施例包括一處理器及其中該經封裝之半導體晶粒為通訊晶粒及該主動電路為類比射頻電路。於若干實施例中，該經封裝之半導體晶粒為一單晶片系統晶粒，該計算系統進一步包含一觸控螢幕顯示器及其中該使用者介面係整合入該觸控螢幕顯示器內。
100‧‧‧封裝體
102‧‧‧晶粒
104‧‧‧主動電路
106‧‧‧封裝體基體
108‧‧‧模製化合物
110‧‧‧疊置式基體
112‧‧‧被動組件
114‧‧‧背側
116‧‧‧貫穿矽通孔(TSV)
118‧‧‧互連區
120‧‧‧焊料接點

Claims (20)

  1. 一種用於半導體晶粒之封裝體，其包含：一第一半導體晶粒，具有接近該第一半導體晶粒之一前側之主動電路且具有與該前側相對之一背側；接近該第一半導體晶粒之該背側之一組件基體；於該組件基體上之複數個被動組件；及用以連結一被動組件至該主動電路之一傳導路徑，其中該第一半導體晶粒具有於該前側與該背側間之一矽基體，及其中該傳導路徑為從該背側貫穿該第一半導體晶粒至該主動電路之一貫穿矽通孔。
  2. 如請求項1之封裝體，其中該組件基體係連結至該第一半導體晶粒之該背側。
  3. 如請求項1之封裝體，其進一步包含連結至該第一半導體晶粒之該前側之一封裝體基體。
  4. 如請求項1之封裝體，其中該組件基體係由玻璃、陶瓷、或矽中之至少一者形成。
  5. 如請求項1之封裝體，其中該組件基體包含一矽基體及其中該等被動組件係與該矽基體整合。
  6. 如請求項1之封裝體，其中該主動電路包含一射頻電路。
  7. 如請求項1之封裝體，其中該等被動組件包含電感器、變壓器、電容器、及電阻器中之至少一者。
  8. 如請求項7之封裝體，其中該等電容器包含金屬-絕緣體-金屬電容器及其中該組件基體用作為該絕緣體。
  9. 如請求項7之封裝體，其中該等電感器包含形成於該組件基體中之垂直電感器。
  10. 如請求項1之封裝體，其進一步包含：於該第一半導體晶粒之該前側上之一堆積層基體；於該組件基體與該堆積層基體間之一模製化合物；及貫穿該模製化合物以連結一被動組件至該堆積層基體之一貫穿模具通孔。
  11. 如請求項10之封裝體，其中該第一半導體晶粒係嵌置於該模製化合物內。
  12. 如請求項1之封裝體，其進一步包含在該組件基體與該第一半導體晶粒相對之一側上連結至該組件基體的一第二半導體晶粒。
  13. 如請求項12之封裝體，其進一步包含：連結至該第一半導體晶粒之該前側之一封裝體基體；在該組件基體與該封裝體基體間用以連結該第二半導體晶粒至該封裝體基體而與該第一半導體晶粒獨立無關之一通孔。
  14. 如請求項12之封裝體，其中該組件基體橫向延伸於該第一半導體晶粒上方，該封裝體進一步包含從該組件基體攜載電力至該第二半導體晶粒而不通過該第一半導體晶粒之一通孔。
  15. 一種方法，其包含： 形成被動組件於一組件基體上；形成通孔貫穿一晶粒之一背側至該晶粒之該前側之電路；及附接該組件基體至該晶粒之該背側使得該等被動組件係經由該等通孔連結至該等電路。
  16. 如請求項15之方法，其進一步包含：將該晶粒嵌置於模製化合物內；及於附接該組件基體之前，形成一封裝體基體於該晶粒之該前側上。
  17. 如請求項15之方法，其進一步包含於附接該組件基體之前附接該晶粒之一前側至一封裝體基體，及於附接該組件基體之後附接一封裝體蓋至該晶粒上方之該組件基體。
  18. 一種計算系統，其包含：一使用者介面；一記憶體；及一經封裝之半導體晶粒，該經封裝之半導體晶粒包括接近該晶粒之一背側的一組件基體，於該組件基體上之複數個被動組件，及用以連結一被動組件至該晶粒之一前側上之主動電路的一傳導路徑，其中該晶粒具有於該前側與該背側間之一矽基體，及其中該傳導路徑為從該背側貫穿該晶粒至該主動電路之一貫穿矽通孔。
  19. 如請求項18之計算系統，其進一步包含一處理器及其中該經封裝之半導體晶粒為通訊晶粒且該主動電路為類 比射頻電路。
  20. 如請求項18之計算系統，其中該經封裝之半導體晶粒為一單晶片系統晶粒，該計算系統進一步包含一觸控螢幕顯示器及其中該使用者介面係整合入該觸控螢幕顯示器內。
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