KR20080023996A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20080023996A
KR20080023996A KR1020060088231A KR20060088231A KR20080023996A KR 20080023996 A KR20080023996 A KR 20080023996A KR 1020060088231 A KR1020060088231 A KR 1020060088231A KR 20060088231 A KR20060088231 A KR 20060088231A KR 20080023996 A KR20080023996 A KR 20080023996A
Authority
KR
South Korea
Prior art keywords
semiconductor package
semiconductor chip
electromagnetic wave
base substrate
conductive particles
Prior art date
Application number
KR1020060088231A
Other languages
English (en)
Inventor
조철호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060088231A priority Critical patent/KR20080023996A/ko
Priority to US11/760,239 priority patent/US20080061406A1/en
Publication of KR20080023996A publication Critical patent/KR20080023996A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

전자파를 차폐하기 위한 전자파 차폐부를 포함하는 반도체 패키지가 개시되어 있다. 개시된 본 발명에 의한 반도체 패키지는 외부 접속 단자를 포함하는 베이스 기판, 베이스 기판의 상부면에 부착되고, 일면에 복수개의 범프들이 배열된 반도체 칩, 반도체 칩의 범프들과 외부 접속 단자를 전기적으로 연결시키는 도전성 와이어, 반도체 칩 및 도전성 와이어를 감싸 외부환경으로부터 보호하는 밀봉부 및 밀봉부를 감싸고, 내부에 전자파를 소멸시켜 전자파를 차폐하는 전기 전도성 입자들이 포함된 전자파 차폐부를 포함한다. 이와 같이 몰딩부의 외측 표면에 전기 전도성 입자들이 포함된 전자파 차폐부를 형성하면, 거의 완벽하게 전자파를 차폐할 수 있고, 전기 전도성 입자로 인한 도전성 와이어들 간에 쇼트를 완전히 방지할 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
도 1a는 본 발명에 의한 반도체 패키지의 다이 어테치 공정을 설명하기 위한 단면도이다.
도 1b는 본 발명에 의한 반도체 패키지의 와이어 본딩 공정을 설명하기 위한 단면도이다.
도 1c는 본 발명에 의한 반도체 패키지의 몰딩 공정을 설명하기 위한 단면도이다.
도 1d는 본 발명에 의한 전자파 차폐부를 포함한 반도체 패키지의 단면도이다.
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 반도체 칩에서 발생되는 전자파 및 외부로부터 유입되는 전자파를 소멸시켜 제품의 신뢰성을 향상시킨 반도체 패키지에 관한 것이다.
일반적인 반도체 소자는 순도 높은 실리콘으로 이루어진 실리콘 웨이퍼(silicon wafer)에 반도체 칩(semiconductor chip)을 제조하는 반도체 칩 제조 공정(semiconductor chip manufactruing process), 반도체 칩을 전기적으로 검사하는 다이 소팅 공정(die sorting process) 및 양품 반도체 칩을 패키징하는 패키징 공정(packaging process) 등을 통해 제조된다.
여기서, 양품 반도체 칩을 패키징하는 반도체 패키징 공정은 일반적으로, 베이스 기판의 상부면에 접착제를 개재하여 반도체 칩을 부착하는 다이 어테치(die attach) 공정, 반도체 칩의 상부면에 배열된 범프들과 베이스 기판의 상부면 가장자리에 배열된 본딩 패드들을 도전성 와이어로 연결시켜 반도체 칩과 베이스 기판을 전기적으로 연결시키는 와이어 본딩(wire bonding) 공정 및 베이스 기판의 상부면을 몰딩 수지로 덮어 반도체 칩 및 와이어를 외부 환경으로부터 보호하는 밀봉부를 형성하는 몰딩(molding)공정을 포함한다.
상술한 과정을 통해 완성된 반도체 패키지를 전자기기에 실장할 경우 반도체 패키지의 동작과정에서 불가피하게 전자파가 발생되며, 반도체 패키지에서 발생된 전자파는 전자기기에 실장된 인접한 다른 전자부품에 전자파 장해(Electromagnetic Interference; EMI)를 준다. 이로 인해 반도체 패키지가 실장된 전자기기에 전자파 잡음 또는 오동작 등과 같은 장해가 발생되어 제품의 신뢰성을 저하시킨다. 최근에 개발된 반도체 패키지, 즉 빠른 응답속도 및 고 용량을 갖는 반도체 패키지의 경우 전자파 방출로 인한 전자파 장해의 문제는 더욱 심각해지고 있다.
이를 개선하기 위해서 베이스 기판의 상부면을 감싸 반도체 칩 및 와이어를 외부 환경으로부터 보호하는 밀봉 수지, 예를 들어 에폭시 몰딩 컴파운드 수지에 전자파를 차폐시키기 위한 전기 전도성 입자(particle)를 포함시키는 방법이 일부 에서 적용되고 있다.
그러나, 반도체 칩 및 와이어를 직접 감싸는 몰딩 수지에 전기 전도성 입자가 많이 포함시킬 경우에 전기 전도성 입자로 인해 도전성 와이어들 간에 전기적 쇼트가 발생되어 제품의 불량이 발생될 수도 있다.
이를 방지하기 위해 종래에는 몰딩 수지에 넣을 수 있는 전기 전도성 입자의 양을 몰딩 수지의 1％ 내외로 제한하고 있으며 이에 따라 전자파 차폐 효과도 제한된다. 따라서, 전기 전도성 입자에 의해 소멸되지 못한 많은 양의 전자파가 여전히 반도체 패키지의 외부로 방출되거나 인접한 다른 부품에서 발생된 전자파가 반도체 패키지의 내부로 유입되어 반도체 패키지가 실장된 전자기기의 오동작을 유발시키는 문제점이 있다.
그리고, 상술한 바와 같이 몰딩 수지에 포함된 전기 전도성 입자의 양을 극히 제한한다고 할지라도 몰딩 수지에 포함된 전기 전도성 입자로 인해 도전성 와이어들 간에 전기적 쇼트가 발생될 수 있는 위험 요소를 여전히 안고 있다.
따라서, 본 발명은 이와 같은 종래 문제점을 감안한 것으로서, 본 발명의 목적은 몰딩 수지에 포함될 수 있는 전기 전도성 입자의 양을 제한하지 않고 반도체 칩에서 발생되는 거의 대부분의 전자파를 소멸시킬 수 있는 양만큼의 전기 전도성 입자를 몰딩 수지에 포함시켜 반도체 패키지가 실장되는 전자기기의 전자파 장해를 최소화하는 한편, 전기 전도성 입자로 인한 도전성 와이어들 간에 전기적 쇼트를 방지한 반도체 패키지를 제공한다.
이와 같은 본 발명의 하나의 목적을 구현하기 위한 반도체 패키지는 외부 접속 단자를 포함하는 베이스 기판, 베이스 기판의 상부면에 부착되고, 일면에 복수개의 범프들이 배열된 반도체 칩, 반도체 칩의 범프들과 외부 접속 단자를 전기적으로 연결시키는 도전성 와이어, 반도체 칩 및 도전성 와이어를 감싸 외부환경으로부터 보호하는 밀봉부 및 밀봉부를 감싸고, 내부에 전자파를 소멸시켜 전자파를 차폐하는 전기 전도성 입자들이 포함된 전자파 차폐부를 포함한다.
바람직하게, 전자파 차폐부는 전기 전도성 입자들이 포함된 에폭시 몰딩 컴파운드이거나, 전기 전도성 입자들이 포함된 필름, 또는, 전기 전도성 입자들이 포함된 도료이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명한다.
반도체 패키지
실시예 1
도 1a 내지 도 1d는 본 발명의 제 1실시예에 의한 반도체 패키지의 제조 과정을 도시한 단면도이다.
도 1d는 본 발명에 의한 전자파 차폐부를 포함한 반도체 패키지의 단면도이다.
도 1d을 참조하면, 본 발명에 의한 반도체 패키지(1)는 일면에 복수개의 본딩패드(12)들이 배열되고, 외부 접속 단자(20)를 구비한 베이스 기판(10), 상부면 에 범프(104)들이 배열되고 베이스 기판(10)의 상부면에 실장되는 반도체 칩(100), 베이스 기판(10)의 본딩패드(12)들과 반도체 칩(100)의 범프(104)들을 전기적으로 연결시키는 도전성 와이어(110), 반도체 칩(100)과 도전성 와이어(110)를 외부환경으로부터 보호하는 밀봉부(130) 및 밀봉부(130)의 외부를 감싸 반도체 칩(100)에서 발생되는 전자파 및 외부로부터 유입되는 전자파를 차폐하는 전자파 차폐부(140)를 포함한다.
베이스 기판(10)은 본딩패드(12)들, 회로배선(도시 안됨)들 및 볼 랜드(14)들이 인쇄된 인쇄회로기판으로, 본딩패드(12)들은 베이스 기판(10)의 상부면 중 반도체 칩(100)이 부착되는 영역의 외측에 형성되는데, 반도체 칩(100)의 범프(104)들이 배열된 방향으로 본딩패드(12)들이 배열된다. 그리고, 볼 랜드(14)들은 베이스 기판(10)의 하부면에 배열되며, 본딩패드(12)들과 볼 랜드(14)들은 회로배선들 및 비아홀(도시 안됨)에 의해 전기적으로 연결된다.
외부 접속 단자(20)들은 볼 랜드(14)에 접속된다. 바람직하게, 외부 접속 단자(20)는 소정 직경을 갖는 솔더볼이다.
도시되지는 않았지만, 베이스 기판으로 상술한 인쇄회로기판 대신 반도체 칩이 부착되는 다이패드 및 외부 접속 단자로 사용되는 리드들을 포함하는 리드 프레임을 사용하여도 무방하다.
도전성 와이어(110)는 반도체 칩(100)의 본딩패드(12)들과 베이스 기판(10)의 범프(104)들을 전기적으로 연결시키는 매개체로 사용된다. 여기서, 도전성 와이어(110)의 일측단부는 반도체 칩(100)의 상부면에 형성된 범프(104)에 연결되고, 도전성 와이어(110)의 타측단부는 베이스 기판(10)에 형성된 본딩패드(12)에 본딩된다.
밀봉부(130)는 반도체 칩(100) 및 도전성 와이어(110)를 포함한 베이스 기판(10)의 상부면을 몰딩 수지로 덮어 이들을 외부환경으로부터 보호한다. 몰딩 수지는 몰딩부(130)의 골격을 이루고 고온에서 수분을 흡수하지 않아 몰딩부(130)의 내구성 및 강도를 강화시키는 필러(filler) 및 반응물질을 포함하는 에폭시 몰딩 컴파운드이다. 바람직하게 필러는 실리카 입자이다.
전자파 차폐부(140)는 몰딩부(130)의 외측 표면에 형성되어 반도체 패키지(1)의 동작과정에서 반도체 칩(100)으로부터 방출되는 전자파 및 외부로부터 반도체 패키지(100)의 내부로 유입되는 전자파를 차단하여 전자파 장해를 방지한다.
여기서, 대량 생산을 위해 크기가 큰 베이스 기판 상에 복수개의 반도체 칩을 부착하고, 복수개의 반도체 칩이 부착된 베이스 기판의 상부면 전체에 몰딩부를 형성한 경우 베이스 기판을 잘라 반도체 패키지를 낱개로 분리하면, 전자파 차폐부(140)는 몰딩부(130)의 상부면에만 형성된다.
이와 다르게, 베이스 기판으로 리드 프레임을 사용하거나, 낱개로 반도체 패키지를 제작할 경우 도 1d에 도시된 바와 같이 몰딩부(130)의 외측표면 전체에 전자파 차폐부(140)를 형성할 수 있다.
일예로 전자파 차폐부(140)는 다량의 전기 전도성 입자(142)들이 포함된 몰딩 수지를 이용하여 형성한다. 바람직하게, 몰딩 수지는 전자파 차폐부(140)의 골격을 이루고 고온에서 수분을 흡수하지 않아 전자파 차폐부(140)의 내구성 및 강도 를 강화시키는 필러(filler), 반응물질 및 전자파를 열에너지로 바꾸거나 난반사를 일으켜 전자파를 소멸시키는 전기 전도성 입자(142)들을 포함한 에폭시 몰딩 컴파운드이다.
다른 예로, 전자파 차폐부(140)는 접착제의 내부에 열에 의해 접착제를 경화시키는 반응물질 및 전자파를 열에너지로 바꾸거나 난반사를 일으켜 전자파를 소멸시키는 전기 전도성 입자(142)가 다량 포함된 전자파 차폐 필름이다.
또 다른 예로, 전자파 차폐부(140)는 전기 전도성 입자(142)들이 다량 함유된 도료이다.
상술한 바와 같이 몰딩부(130)의 외측면을 감싸도록 몰딩부(130)의 표면에 다량의 전지 전도성 입자(142)들이 포함된 전자파 차폐부(140)를 형성할 경우 전자파를 소멸시키는 전기 전도성 입자(142)들과 도전성 와이어(110)들이 직접 접촉되지 않기 때문에 전기 전도성 입자(142)들로 인한 도전성 와이어(110)들 간의 쇼트를 완전히 방지할 수 있다.
또한, 몰딩부(130)의 외측 표면에 전자파 차폐부(140)를 형성하기 때문에 전자파 차폐부(140)에 전자파를 소멸시키는 전기 전도성 입자(142)들을 다량 포함시킬 수 있어 거의 완벽하게 전자파를 차폐할 수 있다.
반도체 패키지의 제조 방법
전자파 차폐부를 포함한 반도체 패키지의 제조 과정을 도 1a 내지 도 1d을 참조하여 설명하면 다음과 같다.
도 1a는 본 발명에 의한 반도체 패키지의 다이 어테치 공정을 설명하기 위한 단면도이다.
도 1a를 참조하면, 베이스 기판(10)의 상부면 중앙에 접착제(120)를 도포하고, 도포된 접착제(120)의 상부면에 반도체 칩(100)을 위치시켜 베이스 기판(10)의 상부면에 반도체 칩(100)을 부착한다.
도 1b는 본 발명에 의한 반도체 패키지의 와이어 본딩 공정을 설명하기 위한 단면도이다.
이후, 도 1b에 도시된 바와 같이 반도체 칩(100)의 상부면 가장자리에 배열된 범프(104)들 각각에 도전성 와이어(110)의 일측단부를 연결하고, 도전성 와이어(110)의 타측단부는 베이스 기판(10)의 상부면에 형성된 본딩패드(12)에 본딩하여 반도체 칩(100)과 베이스 기판(10)을 전기적으로 도통시킨다.
도 1c는 본 발명에 의한 반도체 패키지의 몰딩 공정을 설명하기 위한 단면도이다.
이어, 도 1c에 도시된 바와 같이 반도체 칩(100) 및 도전성 와이어(110)를 포함한 베이스 기판(10)의 상부면을 몰딩 수지로 덮어 이들을 외부환경으로부터 보호하는 몰딩부(130)를 형성한다.
도 1d는 본 발명에 의한 전자파 차폐부를 포함한 반도체 패키지의 단면도이다.
상술한 바와 같이 베이스 기판(10)의 상부면에 몰딩부(130)가 형성되면, 몰딩부(130)의 외측면을 전자파 차폐부(140)로 감싸 반도체 패키지(1)의 동작과정에 서 반도체 칩(100)으로부터 불가피하게 방출되는 전자파 및 외부로부터 반도체 패키지(1)의 내부로 유입되는 전자파를 차단하여 전자파 장해를 방지한다.
상술한 바와 같이 전자파 차폐부(140)를 몰딩 수지로 형성하는 경우 몰딩 금형(미도시) 중 하부 몰드다이(미도시) 위에 몰딩부(130)가 형성된 베이스 기판(10)을 위치시키고, 하부 몰드 다이의 상부면에 캐비티가 형성된 상부 몰드다이(미도시)를 덮는다. 이때, 베이스 기판(10) 상에 형성된 몰딩부(130)는 캐비티 내부에 위치한다.
이후, 하부 몰드다이에 배치된 히터를 가동시켜 전기 전도성 입자(142)들이 다량 포함된 고체 형태의 에폭시 몰딩 컴파운드를 액체상태로 녹이고, 소정의 압력으로 에폭시 몰디 컴파운드를 밀어 몰딩부가 위치한 캐비티로 주입하여 캐비티 내부를 에폭시 몰딩 컴파운드로 충진시킨다. 이어, 액제 상태의 에폭시 몰딩 컴파운드를 고온에서 일정시간 동안 경화시켜 도 1d에 도시된 바와 같이 밀봉부(130)의 외측면에 전자파 차폐부(140)를 형성한다. 여기서, 에폭시 몰딩 컴파운드를 이용하여 몰딩부(130)를 형성하고, 몰딩부(130)의 외측표면을 에폭시 몰딩 컴파운드로 감싸 전자파 차폐부(140)를 형성한 후에 몰딩부(130)를 형성하는 에폭시 몰딩 컴파운드와 전자파 차폐부(140)를 형성하는 에폭시 몰딩 컴파운드를 한꺼번에 경화시킨다. 그러면, 반도체 패키지(1)를 제조하는데 소요되는 시간을 절감할 수 있다.
전자파 차폐부(140)를 형성하기 전단계인 밀봉부(130)의 형성과정도 상술한 전자파 차폐부(140)를 형성하는 과정과 동일하다.
다른 실시예로, 전자파 차폐부(140)를 전자파 차폐 필름으로 형성할 경우 몰 딩부(130)의 외측 표면에 접착성을 갖는 전자파 차폐 필름을 부착시키고 전자파 차폐 필름에 고온의 열을 가하여 전자파 차폐 필름을 경화시킴으로써 전자파 차폐부(140)를 형성한다. 여기서, 전자파 차폐 필름을 경화시키는 공정은 몰딩부(130)를 경화시키는 공정과 함께 진행하여 공정시간을 단축시켜도 무방하다.
이를 좀더 상세히 설명하면, 몰딩 공정이 완료되어 몰딩 금형으로부터 분리된 몰딩부(130)의 에폭시 몰딩 컴파운드는 약 97％ 가량 경화되어 있어 고체상태에 가깝다. 약 97％가량 경화된 몰딩부(130)의 외측 표면에 전자파 차폐 필름을 부착하고, 몰딩부(130)와 전자파 차폐 필름에 고온의 열을 가하여 몰딩부 및 전자파 차폐 필름을 완전히 경화시킨다.
마지막으로, 전자파 차폐부(140)를 전기 전도성 입자(142)들이 포함된 도료를 이용하여 형성할 경우 몰딩부(130)의 외측 표면에 전기 전도성 입자(142)들이 포함한 도료를 균일한 두께로 분사하고, 도료를 고온의 열로 경화시켜 밀봉부(130)의 외측 표면에 전자파 차폐부(140)를 형성한다. 전기 전도성 입자(142)들이 포함한 도료를 경화시키는 공정도 몰딩부(130)를 경화시키는 공정과 함께 진행하여도 무방하다.
이와 같이 전자파 차폐 필름 및 도료를 이용하여 전자파 차폐부(140)를 형성할 경우 몰딩 수지를 이용하여 전자파 차폐부(140)를 형성할 때보다 제조 공정이 단순하고, 전자파 차폐부를 형성하는데 소요되는 시간도 훨씬 줄어드는 이점이 있다.
상술한 바와 같이 몰딩부(130)의 외측 표면을 감싸는 전자파 차폐부(140)가 형성되면, 도 1d에 도시된 바와 같이 베이스 기판(10)의 하부면에 형성된 볼 랜드(14)에 외부 접속 단자(20)로 사용되는 솔더볼을 접속시켜 반도체 패키지(1)를 형성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서 상세하게 설명한 바와 같이 몰딩부의 외측 표면에 몰딩를 감싸는 전자파 차폐부를 형성할 경우 전자파 차폐부에 많은 양의 전기 전도성 입자를 포함시켜 거의 완벽하게 전자파를 차폐할 수 있어 제품의 신뢰성을 향상시킬 수 있다.
또한, 몰딩부의 외측 표면에 다량의 전지 전도성 입자들이 포함된 전자파 차폐부를 형성할 경우 전자파를 소멸시키는 전기 전도성 입자와 도전성 와이어들이 직접 접촉되지 않기 때문에 전기 전도성 입자로 인한 도전성 와이어들 간에 쇼트를 완전히 방지할 수 있으며, 반도체 패키지의 기계적 강도를 향상시킬 수 있다.

Claims (4)

  1. 외부 접속 단자를 포함하는 베이스 기판;
    상기 베이스 기판의 상부면에 부착되고, 일면에 복수개의 범프들이 배열된 반도체 칩;
    상기 반도체 칩의 범프들과 상기 외부 접속 단자를 전기적으로 연결시키는 도전성 와이어;
    상기 반도체 칩 및 상기 도전성 와이어를 감싸 외부환경으로부터 보호하는 밀봉부; 및
    상기 밀봉부의 외측 표면을 감싸고, 내부에 전자파를 소멸시켜 상기 전자파를 차폐하는 전기 전도성 입자들이 포함된 전자파 차폐부를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 전자파 차폐부는 상기 전기 전도성 입자들이 포함된 에폭시 몰딩 컴파운드인 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 전자파 차폐부는 상기 전기 전도성 입자들이 포함된 필름인 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 전자파 차폐부는 상기 전기 전도성 입자들이 포함된 도료인 것을 특징으로 하는 반도체 패키지.
KR1020060088231A 2006-09-12 2006-09-12 반도체 패키지 KR20080023996A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060088231A KR20080023996A (ko) 2006-09-12 2006-09-12 반도체 패키지
US11/760,239 US20080061406A1 (en) 2006-09-12 2007-06-08 Semiconductor package having electromagnetic shielding part

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060088231A KR20080023996A (ko) 2006-09-12 2006-09-12 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20080023996A true KR20080023996A (ko) 2008-03-17

Family

ID=39168717

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060088231A KR20080023996A (ko) 2006-09-12 2006-09-12 반도체 패키지

Country Status (2)

Country Link
US (1) US20080061406A1 (ko)
KR (1) KR20080023996A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011028042A2 (ko) * 2009-09-03 2011-03-10 Park Young-Woong 텅스텐을 함유하는 봉지재 및 일체형 패키지
KR101046254B1 (ko) * 2010-02-05 2011-07-04 앰코 테크놀로지 코리아 주식회사 전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법
US8587096B2 (en) 2010-10-07 2013-11-19 Samsung Electronics Co., Ltd. Semiconductor device including shielding layer and fabrication method thereof
KR101440344B1 (ko) * 2012-09-20 2014-09-15 앰코 테크놀로지 코리아 주식회사 지문 인식용 반도체 장치 및 그 제조 방법
US8872319B2 (en) 2010-12-02 2014-10-28 Samsung Electronics Co., Ltd. Stacked package structure including insulating layer between two stacked packages

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103367331B (zh) * 2012-03-27 2016-12-14 南亚科技股份有限公司 封装结构
WO2016033794A1 (zh) * 2014-09-05 2016-03-10 中国科学院微电子研究所 一种封装方法及电子系统产品
US9685413B1 (en) * 2016-04-01 2017-06-20 Intel Corporation Semiconductor package having an EMI shielding layer
US9836095B1 (en) * 2016-09-30 2017-12-05 Intel Corporation Microelectronic device package electromagnetic shield
US10679929B2 (en) * 2017-07-28 2020-06-09 Advanced Semiconductor Engineering Korea, Inc. Semiconductor package device and method of manufacturing the same
CN107680912A (zh) * 2017-10-13 2018-02-09 中芯长电半导体（江阴）有限公司 Emi防护的芯片封装结构及封装方法
US10896880B2 (en) 2018-11-28 2021-01-19 Shiann-Tsong Tsai Semiconductor package with in-package compartmental shielding and fabrication method thereof
JP6802314B2 (ja) * 2018-11-28 2020-12-16 宗哲 蔡 半導体パッケージ及びその製造方法
US10923435B2 (en) 2018-11-28 2021-02-16 Shiann-Tsong Tsai Semiconductor package with in-package compartmental shielding and improved heat-dissipation performance
US11211340B2 (en) 2018-11-28 2021-12-28 Shiann-Tsong Tsai Semiconductor package with in-package compartmental shielding and active electro-magnetic compatibility shielding
TWI744572B (zh) 2018-11-28 2021-11-01 蔡憲聰 具有封裝內隔室屏蔽的半導體封裝及其製作方法
US20200219825A1 (en) * 2020-03-19 2020-07-09 Intel Corporation Memory device package with noise shielding

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5047260A (en) * 1987-02-06 1991-09-10 Key-Tech, Inc. Method for producing a shielded plastic enclosure to house electronic equipment
US5459368A (en) * 1993-08-06 1995-10-17 Matsushita Electric Industrial Co., Ltd. Surface acoustic wave device mounted module
US6350951B1 (en) * 1997-12-29 2002-02-26 Intel Corporation Electric shielding of on-board devices
US6376923B1 (en) * 1999-06-08 2002-04-23 Shin-Etsu Chemical Co., Ltd. Flip-chip type semiconductor device sealing material and flip-chip type semiconductor device
US20040217472A1 (en) * 2001-02-16 2004-11-04 Integral Technologies, Inc. Low cost chip carrier with integrated antenna, heat sink, or EMI shielding functions manufactured from conductive loaded resin-based materials
JP3916889B2 (ja) * 2001-06-08 2007-05-23 ソニー株式会社 半導体封止用樹脂組成物およびそれを用いた半導体装置
JP3865601B2 (ja) * 2001-06-12 2007-01-10 日東電工株式会社 電磁波抑制体シート
JP3645197B2 (ja) * 2001-06-12 2005-05-11 日東電工株式会社 半導体装置およびそれに用いる半導体封止用エポキシ樹脂組成物
DE10136743B4 (de) * 2001-07-27 2013-02-14 Epcos Ag Verfahren zur hermetischen Verkapselung eines Bauelementes
JP4357817B2 (ja) * 2002-09-12 2009-11-04 パナソニック株式会社 回路部品内蔵モジュール
DE10332009B4 (de) * 2003-07-14 2008-01-31 Infineon Technologies Ag Halbleiterbauelement mit elektromagnetischer Abschirmvorrichtung
US7709403B2 (en) * 2003-10-09 2010-05-04 Panasonic Corporation Silicon carbide-oxide layered structure, production method thereof, and semiconductor device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011028042A2 (ko) * 2009-09-03 2011-03-10 Park Young-Woong 텅스텐을 함유하는 봉지재 및 일체형 패키지
WO2011028042A3 (ko) * 2009-09-03 2011-07-14 Park Young-Woong 텅스텐을 함유하는 봉지재 및 일체형 패키지
KR101046254B1 (ko) * 2010-02-05 2011-07-04 앰코 테크놀로지 코리아 주식회사 전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법
US8587096B2 (en) 2010-10-07 2013-11-19 Samsung Electronics Co., Ltd. Semiconductor device including shielding layer and fabrication method thereof
US8872319B2 (en) 2010-12-02 2014-10-28 Samsung Electronics Co., Ltd. Stacked package structure including insulating layer between two stacked packages
US9520387B2 (en) 2010-12-02 2016-12-13 Samsung Electronics Co., Ltd. Stacked package structure and method of forming a package-on-package device including an electromagnetic shielding layer
KR101440344B1 (ko) * 2012-09-20 2014-09-15 앰코 테크놀로지 코리아 주식회사 지문 인식용 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US20080061406A1 (en) 2008-03-13

Similar Documents

Publication Publication Date Title
KR20080023996A (ko) 반도체 패키지
US10204848B2 (en) Semiconductor chip package having heat dissipating structure
US6956741B2 (en) Semiconductor package with heat sink
US5891753A (en) Method and apparatus for packaging flip chip bare die on printed circuit boards
US8241966B2 (en) Methods of making an electronic component package and semiconductor chip packages
US20070069371A1 (en) Cavity chip package
US8018072B1 (en) Semiconductor package having a heat spreader with an exposed exterion surface and a top mold gate
US20080017977A1 (en) Heat dissipating semiconductor package and heat dissipating structure thereof
US6894229B1 (en) Mechanically enhanced package and method of making same
US20060091517A1 (en) Stacked semiconductor multi-chip package
KR100825784B1 (ko) 휨 및 와이어 단선을 억제하는 반도체 패키지 및 그제조방법
KR101059629B1 (ko) 반도체 패키지 제조방법
KR101070814B1 (ko) 반도체패키지 및 그 제조방법
KR20110020548A (ko) 반도체 패키지 및 그의 제조방법
CN110875278A (zh) 半导体封装件
KR20100069007A (ko) 반도체 패키지 및 그 제조 방법
CN111384031B (zh) 封装元件及其制备方法
KR20150050189A (ko) 반도체 패키지
KR20200064869A (ko) 반도체 패키지 및 그것의 제조 방법
TWI729895B (zh) 半導體封裝
KR101086964B1 (ko) 반도체 패키지의 제조 방법
US7229857B2 (en) Method for producing a protection for chip edges and system for the protection of chip edges
KR100818090B1 (ko) 반도체 패키지
KR20100002875A (ko) 반도체 패키지
KR20090039407A (ko) 반도체 패키지 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
E801 Decision on dismissal of amendment
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20080326

Effective date: 20081013