TWI446842B - 承載件及無核心封裝基板之製法 - Google Patents

承載件及無核心封裝基板之製法 Download PDF

Info

Publication number
TWI446842B
TWI446842B TW101121815A TW101121815A TWI446842B TW I446842 B TWI446842 B TW I446842B TW 101121815 A TW101121815 A TW 101121815A TW 101121815 A TW101121815 A TW 101121815A TW I446842 B TWI446842 B TW I446842B
Authority
TW
Taiwan
Prior art keywords
layer
carrier
metal
plate
package substrate
Prior art date
Application number
TW101121815A
Other languages
English (en)
Other versions
TW201401950A (zh
Inventor
Tzyy Jang Tseng
Chung W Ho
Dyi Chung Hu
Huan Ling Lee
Sheng Yuah He
Original Assignee
Unimicron Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unimicron Technology Corp filed Critical Unimicron Technology Corp
Priority to TW101121815A priority Critical patent/TWI446842B/zh
Priority to US13/780,421 priority patent/US9485863B2/en
Publication of TW201401950A publication Critical patent/TW201401950A/zh
Application granted granted Critical
Publication of TWI446842B publication Critical patent/TWI446842B/zh

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

承載件及無核心封裝基板之製法
　　本發明係有關一種承載件及無核心封裝基板之製法，尤指一種可用以製造該無核心封裝基板之承載件與可利用該承載件之無核心封裝基板之製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。目前半導體封裝結構已開發出不同的封裝型態，例如：打線式或覆晶式，係於一封裝基板上設置半導體晶片，且該半導體晶片藉由導線或焊錫凸塊電性連接至該封裝基板上。為了滿足半導體封裝件高整合度（integration）及微型化（miniaturization）的封裝需求，以供更多主、被動元件及線路載接，封裝基板亦逐漸由雙層電路板演變成多層電路板（multi-layer board），俾於有限的空間下運用層間連接技術（interlayer connection）以擴大封裝基板上可供利用的線路佈局面積，並能配合高線路密度之積體電路（integrated circuit）的使用需求，且降低封裝基板的厚度，而能達到封裝結構輕薄短小及提高電性功能之目的。
習知技術中，封裝基板係由一具有內層線路之核心板及對稱形成於其兩側之線路增層結構所構成。因使用核心板將導致整體結構厚度增加，故難以滿足電子產品功能不斷提昇而體積卻不斷縮小的需求。
因此，遂發展出無核心（coreless）之封裝基板，其縮短導線長度及降低整體結構厚度，以符合高頻化、微小化的趨勢。
　　如第1A至1G圖所示者，係習知之無核心封裝基板及其製法之剖視圖。
　　如第1A圖所示，於一承載板10之兩表面上均形成面積小於該承載板10之剝離層11；接著，於該承載板10上未形成該剝離層11之表面上形成黏著層12，以令該黏著層12環繞該剝離層11四周；之後，再於該剝離層11與黏著層12上形成金屬層13。
　　或者，如第1A’圖所示，係第1A圖之另一實施態樣，於一承載板10之兩表面上均形成黏著層12；接著，於各該黏著層12上全面貼設有面積小於該承載板10且四周為該黏著層12環繞之剝離層11；之後，於該剝離層11與黏著層12上形成金屬層13。以下將僅以第1A圖做為例示說明。
　　如第1B圖所示，於一該金屬層13上形成基礎線路14，並於該金屬層13上形成電性連接該基礎線路14的增層結構15，其中，該基礎線路14係具有複數第一電性接觸墊141，該增層結構15之表面係具有複數第二電性接觸墊151。
　　如第1C圖所示，沿該承載板10的邊緣進行裁切，且裁切邊16通過該剝離層11，即切除具有該黏著層12的邊緣。
　　如第1D圖所示，由於該黏著層12已被移除，因此可沿該金屬層13與剝離層11之間的界面進行剝離製程，以移除該承載板10、二該剝離層11與另一金屬層13。
　　如第1E圖所示，移除該金屬層13。
　　如第1F圖所示，於該增層結構15之底面與基礎線路14上形成絕緣保護層17，且該絕緣保護層17具有對應外露各該第一電性接觸墊141的絕緣保護層開孔170。
　　如第1G圖所示，於各該第一電性接觸墊141與第二電性接觸墊151上分別形成焊球18a與焊料凸塊18b，至此即完成習知之無核心封裝基板。
　　惟，習知無核心封裝基板之製作流程係於增層完畢後進行邊緣切割，然後才將承載板移除，此時封裝基板內已累積大量應力，造成板彎翹比例過高，嚴重影響整體良率；此外，習知技術之承載板於製程中必須將邊緣裁切，故該承載板無法於同一製程中重複使用，使用一次即成為事業廢棄物，而造成資源浪費。
　　因此，如何克服上述習知技術中之良率較低與成本較高之問題，實已成目前亟欲解決的課題。
　　鑑於上述習知技術之種種缺失，本發明揭露一種無核心封裝基板之製法，係包括：於一承載件上形成內增層線路板，其中，該內增層線路板係為單層型式或多層型式；移除該承載件；以及對稱性地於該內增層線路板之頂表面與底表面上分別形成第一外增層結構與第二外增層結構，其中，該第一外增層結構與第二外增層結構係為單層型式或多層型式。
　　本發明復揭露一種承載件，係包括：承載板；形成於該承載板的至少一表面上之感壓膠層；以及形成於該感壓膠層上之金屬層。
　　本發明又揭露另一種承載件，係包括：金屬板；以及 形成於該金屬板的至少一表面上之金屬層，其中，該金屬層與金屬板間的結合力共分為兩種，中間區域的結合力遠小於外圍區域的結合力。
　　由上可知，本發明係先在承載件上進行部分之增層，而不會累積過大的應力，並在與承載件分離後對稱地於相對兩側再製作增層結構，此對稱之增層結構所產生的應力會相互抵銷。因此最終封裝基板具有較小之應力，不易造成板彎翹之情形，而有利於整體良率的上升。此外，本發明之承載板無須經過裁切，故可重複使用，而能有效節省整體成本、減少事業廢棄物且避免資源浪費。
　　以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
　　須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「頂」、「底」、「上」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
　　第2A至2H圖所示者，係為本發明之承載件與無核心封裝基板之製法的剖視圖，其中，第2A’與2A”圖係第2A圖之其他實施態樣。
　　如第2A圖所示，提供一承載件20，其係包括：承載板200，其材質可以是例如雙順丁烯二酸醯亞胺/三氮阱（Bismaleimide triazine，簡稱BT）等的有機聚合材料，且該承載板200亦可為兩相對表面全面結合有介電材（例如為預浸材（prepreg））之銅箔基板（CCL）（未圖示），或者，形成該承載板200之材質為鋁、銅或不鏽鋼；剝離層201，係設於該承載板200的相對兩表面上，該剝離層201可為感壓膠（pressure sensitive adhesive，簡稱PSA）層，該感壓膠層之材質可為矽氧烷（siloxane）、矽樹脂（silicone）或壓克力；以及第一金屬層202，係設於各該剝離層201上，該第一金屬層202之厚度可選自1微米至36微米範圍，且該第一金屬層202之材質可為銅，又該剝離層201與承載板200間之結合力係大於該剝離層201與第一金屬層202間之結合力，且該剝離層201與第一金屬層202間僅有暫時性的結合力，而在稍後製程中易於以外力使其分離。
　　或者，如第2A’圖所示，提供一承載件20，其係包括：承載板200，其材質可以是例如雙順丁烯二酸醯亞胺/三氮阱（Bismaleimide triazine，簡稱BT）等的有機聚合材料，且該承載板200亦可為兩相對表面全面結合有介電材（例如為預浸材（prepreg））之銅箔基板（CCL）（未圖示）；第二金屬層203，係設於該承載板200的相對兩表面上，該第二金屬層203之厚度可選自5微米（μm）至40微米（μm）範圍，且該第二金屬層203之材質可為銅；剝離層201，係設於各該第二金屬層203上，該剝離層201可為有機材料如離型膜（release film）、金屬材料如鎳、或無機材料如氧化鎳，或者可運用其他技術來提供該剝離層201，如：Mitsui、Nippon-Denk、Furukawa、或Olin等公司所提供之銅箔結合剝離層等材料；以及第一金屬層202，係設於各該剝離層201上，該第一金屬層202之厚度可選自1微米至10微米範圍，且該第一金屬層202之材質可為銅。
　　或者，如第2A”圖所示，提供一承載件20，其係包括：金屬板200”，其材質可例如為不鏽鋼，該金屬板200”之厚度係0.2至0.3毫米，且由於現有封裝基板產業的製程設備至多僅能承載2公斤的物件，所以該金屬板200”之重量較佳係0.1至1.5公斤，又該金屬板200”之表面係較佳經過粗化；以及第一金屬層202，係電鍍形成於該金屬板200”之相對兩表面上，該第一金屬層202之厚度可選自1微米至50微米範圍，且該第一金屬層202之材質可為銅，又該第一金屬層202與金屬板200”間的結合力共分為兩種，中間區域A的結合力遠小於外圍區域B的結合力，即該第一金屬層202係主要藉其外圍區域B結合於金屬板200”，因此於製程最後僅需將該外圍區域B的第一金屬層202移除（例如磨除），即減少該第一金屬層202與金屬板200”間的結合力，而可順利移除該金屬板200”，於此時並保持該金屬板200”之完整性，而能重複使用該金屬板200”，並達成節省成本與促進環保之目的。以下將僅以第2A圖做為例示說明。
　　要注意的是，於本實施例中，該承載件20之剝離層201、第一金屬層202與第二金屬層203係對稱地形成，但不以此為限，即該承載件20之剝離層201、第一金屬層202與第二金屬層203亦可僅形成於該承載件20之其中一側。
　　如第2B圖所示，於該承載件20之一表面上形成基礎線路211。
　　如第2C圖所示，於該承載件20上形成電性連接該基礎線路211的內增層結構212，且該基礎線路211與內增層結構212係構成內增層線路板21，該內增層線路板21係如圖所示的多層型式，但亦可為單層型式；然而，該內增層線路板21亦可對稱地形成於該承載件20的兩表面上，惟此情況係本發明所屬技術領域之通常知識者依據本說明書而能瞭解者，故不在此加以贅述與圖示。
　　如第2D圖所示，移除該承載件20，此時，復可移除該剝離層201上之第一金屬層202，而該剝離層201之黏著能力並未消失，以供後續於該剝離層201上再次形成第一金屬層202，使得該承載件20可以重複使用，進而減低成本、減少事業廢棄物且避免資源浪費。
　　如第2E至2F圖所示，對稱性地於該內增層線路板21之頂表面與底表面上分別形成第一外增層結構22與第二外增層結構23，其中，該第一外增層結構22係包括第一子外增層結構221與第二子外增層結構222，該第二外增層結構23係包括第三子外增層結構231與第四子外增層結構232，且該第一外增層結構22之表面係具有複數第一電性接觸墊22a，該第二外增層結構23之表面係具有複數第二電性接觸墊23a，該第一外增層結構22與第二外增層結構23係如圖所示的多層型式，但亦可為單層型式。
　　如第2G圖所示，於該第二外增層結構23之表面上形成絕緣保護層24，該絕緣保護層24具有複數對應外露各該第二電性接觸墊23a的絕緣保護層開孔240。
　　如第2H圖所示，於各該第一電性接觸墊22a與第二電性接觸墊23a上分別形成焊料凸塊25b與焊球25a。
　　本發明復提供一種承載件20，係包括：承載板200；例如為感壓膠層的剝離層201，係形成於該承載板200的至少一表面上；以及第一金屬層202，係形成於該剝離層201上。
　　本發明復提供另一種承載件20，係包括：金屬板200”，該金屬板200”之材質可為不鏽鋼；以及第一金屬層202，係形成於該金屬板200”的至少一表面上，其中，該第一金屬層202與金屬板200”間的結合力共分為兩種，中間區域A的結合力遠小於外圍區域B的結合力。
　　於前所述之承載件20中，形成該第一金屬層202之材質係為電鍍銅。
要補充說明的是，本發明之無核心封裝基板之製法係可藉由本發明之承載件來達成，但亦可不藉由本發明之承載件來達成，換言之，本發明之無核心封裝基板之製法可不於本發明所揭示之承載件上形成內增層線路板，而改於其他承載件上形成內增層線路板，之後再移除該承載件，並對稱性地於該內增層線路板之頂表面與底表面上分別形成第一外增層結構與第二外增層結構；此外，本發明之承載件並不限應用於本發明所揭示之無核心封裝基板之製法，換言之，本發明之承載件亦可應用於其他無核心封裝基板之製法，或應用於具內埋電子元件(如：半導體晶片)之封裝基板之製作。
　　綜上所述，相較於習知技術，本發明係先在承載件上進行部分之增層，而不至於累積過大的應力，並在與承載件分離後對稱地於相對兩側再製作增層結構，此對稱之增層結構所產生的應力會相互抵銷。因此最終封裝基板具有較小之應力，不易有板彎翹之情形，而有利於整體良率的上升。此外，本發明之承載板無須經過裁切，故可重複使用，而能有效節省整體成本、減少事業廢棄物且避免資源浪費。
　　上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
10,200．．．承載板
11,201．．．剝離層
12．．．黏著層
13．．．金屬層
14,211．．．基礎線路
141,22a．．．第一電性接觸墊
15．．．增層結構
151,23a．．．第二電性接觸墊
16．．．裁切邊
17,24．．．絕緣保護層
18b,25b‧‧‧焊料凸塊
20‧‧‧承載件
200”‧‧‧金屬板
202‧‧‧第一金屬層
203‧‧‧第二金屬層
21‧‧‧內增層線路板
212‧‧‧內增層結構
22‧‧‧第一外增層結構
221‧‧‧第一子外增層結構
222‧‧‧第二子外增層結構
23‧‧‧第二外增層結構
231‧‧‧第三子外增層結構
232‧‧‧第四子外增層結構
A‧‧‧中間區域
B‧‧‧外圍區域
　　第1A至1G圖係習知之無核心封裝基板及其製法之剖視圖，其中，第1A’圖係第1A圖之另一實施態樣；以及
　　第2A至2H圖係本發明之承載件與無核心封裝基板之製法的剖視圖，其中，第2A’與2A”圖係第2A圖之其他實施態樣。
21‧‧‧內增層線路板
211‧‧‧基礎線路
212‧‧‧內增層結構
22‧‧‧第一外增層結構
22a‧‧‧第一電性接觸墊
221‧‧‧第一子外增層結構
222‧‧‧第二子外增層結構
23‧‧‧第二外增層結構
23a‧‧‧第二電性接觸墊
231‧‧‧第三子外增層結構
232‧‧‧第四子外增層結構

Claims (14)

  1. 一種無核心封裝基板之製法，係包括：於一承載件上形成內增層線路板，其中，該承載件係包括承載板或金屬板、以及分別形成於該承載板或金屬板之相對兩表面上之兩第一金屬層，該內增層線路板係為單層型式或多層型式；移除該承載件；以及對稱性地於該內增層線路板之頂表面與底表面上分別形成第一外增層結構與第二外增層結構，其中，該第一外增層結構與第二外增層結構係為單層型式或多層型式。
  2. 如申請專利範圍第1項所述之無核心封裝基板之製法，其中，於該承載件上形成內增層線路板之步驟係包括：於該承載件上形成基礎線路；以及於該承載件上形成電性連接該基礎線路的內增層結構，且該基礎線路與內增層結構係構成該內增層線路板。
  3. 如申請專利範圍第1項所述之無核心封裝基板之製法，其中，該第一外增層結構之表面係具有複數第一電性接觸墊。
  4. 如申請專利範圍第1項所述之無核心封裝基板之製法，其中，該第二外增層結構之表面係具有複數第二電性接觸墊。
  5. 如申請專利範圍第1項所述之無核心封裝基板之製法，其中，該承載件係包括該承載板、形成於該承載板之表面上的剝離層、及形成於該剝離層上的該第一金屬層，且該第一外增層結構係形成於該第一金屬層上，該剝離層係為感壓膠層。
  6. 如申請專利範圍第1項所述之無核心封裝基板之製法，其中，該承載件係包括該承載板及依序堆疊於其表面上的第二金屬層、剝離層與該第一金屬層，且該第一外增層結構係形成於該第一金屬層上。
  7. 如申請專利範圍第5或6項所述之無核心封裝基板之製法，其中，形成該第一金屬層或第二金屬層之材質係為銅。
  8. 如申請專利範圍第5項所述之無核心封裝基板之製法，其中，於移除該承載件之後，復移除該感壓膠層上之第一金屬層，而該感壓膠層之黏著能力並未消失，以供後續於該感壓膠層上再次形成該第一金屬層。
  9. 如申請專利範圍第1項所述之無核心封裝基板之製法，其中，該承載件係包括該金屬板及形成於該金屬板之表面上之第一金屬層，其中，該第一金屬層與金屬板間的結合力共分為兩種，該第一金屬層之中間區域與該金屬板之間的結合力遠小於該第一金屬層之外圍區域與該金屬板之間的結合力。
  10. 如申請專利範圍第9項所述之無核心封裝基板之製法，其中，移除該承載件係包括移除外圍區域的第一金 屬層，以減少該第一金屬層與金屬板間的結合力，並保持該金屬板之完整性。
  11. 一種承載件，係包括：承載板；分別形成於該承載板的相對兩表面上之兩感壓膠層；以及分別形成於該兩感壓膠層上之兩金屬層。
  12. 一種承載件，係包括：金屬板；以及分別形成於該金屬板之相對兩表面上之兩金屬層，其中，該兩金屬層與金屬板間的結合力共分為兩種，該兩金屬層之中間區域與該金屬板之間的結合力遠小於該兩金屬層之外圍區域與該金屬板之間的結合力。
  13. 如申請專利範圍第12項所述之承載件，其中，形成該金屬板之材質係為不鏽鋼。
  14. 如申請專利範圍第12項所述之承載件，其中，形成該金屬層之材質係為電鍍銅。
TW101121815A 2012-06-18 2012-06-18 承載件及無核心封裝基板之製法 TWI446842B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW101121815A TWI446842B (zh) 2012-06-18 2012-06-18 承載件及無核心封裝基板之製法
US13/780,421 US9485863B2 (en) 2012-06-18 2013-02-28 Carrier and method for fabricating coreless packaging substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101121815A TWI446842B (zh) 2012-06-18 2012-06-18 承載件及無核心封裝基板之製法

Publications (2)

Publication Number Publication Date
TW201401950A TW201401950A (zh) 2014-01-01
TWI446842B true TWI446842B (zh) 2014-07-21

Family

ID=49755712

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101121815A TWI446842B (zh) 2012-06-18 2012-06-18 承載件及無核心封裝基板之製法

Country Status (2)

Country Link
US (1) US9485863B2 (zh)
TW (1) TWI446842B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11682612B2 (en) 2021-04-21 2023-06-20 Unimicron Technology Corp. Package structure and manufacturing method thereof

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899239B2 (en) * 2015-11-06 2018-02-20 Apple Inc. Carrier ultra thin substrate
US20190287872A1 (en) * 2018-03-19 2019-09-19 Intel Corporation Multi-use package architecture
KR102582854B1 (ko) * 2018-07-05 2023-09-26 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5231751A (en) * 1991-10-29 1993-08-03 International Business Machines Corporation Process for thin film interconnect
JP5042495B2 (ja) 2005-12-26 2012-10-03 京セラＳｌｃテクノロジー株式会社 配線基板の製造方法
CN101409238A (zh) 2007-10-11 2009-04-15 全懋精密科技股份有限公司 无核层封装基板的制作方法
TWI354356B (en) 2008-04-11 2011-12-11 Unimicron Technology Corp Multilayer package substrate and method for fabric
JP4533449B2 (ja) 2008-10-16 2010-09-01 新光電気工業株式会社 配線基板の製造方法
KR20100043547A (ko) * 2008-10-20 2010-04-29 삼성전기주식회사 필드 비아 패드를 갖는 코어리스 기판 및 그 제조방법
JP5577074B2 (ja) * 2009-11-09 2014-08-20 日東電工株式会社 光学用粘着シート
JP5042297B2 (ja) 2009-12-10 2012-10-03 日東電工株式会社 半導体装置の製造方法
JP4546581B2 (ja) 2010-05-12 2010-09-15 新光電気工業株式会社 配線基板の製造方法
TWI413475B (zh) * 2011-03-09 2013-10-21 Subtron Technology Co Ltd 電氣結構製程及電氣結構

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11682612B2 (en) 2021-04-21 2023-06-20 Unimicron Technology Corp. Package structure and manufacturing method thereof

Also Published As

Publication number Publication date
US20130335928A1 (en) 2013-12-19
US9485863B2 (en) 2016-11-01
TW201401950A (zh) 2014-01-01

Similar Documents

Publication Publication Date Title
TWI555166B (zh) 層疊式封裝件及其製法
TWI476841B (zh) 半導體封裝件及其製法
TWI493671B (zh) 具有支撐體的封裝基板及其製法、具有支撐體的封裝結構及其製法
US8581421B2 (en) Semiconductor package manufacturing method and semiconductor package
TW200822830A (en) Circuit board structure and fabrication method thereof
TW201332071A (zh) 承載板、半導體封裝件及其製法
TWI594382B (zh) 電子封裝件及其製法
TW201304641A (zh) 封裝基板及其製法
US9236364B2 (en) Package carrier and manufacturing method thereof
TWI446842B (zh) 承載件及無核心封裝基板之製法
TWI485815B (zh) 半導體封裝件及其製法
TW201320276A (zh) 封裝基板及其製法
TWI487080B (zh) 無核心層之封裝基板及其製法
US20220375919A1 (en) Manufacturing method of package structure
CN103531483B (zh) 承载件及无核心封装基板的制法
TWI512924B (zh) 基板結構及其製作方法
TWI425887B (zh) 具有支撐體的封裝基板及其製法
US9084341B2 (en) Fabrication method of packaging substrate
TWI418006B (zh) 單層線路之封裝基板及其製法暨封裝結構
TWI446515B (zh) 無核心及嵌埋堆疊晶片之封裝結構及其製法
JP5346388B2 (ja) パッケージ基板の製造方法
WO2023157892A1 (ja) 半導体パッケージ、半導体パッケージ中間体、再配線層チップ、再配線層チップ中間体、半導体パッケージの製造方法及び半導体パッケージ中間体の製造方法
TWI520276B (zh) 封裝基板及其製法
JP6000297B2 (ja) パッケージ基板
KR101378311B1 (ko) 패키징 기판 및 그 제조 방법