TWI446515B - 無核心及嵌埋堆疊晶片之封裝結構及其製法 - Google Patents

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Description

無核心及嵌埋堆疊晶片之封裝結構及其製法
　　本發明係有關一種封裝結構及其製法，尤指一種無核心（coreless）及嵌埋堆疊晶片之封裝結構及其製法。
　　隨著半導體封裝技術的演進，半導體裝置(Semiconductor device)已開發出不同的封裝型態，而該半導體裝置主要係在一封裝基板(package substrate)或導線架上先裝置晶片，再將晶片電性連接在該封裝基板或導線架上，接著再以膠體進行封裝；而為降低封裝高度，遂有將晶片嵌埋在一封裝基板中，而此種封裝件能縮減整體半導體裝置之體積並提昇電性功能，遂成為一種封裝的趨勢。
　　請參閱第1A至1D圖，係為習知嵌埋半導體元件之封裝結構的剖視示意圖。
　　如第1A圖所示，提供一具有相對之第一表面10a及第二表面10b之核心板10，於該核心板10中形成複數貫穿該第一表面10a及第二表面10b之開口100，於各該開口100中以黏著層11分別設置晶片12。該晶片12具有相對之作用面12a及非作用面12b，且該作用面12a上具有複數電極墊120。
　　如第1B圖所示，於該核心板10之第一表面10a與該些晶片12之作用面12a上形成線路增層結構13，該線路增層結構13係包括至少一介電層130、形成於該介電層130上之線路層131、以及形成於該介電層130中並電性連接該線路層131與電極墊120之複數導電盲孔132。又於該線路增層結構13上形成絕緣保護層14，且於該絕緣保護層14中形成複數開孔140，以露出部份之線路層131，俾供作為電性接觸墊133。
　　如第1C圖所示，沿預定切割線S，以進行切單製程，而形成複數封裝結構1。
　　如第1D圖所示，於該封裝結構1之電性接觸墊133上形成焊球17，以供電性連接至外部電子裝置。
　　惟，習知嵌埋半導體元件（晶片12）之封裝結構1係因具有該核心板10，因而增加整體結構的厚度，導致產品的厚度增加，難以達到薄小化之目的。
　　再者，習知封裝結構1僅能封裝單一晶片12，而單一晶片12所能達到之電性功能有限，導致無法提高電性功能，以致於難以滿足多功能之需求。若欲達到多功能之需求，則需堆疊多個封裝結構1，但卻也增加產品的厚度，無法滿足薄小化之需求，故無法兼顧多功能及薄小化之需求。
　　因此，如何避免且克服習知技術中之種種問題，實已成目前亟欲解決的課題。
　　鑑於上述習知技術之種種缺失，本發明之主要目的係在提供一種多功能及薄小化之無核心及嵌埋堆疊晶片之封裝結構及其製法。
　　為達上述及其他目的，本發明揭露一種無核心及嵌埋堆疊晶片之封裝結構，係包括：第一介電層；第一晶片，係嵌埋於該第一介電層中，該第一晶片具有相對之第一作用面及第一非作用面，且該第一作用面上具有複數第一電極墊；第一線路層，係設於該第一介電層上，且具有位於該第一介電層中之複數第一導電盲孔，以電性連接該些第一電極墊；線路增層結構，係設於該第一介電層及第一線路層上，且該線路增層結構電性連接該第一晶片；以及第二晶片，係嵌埋於該線路增層結構中，並電性連接該線路增層結構，該第二晶片具有相對之第二作用面及第二非作用面，且該第二作用面上具有複數第二電極墊，而該第二非作用面對應該第一介電層。
　　前述之封裝結構中，該第一晶片之第一非作用面外露於該第一介電層。
　　前述之封裝結構中，該線路增層結構具有至少一嵌埋該第二晶片之第二介電層、設於該第二介電層上之第二線路層、以及設於該第二介電層中且電性連接該第二電極墊、第一與第二線路層之第二導電盲孔。該封裝結構又包括絕緣保護層，係設於該線路增層結構上，且於該絕緣保護層中形成複數開孔，以令最外層之第二線路層之部分表面外露於該開孔中，俾供作為接置焊球之電性接觸墊。
　　前述之封裝結構復包括金屬層，係設於該第一非作用面及該第一介電層上，以供散熱。
　　前述之封裝結構復包括黏著層，係設於該第二晶片之第二非作用面上，以結合至該第一介電層上。
　　本發明復提供一種無核心及嵌埋堆疊晶片之封裝結構之製法，係包括：提供一承載板，於該承載板之至少一表面上設置至少一第一晶片，該第一晶片係具有相對之第一作用面及第一非作用面，且於該第一作用面上具有複數第一電極墊，而該第一非作用面結合至該承載板之表面上；於該承載板、第一作用面及第一電極墊上形成第一介電層；於該第一介電層上形成第一線路層，且於該第一介電層中形成複數第一導電盲孔，以電性連接該第一線路層及該些第一電極墊；於該第一介電層上放置第二晶片，該第二晶片係具有相對之第二作用面及第二非作用面，且於該第二作用面上具有複數第二電極墊，該第二非作用面結合至該第一介電層之表面上；於該第一介電層、第一線路層及第二晶片上形成線路增層結構；以及移除該承載板。
　　前述之製法中，該第一晶片係有複數個，故當移除該承載板之後，可進行切單製程。
　　前述之製法中，該線路增層結構具有至少一第二介電層、設於該第二介電層上之第二線路層、以及設於該第二介電層中且電性連接該第二電極墊、第一與第二線路層之第二導電盲孔。又於該線路增層結構上形成絕緣保護層，且於該絕緣保護層中形成複數開孔，以令最外層之第二線路層之部分表面外露於該開孔中，俾供作為接置焊球之電性接觸墊。
　　前述之製法復包括於該第一介電層上形成複數介電層開孔，以於該介電層開孔中形成該第一導電盲孔。
　　前述之製法中，於移除該承載板之後，以外露出該第一晶片之第一非作用面。
　　前述之製法中，該承載板之表面上具有金屬層，使該第一非作用面結合至該金屬層上，且該第一介電層係形成於該金屬層上。且於移除該承載板之後，於該第一介電層及該第一非作用面上具有該金屬層，以令該金屬層提供散熱。
　　前述之製法中，該第二晶片之第二非作用面係以黏著層結合至該第一介電層上。
　　由上可知，本發明係藉由將晶片嵌埋於介電層中之技術，以避免使用習知技術之核心板，不僅可降低整體結構的厚度，且能在單一封裝結構中堆疊複數晶片以提高電性功能，有效達到同時滿足多功能及薄小化之目的。
　　以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
　　請參閱第2A至2I圖，係為本發明無核心（coreless）及嵌埋堆疊晶片之封裝結構的製法之剖視示意圖。
　　如第2A及2A’圖所示，首先，提供一承載板20，於該承載板20之至少一表面20a上設置複數第一晶片21，該第一晶片21係具有相對之第一作用面21a及第一非作用面21b，且於該第一作用面21a上具有複數第一電極墊210，而該第一非作用面21b結合至該承載板20之表面20a上。
　　如第2B圖所示，於該承載板20之表面20a、第一作用面21a及第一電極墊210上形成第一介電層22，且於該第一介電層22上形成複數介電層開孔220，以令各該第一電極墊210外露於各該介電層開孔220。
　　於另一實施態樣中，如第2B’圖所示，該承載板20之表面20a上具有金屬層200，使該第一晶片21之第一非作用面21b結合至該金屬層200上，且該第一介電層22係形成於該金屬層200上，並於該第一介電層22中形成複數介電層開孔220。
　　如第2C圖所示，於該第一介電層22上形成第一線路層23，且於各該介電層開孔220中形成第一導電盲孔230，以電性連接該第一線路層23及該些第一電極墊210。
　　如第2D及2D”圖所示，於該第一介電層22上放置第二晶片24，該第二晶片24係具有相對之第二作用面24a及第二非作用面24b，且於該第二作用面24a上具有複數第二電極墊240，該第二非作用面24b結合至該第一介電層22之外露表面上。
　　於另一實施態樣中，如第2D’圖所示，該第二晶片24之第二非作用面24b係以黏著層241結合至該第一介電層22上。
　　如第2E圖所示，接續第2D圖之製程，於該第一介電層22、第一線路層23及第二晶片24上形成線路增層結構25，該線路增層結構25具有至少一第二介電層250、設於該第二介電層250上之第二線路層251、以及設於該第二介電層250中且電性連接該第二電極墊240、第一線路層23與第二線路層251之第二導電盲孔252。又於該線路增層結構25上形成絕緣保護層26，且於該絕緣保護層26中形成複數開孔260，以令最外層之第二線路層251之部分表面外露於該開孔260中，俾供作為電性接觸墊253。
　　另外，可依需求，於各層之第二介電層250中嵌埋晶片。
　　如第2F圖所示，移除該承載板20，以外露出該第一介電層22及該第一晶片21之第一非作用面21b。若接續第2B’圖之製程，則如第2F’圖所示，於移除該承載板20之後，係外露出該金屬層200，以令該金屬層200提供散熱。
　　如第2G圖所示，接續第2F圖之製程，沿預定切割線S進行切單製程，以製成所需的封裝結構。
　　如第2H圖所示，於各該電性接觸墊253中接置焊球27，以供電性連接至外部電子裝置28。
　　於其他實施例中，如第2H’圖所示，係接續第2F’圖及切單製程之封裝結構，以於該第一介電層22及該第一非作用面21b上具有該金屬層200，且於各該電性接觸墊253中接置焊球27，以供電性連接至外部電子裝置28。
　　或如第2H”圖所示，係接續第2D’圖及切單製程之封裝結構，使該第二非作用面24b與該第一介電層22之間具有該黏著層241，且於各該電性接觸墊253中接置焊球27，以供電性連接至外部電子裝置28。
　　本發明藉由將該第一晶片21嵌埋於該第一介電層22，且將該第二晶片24嵌埋於該線路增層結構25之第二介電層250中，相較於習知技術中之晶片埋設於核心板，本發明無需使用核心板，可降低整體結構的厚度，因而減少產品的厚度，有效達到薄小化之目的。
　　再者，藉由將晶片嵌埋於介電層中之技術，則可依使用需求設計介電層之數量及晶片之數量，如本實施例中之第一晶片21與第二晶片24及該第一介電層22與第二介電層250，使得本發明單一個封裝結構中可封裝複數晶片，以提高電性功能，有效達到多功能之目的，且無需如習知技術堆疊多個封裝結構，俾能兼顧多功能及薄小化。
　　本發明復提供一種無核心及嵌埋堆疊晶片之封裝結構，係包括：第一介電層22、嵌埋於該第一介電層22中之第一晶片21、設於該第一介電層22上之第一線路層23、設於該第一介電層22及第一線路層23上之線路增層結構25、以及嵌埋於該線路增層結構25中之第二晶片24。
　　所述之第一晶片21具有相對之第一作用面21a及第一非作用面21b，且該第一作用面21a上具有複數第一電極墊210，而該第一非作用面21b外露於該第一介電層22。
　　所述之第一線路層23具有位於該第一介電層22中之複數第一導電盲孔230，以電性連接該些第一電極墊210。
　　所述之線路增層結構25具有至少一嵌埋該第二晶片24之第二介電層250、設於該第二介電層250上之第二線路層251、以及設於該第二介電層250中且電性連接該第二電極墊240、第一線路層23與第二線路層251之第二導電盲孔252，以電性連接該第一晶片21及第二晶片24。
　　所述之第二晶片24具有相對之第二作用面24a及第二非作用面24b，且該第二作用面24a上具有複數第二電極墊240，而該第二非作用面24b對應該第一介電層22，如本實施例中之該第二非作用面24b設於該第一介電層22上。
　　所述之封裝結構復包括絕緣保護層26，係設於該線路增層結構25上，且於該絕緣保護層26中形成複數開孔260，以令最外層之第二線路層251之部分表面外露於該開孔260中，俾供作為接置焊球27之電性接觸墊253。
　　所述之封裝結構亦可包括金屬層200，係設於該外露之第一非作用面21b及該第一介電層22上，以供散熱。
　　所述之封裝結構另可包括黏著層241，係設於該第二晶片24之第二非作用面24b上，以結合至該第一介電層22上。
　　綜上所述，本發明無核心及嵌埋堆疊晶片之封裝結構及其製法，係藉由將該第一晶片嵌埋於該第一介電層及將該第二晶片嵌埋於該線路增層結構中，以避免使用核心板，有效降低整體結構的厚度，而達到薄小化之目的。
　　再者，藉由將晶片嵌埋於介電層中之技術，以能於單一封裝結構中堆疊複數晶片，而提高電性功能，有效達到同時滿足多功能及薄小化之目的。
　　上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1．．．封裝結構
10．．．核心板
10a．．．第一表面
10b．．．第二表面
100．．．開口
11,241．．．黏著層
12．．．晶片
12a．．．作用面
12b．．．非作用面
120．．．電極墊
13,25．．．線路增層結構
130．．．介電層
131．．．線路層
132．．．導電盲孔
133,253．．．電性接觸墊
14,26．．．絕緣保護層
140,260．．．開孔
17,27．．．焊球
20．．．承載板
20a．．．表面
200．．．金屬層
21．．．第一晶片
21a．．．第一作用面
21b．．．第一非作用面
210．．．第一電極墊
22．．．第一介電層
220．．．介電層開孔
23．．．第一線路層
230．．．第一導電盲孔
24．．．第二晶片
24a．．．第二作用面
24b．．．第二非作用面
240．．．第二電極墊
250．．．第二介電層
251．．．第二線路層
252．．．第二導電盲孔
28．．．外部電子裝置
　　第1A至1D圖係為習知嵌埋晶片之封裝結構的剖視示意圖；以及
　　第2A至2H圖係為本發明無核心及嵌埋堆疊晶片之封裝結構之製法的剖視示意圖；其中，第2A’圖係為第2A圖之上視圖，第2B’圖係為第2B圖之另一實施態樣，第2D’圖係為第2D圖之另一實施態樣，第2D”圖係為第2D圖之上視圖，第2F’圖係為第2F圖之另一實施態樣，第2H’及2H”圖係分別為第2H圖之其他實施態樣。
21．．．第一晶片
21a．．．第一作用面
21b．．．第一非作用面
210．．．第一電極墊
22．．．第一介電層
23．．．第一線路層
230．．．第一導電盲孔
24．．．第二晶片
24a．．．第二作用面
24b．．．第二非作用面
240．．．第二電極墊
25．．．線路增層結構
250．．．第二介電層
251．．．第二線路層
252．．．第二導電盲孔
253．．．電性接觸墊
26．．．絕緣保護層
260．．．開孔

Claims (14)

  1. 一種無核心及嵌埋堆疊晶片之封裝結構，係包括：一第一介電層；第一晶片，係嵌埋於該第一介電層中，該第一晶片具有相對之第一作用面及第一非作用面，且該第一作用面上具有複數第一電極墊；第一線路層，係設於該第一介電層上，且具有位於該第一介電層中之複數第一導電盲孔，以電性連接該些第一電極墊；線路增層結構，係設於該第一介電層及第一線路層上，且該線路增層結構電性連接該第一晶片，又該線路增層結構具有至少一嵌埋該第二晶片之第二介電層、設於該第二介電層上之第二線路層、以及設於該第二介電層中且電性連接該第二電極墊、第一與第二線路層之第二導電盲孔，其中，該第一導電盲孔之位置與部分該第二導電盲孔之位置係對齊；以及第二晶片，係嵌埋於該線路增層結構中，並電性連接該線路增層結構，該第二晶片具有相對之第二作用面及第二非作用面，且該第二作用面上具有複數第二電極墊，而該第二非作用面對應該第一介電層。
  2. 如申請專利範圍第1項所述之無核心及嵌埋堆疊晶片之封裝結構，其中，該第一晶片之第一非作用面外露於該第一介電層。
  3. 如申請專利範圍第1項所述之無核心及嵌埋堆疊晶片之封裝結構，復包括絕緣保護層，係設於該線路增層結構上， 且於該絕緣保護層中形成複數開孔，以令最外層之第二線路層之部分表面外露於該開孔中，俾供作為接置焊球之電性接觸墊。
  4. 如申請專利範圍第1項所述之無核心及嵌埋堆疊晶片之封裝結構，復包括金屬層，係設於該第一非作用面及該第一介電層上，以供散熱。
  5. 如申請專利範圍第1項所述之無核心及嵌埋堆疊晶片之封裝結構，復包括黏著層，係設於該第二晶片之第二非作用面上，以結合至該第一介電層上。
  6. 一種無核心及嵌埋堆疊晶片之封裝結構之製法，係包括：提供一承載板，於該承載板之至少一表面上設置至少一第一晶片，該第一晶片係具有相對之第一作用面及第一非作用面，且於該第一作用面上具有複數第一電極墊，而該第一非作用面結合至該承載板之表面上；於該承載板、第一作用面及第一電極墊上形成一第一介電層；於該第一介電層上形成第一線路層，且於該第一介電層中形成複數第一導電盲孔，以電性連接該第一線路層及該些第一電極墊；於該第一介電層上放置第二晶片，該第二晶片係具有相對之第二作用面及第二非作用面，且於該第二作用面上具有複數第二電極墊，該第二非作用面結合至該第一介電層之表面上；於該第一介電層、第一線路層及第二晶片上形成線路增層結構，該線路增層結構具有至少一嵌埋該第二晶片之第二介電層、設於該第二介電層上之第二線路層、以及設 於該第二介電層中且電性連接該第二電極墊、第一與第二線路層之第二導電盲孔，其中，該第一導電盲孔之位置與部分該第二導電盲孔之位置係對齊；以及移除該承載板。
  7. 如申請專利範圍第6項所述之無核心及嵌埋堆疊晶片之封裝結構之製法，其中，該第一晶片係有複數個。
  8. 如申請專利範圍第7項所述之無核心及嵌埋堆疊晶片之封裝結構之製法，復包括移除該承載板之後，進行切單製程。
  9. 如申請專利範圍第6項所述之無核心及嵌埋堆疊晶片之封裝結構之製法，復包括於該線路增層結構上形成絕緣保護層，且於該絕緣保護層中形成複數開孔，以令最外層之第二線路層之部分表面外露於該開孔中，俾供作為接置焊球之電性接觸墊。
  10. 如申請專利範圍第6項所述之無核心及嵌埋堆疊晶片之封裝結構之製法，復包括於該第一介電層上形成複數介電層開孔，以於該介電層開孔中形成該第一導電盲孔。
  11. 如申請專利範圍第6項所述之無核心及嵌埋堆疊晶片之封裝結構之製法，其中，於移除該承載板之後，以外露出該第一晶片之第一非作用面。
  12. 如申請專利範圍第6項所述之無核心及嵌埋堆疊晶片之封裝結構之製法，其中，該承載板之表面上具有金屬層，使該第一非作用面結合至該金屬層上，且該第一介電層係形成於該金屬層上。
  13. 如申請專利範圍第12項所述之無核心及嵌埋堆疊晶片之封裝結構之製法，其中，於移除該承載板之後，於該第一介電層及該第一非作用面上具有該金屬層，以令該金屬層 提供散熱。
  14. 如申請專利範圍第6項所述之無核心及嵌埋堆疊晶片之封裝結構之製法，其中，該第二晶片之第二非作用面係以黏著層結合至該第一介電層上。
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