JP2003068846A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】絶縁膜の吸湿性の増加や密着性の悪化が防止さ
れながら、配線間の絶縁膜が低誘電率化され、配線遅延
が抑制された半導体装置およびその製造方法を提供す
る。 【解決手段】第１の導電層１１１上に第１の絶縁膜１１
２を形成する工程と、第１の絶縁膜上に配線パターンで
犠牲膜１２４を形成する工程と、隣接する犠牲膜間の間
隔が相対的に狭い部分で、相対的に広い部分に比較して
低誘電率となるような第２の絶縁膜１１３を形成する工
程であって、好適にはＦＳＧ膜を形成する工程あるいは
ボイドを含む絶縁膜を形成する工程と、犠牲膜上の第２
絶縁膜を除去する工程と、犠牲膜を除去して配線溝を形
成する工程と、配線溝内に配線を形成する工程とを有す
る半導体装置の製造方法、およびそれにより製造される
半導体装置。
れながら、配線間の絶縁膜が低誘電率化され、配線遅延
が抑制された半導体装置およびその製造方法を提供す
る。 【解決手段】第１の導電層１１１上に第１の絶縁膜１１
２を形成する工程と、第１の絶縁膜上に配線パターンで
犠牲膜１２４を形成する工程と、隣接する犠牲膜間の間
隔が相対的に狭い部分で、相対的に広い部分に比較して
低誘電率となるような第２の絶縁膜１１３を形成する工
程であって、好適にはＦＳＧ膜を形成する工程あるいは
ボイドを含む絶縁膜を形成する工程と、犠牲膜上の第２
絶縁膜を除去する工程と、犠牲膜を除去して配線溝を形
成する工程と、配線溝内に配線を形成する工程とを有す
る半導体装置の製造方法、およびそれにより製造される
半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、配線容量が小さく、配線遅
延の遅延時間が短い、より高速化された半導体装置およ
びその製造方法に関する。
その製造方法に関し、特に、配線容量が小さく、配線遅
延の遅延時間が短い、より高速化された半導体装置およ
びその製造方法に関する。
【０００２】
【従来の技術】半導体装置の微細化・高集積化に伴い、
配線が微細化され、配線ピッチが縮小されている。これ
により、配線抵抗および配線容量が増大するため、配線
遅延の問題が顕在化している。配線遅延の解決策とし
て、Ｃｕ等に代表される低抵抗配線材料や、ＳｉＯＦや
ＨＳＱ等に代表される低誘電率材料の開発が進められて
いる。
配線が微細化され、配線ピッチが縮小されている。これ
により、配線抵抗および配線容量が増大するため、配線
遅延の問題が顕在化している。配線遅延の解決策とし
て、Ｃｕ等に代表される低抵抗配線材料や、ＳｉＯＦや
ＨＳＱ等に代表される低誘電率材料の開発が進められて
いる。
【０００３】ここで、ＳｉＯＦは高密度プラズマ化学気
相成長（ＨＤＰ ＣＶＤ；high density plasma chemic
al vapor deposition)により成膜されるフッ素ドープ酸
化膜（以下、ＦＳＧとする。）を指す。また、ＨＳＱは
水素化シロキサン（hydrogensilsesquioxane)を指す。
ＦＳＧ膜の場合、従来のシリコン酸化膜にＦを添加する
のみで、層間絶縁膜を低誘電率化できる。したがって、
従来のプロセスに大幅な変更を加えずに、半導体装置に
導入できるという利点がある。
相成長（ＨＤＰ ＣＶＤ；high density plasma chemic
al vapor deposition)により成膜されるフッ素ドープ酸
化膜（以下、ＦＳＧとする。）を指す。また、ＨＳＱは
水素化シロキサン（hydrogensilsesquioxane)を指す。
ＦＳＧ膜の場合、従来のシリコン酸化膜にＦを添加する
のみで、層間絶縁膜を低誘電率化できる。したがって、
従来のプロセスに大幅な変更を加えずに、半導体装置に
導入できるという利点がある。
【０００４】一方、Ｃｕ配線技術は既に実用化されてお
り、従来、配線材料として広く用いられてきたＡｌに比
較してＣｕの方がエレクトロマイグレーション耐性が高
いという報告もある。但し、Ｃｕの微細配線を形成する
場合は、Ａｌ配線を形成する場合のように、ドライエッ
チングによる加工を行うことが難しい。Ａｌ配線は、下
地となる絶縁膜上にＡｌ層を形成してから、下地の絶縁
膜に対してＡｌ層のエッチング選択比が高くなるような
エッチングガスを用いて、Ａｌ層にドライエッチングを
行うことにより形成される。
り、従来、配線材料として広く用いられてきたＡｌに比
較してＣｕの方がエレクトロマイグレーション耐性が高
いという報告もある。但し、Ｃｕの微細配線を形成する
場合は、Ａｌ配線を形成する場合のように、ドライエッ
チングによる加工を行うことが難しい。Ａｌ配線は、下
地となる絶縁膜上にＡｌ層を形成してから、下地の絶縁
膜に対してＡｌ層のエッチング選択比が高くなるような
エッチングガスを用いて、Ａｌ層にドライエッチングを
行うことにより形成される。
【０００５】それに対しＣｕの場合は、下地の絶縁膜に
対してＣｕが高いエッチング選択比でエッチングされる
ようなエッチングガスが存在しない。したがって、Ｃｕ
配線は、一般にダマシン（Damascene)法により形成され
る。ＦＳＧ膜を層間絶縁膜として、ダマシン法によりＣ
ｕの埋め込み配線を形成する方法は、例えば特開平１１
−１８６２６１号公報に開示されている。
対してＣｕが高いエッチング選択比でエッチングされる
ようなエッチングガスが存在しない。したがって、Ｃｕ
配線は、一般にダマシン（Damascene)法により形成され
る。ＦＳＧ膜を層間絶縁膜として、ダマシン法によりＣ
ｕの埋め込み配線を形成する方法は、例えば特開平１１
−１８６２６１号公報に開示されている。
【０００６】以下、図１８および図１９を参照して、こ
の方法を説明する。まず、図１８（ａ）に示すように、
所定の素子等（不図示）が形成されたＳｉ基板２０１上
に、下地酸化膜２０２、エッチングストッパー層となる
ＳｉＮ層２０３、および配線層分離酸化膜２０４を順に
堆積する。配線層分離酸化膜２０４としては、ＦＳＧ膜
が用いられる。
の方法を説明する。まず、図１８（ａ）に示すように、
所定の素子等（不図示）が形成されたＳｉ基板２０１上
に、下地酸化膜２０２、エッチングストッパー層となる
ＳｉＮ層２０３、および配線層分離酸化膜２０４を順に
堆積する。配線層分離酸化膜２０４としては、ＦＳＧ膜
が用いられる。
【０００７】次に、図１８（ｂ）に示すように、リソグ
ラフィー技術により配線層分離酸化膜２０４上にレジス
ト（不図示）を形成し、レジストをマスクとして配線層
分離酸化膜２０４にドライエッチングを行う。このと
き、ＳｉＮ層２０３がエッチングストッパー層となる。
その後、露出したＳｉＮ層２０３を、例えばホットリン
酸を用いて除去する。これにより、配線溝２０５が形成
される。その後、レジストを除去する。
ラフィー技術により配線層分離酸化膜２０４上にレジス
ト（不図示）を形成し、レジストをマスクとして配線層
分離酸化膜２０４にドライエッチングを行う。このと
き、ＳｉＮ層２０３がエッチングストッパー層となる。
その後、露出したＳｉＮ層２０３を、例えばホットリン
酸を用いて除去する。これにより、配線溝２０５が形成
される。その後、レジストを除去する。
【０００８】次に、図１９（ｃ）に示すように、配線溝
２０５内および配線層分離酸化膜２０４上に、バリアメ
タル層となるＴａＮ層２０６を、例えばスパッタリング
により形成する。ＴａＮ層２０６上にＣｕシード層２０
７を、例えばスパッタリングにより形成する。Ｃｕシー
ド層２０７は、バリアメタル層とＣｕ配線との密着性を
高める目的で設けられる。さらに、電解めっき法により
配線溝２０５内を埋め込むように、配線層分離酸化膜２
０４上にＴａＮ層２０６とＣｕシード層２０７を介して
Ｃｕめっき層２０８を形成する。
２０５内および配線層分離酸化膜２０４上に、バリアメ
タル層となるＴａＮ層２０６を、例えばスパッタリング
により形成する。ＴａＮ層２０６上にＣｕシード層２０
７を、例えばスパッタリングにより形成する。Ｃｕシー
ド層２０７は、バリアメタル層とＣｕ配線との密着性を
高める目的で設けられる。さらに、電解めっき法により
配線溝２０５内を埋め込むように、配線層分離酸化膜２
０４上にＴａＮ層２０６とＣｕシード層２０７を介して
Ｃｕめっき層２０８を形成する。
【０００９】次に、図１９（ｄ）に示すように、化学的
機械研磨（ＣＭＰ；chemical mechanical polishing)を
行い、配線溝２０５内にのみＣｕめっき層２０８、Ｃｕ
シード層２０７およびＴａＮ層２０６を残す。これによ
り、Ｃｕの埋め込み配線２０９が形成される。その後、
アニールを施してＣｕの埋め込み配線中の不純物を除去
したり、Ｃｕのグレインサイズを大きくして、さらに低
抵抗化したりする。
機械研磨（ＣＭＰ；chemical mechanical polishing)を
行い、配線溝２０５内にのみＣｕめっき層２０８、Ｃｕ
シード層２０７およびＴａＮ層２０６を残す。これによ
り、Ｃｕの埋め込み配線２０９が形成される。その後、
アニールを施してＣｕの埋め込み配線中の不純物を除去
したり、Ｃｕのグレインサイズを大きくして、さらに低
抵抗化したりする。
【００１０】
【発明が解決しようとする課題】配線容量のほとんどは
水平方向の配線間容量によって決定される。したがっ
て、半導体装置の配線遅延を抑制するためには、配線間
隔（配線スペース）が狭い部分での隣接配線間容量を低
減する必要がある。
水平方向の配線間容量によって決定される。したがっ
て、半導体装置の配線遅延を抑制するためには、配線間
隔（配線スペース）が狭い部分での隣接配線間容量を低
減する必要がある。
【００１１】上記の従来の半導体装置の製造方法におい
て、隣接配線間容量を低減する方法としては、配線層分
離酸化膜２０４であるＦＳＧ膜自体の誘電率を下げる方
法がある。しかしながら、ＦＳＧ膜の誘電率を下げる目
的で、ＦＳＧ膜中のＦ濃度を高くすると、膜中の不安定
なＦが増加して、ＦＳＧ膜の吸湿性が高くなったり、Ｆ
ＳＧ膜と金属層またはＳｉＮ層（エッチングストッパー
層）との密着性が悪化したりする。
て、隣接配線間容量を低減する方法としては、配線層分
離酸化膜２０４であるＦＳＧ膜自体の誘電率を下げる方
法がある。しかしながら、ＦＳＧ膜の誘電率を下げる目
的で、ＦＳＧ膜中のＦ濃度を高くすると、膜中の不安定
なＦが増加して、ＦＳＧ膜の吸湿性が高くなったり、Ｆ
ＳＧ膜と金属層またはＳｉＮ層（エッチングストッパー
層）との密着性が悪化したりする。
【００１２】前者の吸湿性の問題については、例えばSe
miconductor World (1995) 12, p.167-169に記載されて
いる。また、後者の密着性の悪化の問題については、例
えば特開平８−３２１５４７号公報等に記載されてい
る。特に、ＦＳＧ膜と金属層またはＳｉＮ層との密着性
の悪化は、アニール工程後に顕著となる。したがって、
ＦＳＧ膜の密着性の悪化は、ＦＳＧ膜中の不安定なＦが
熱処理により拡散し、金属層またはＳｉＮ層との界面に
偏析するのが一因と推定されている。
miconductor World (1995) 12, p.167-169に記載されて
いる。また、後者の密着性の悪化の問題については、例
えば特開平８−３２１５４７号公報等に記載されてい
る。特に、ＦＳＧ膜と金属層またはＳｉＮ層との密着性
の悪化は、アニール工程後に顕著となる。したがって、
ＦＳＧ膜の密着性の悪化は、ＦＳＧ膜中の不安定なＦが
熱処理により拡散し、金属層またはＳｉＮ層との界面に
偏析するのが一因と推定されている。
【００１３】本発明は上記の問題点に鑑みてなされたも
のであり、したがって本発明は、絶縁膜の吸湿性の増加
や密着性の悪化が防止されながら、配線間の絶縁膜が低
誘電率化され、配線遅延が抑制された半導体装置および
その製造方法を提供することを目的とする。
のであり、したがって本発明は、絶縁膜の吸湿性の増加
や密着性の悪化が防止されながら、配線間の絶縁膜が低
誘電率化され、配線遅延が抑制された半導体装置および
その製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は第１の導電層と、前記第１の
導電層上に形成された第１の絶縁膜と、前記第１の絶縁
膜上に形成された第２の絶縁膜と、前記第２の絶縁膜に
配線パターンで形成された、前記第１の絶縁膜に達する
配線溝と、前記配線溝に埋め込まれた配線と、前記第１
の導電層と前記配線とを接続するように、前記第１の絶
縁膜に形成された接続孔とを有する半導体装置であっ
て、隣接する前記配線間の間隔が相対的に狭い部分の前
記第２の絶縁膜は、前記間隔が相対的に広い部分の前記
第２の絶縁膜に比較して低誘電率であることを特徴とす
る。
め、本発明の半導体装置は第１の導電層と、前記第１の
導電層上に形成された第１の絶縁膜と、前記第１の絶縁
膜上に形成された第２の絶縁膜と、前記第２の絶縁膜に
配線パターンで形成された、前記第１の絶縁膜に達する
配線溝と、前記配線溝に埋め込まれた配線と、前記第１
の導電層と前記配線とを接続するように、前記第１の絶
縁膜に形成された接続孔とを有する半導体装置であっ
て、隣接する前記配線間の間隔が相対的に狭い部分の前
記第２の絶縁膜は、前記間隔が相対的に広い部分の前記
第２の絶縁膜に比較して低誘電率であることを特徴とす
る。
【００１５】好適には、前記第２の絶縁膜はフッ素を含
有するシリコン酸化膜であり、前記間隔が相対的に狭い
部分の前記第２の絶縁膜は、前記間隔が相対的に広い部
分の前記第２の絶縁膜に比較して、フッ素を高濃度で含
有する。
有するシリコン酸化膜であり、前記間隔が相対的に狭い
部分の前記第２の絶縁膜は、前記間隔が相対的に広い部
分の前記第２の絶縁膜に比較して、フッ素を高濃度で含
有する。
【００１６】あるいは、好適には、前記間隔が相対的に
狭い部分の前記第２の絶縁膜は、前記配線に接しない第
１の空隙を有する。さらに好適には、前記間隔が相対的
に広い部分の前記第２の絶縁膜は、前記第１の空隙より
小さく、かつ前記配線に接しない第２の空隙を有する。
あるいは、前記間隔が相対的に広い部分の前記第２の絶
縁膜は、空隙をもたない。
狭い部分の前記第２の絶縁膜は、前記配線に接しない第
１の空隙を有する。さらに好適には、前記間隔が相対的
に広い部分の前記第２の絶縁膜は、前記第１の空隙より
小さく、かつ前記配線に接しない第２の空隙を有する。
あるいは、前記間隔が相対的に広い部分の前記第２の絶
縁膜は、空隙をもたない。
【００１７】本発明の半導体装置は、好適には、前記配
線溝と前記配線との間に、前記第１の絶縁膜および前記
第２の絶縁膜の少なくとも一方と前記配線との反応を防
止するバリアメタル層をさらに有する。好適には、前記
第１の導電層は半導体基板の一部を含む。
線溝と前記配線との間に、前記第１の絶縁膜および前記
第２の絶縁膜の少なくとも一方と前記配線との反応を防
止するバリアメタル層をさらに有する。好適には、前記
第１の導電層は半導体基板の一部を含む。
【００１８】これにより、絶縁膜全体でフッ素濃度を高
くしなくても、配線スペースの狭い部分の絶縁膜を選択
的に低誘電率化できる。したがって、狭い配線スペース
での配線間容量を低減し、配線遅延を抑制することが可
能となる。本発明の半導体装置によれば、絶縁膜全体で
フッ素濃度を高くする必要がないことから、絶縁膜の吸
湿性の増加や、密着性の悪化が防止される。
くしなくても、配線スペースの狭い部分の絶縁膜を選択
的に低誘電率化できる。したがって、狭い配線スペース
での配線間容量を低減し、配線遅延を抑制することが可
能となる。本発明の半導体装置によれば、絶縁膜全体で
フッ素濃度を高くする必要がないことから、絶縁膜の吸
湿性の増加や、密着性の悪化が防止される。
【００１９】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、前記第１の導電層上に第
１の絶縁膜を形成する工程と、前記第１の絶縁膜に、前
記第１の導電層に達する孔を形成する工程と、前記第１
の絶縁膜上の一部と前記孔上に、配線パターンで犠牲膜
を形成する工程と、前記犠牲膜を被覆する第２の絶縁膜
を形成する工程であって、隣接する前記犠牲膜間の間隔
が相対的に狭い部分で、前記間隔が相対的に広い部分に
比較して、低誘電率となるような前記第２の絶縁膜を形
成する工程と、前記犠牲膜上の前記第２絶縁膜を除去す
る工程と、前記犠牲膜を除去し、前記第２の絶縁膜に配
線溝を形成する工程と、前記配線溝内に配線を形成する
工程とを有することを特徴とする。
明の半導体装置の製造方法は、前記第１の導電層上に第
１の絶縁膜を形成する工程と、前記第１の絶縁膜に、前
記第１の導電層に達する孔を形成する工程と、前記第１
の絶縁膜上の一部と前記孔上に、配線パターンで犠牲膜
を形成する工程と、前記犠牲膜を被覆する第２の絶縁膜
を形成する工程であって、隣接する前記犠牲膜間の間隔
が相対的に狭い部分で、前記間隔が相対的に広い部分に
比較して、低誘電率となるような前記第２の絶縁膜を形
成する工程と、前記犠牲膜上の前記第２絶縁膜を除去す
る工程と、前記犠牲膜を除去し、前記第２の絶縁膜に配
線溝を形成する工程と、前記配線溝内に配線を形成する
工程とを有することを特徴とする。
【００２０】本発明の半導体装置の製造方法は、好適に
は、前記第２の絶縁膜を形成する工程は、化学気相成長
によりフッ素を含有するシリコン酸化膜を形成する工程
を含み、前記間隔が相対的に狭い部分で、前記間隔が相
対的に広い部分に比較して、前記第２の絶縁膜にフッ素
を高濃度で含有させる。
は、前記第２の絶縁膜を形成する工程は、化学気相成長
によりフッ素を含有するシリコン酸化膜を形成する工程
を含み、前記間隔が相対的に狭い部分で、前記間隔が相
対的に広い部分に比較して、前記第２の絶縁膜にフッ素
を高濃度で含有させる。
【００２１】あるいは、好適には、前記第２の絶縁膜を
形成する工程において、前記間隔が相対的に狭い部分の
前記第２の絶縁膜に、前記犠牲膜に接しない第１の空隙
を形成する。さらに好適には、前記第２の絶縁膜を形成
する工程において、前記間隔が相対的に広い部分の前記
第２の絶縁膜に、前記第１の空隙より小さく、かつ前記
犠牲膜に接しない第２の空隙を形成する。あるいは、前
記第２の絶縁膜を形成する工程において、前記間隔が相
対的に広い部分の前記第２の絶縁膜に、空隙を形成しな
い。
形成する工程において、前記間隔が相対的に狭い部分の
前記第２の絶縁膜に、前記犠牲膜に接しない第１の空隙
を形成する。さらに好適には、前記第２の絶縁膜を形成
する工程において、前記間隔が相対的に広い部分の前記
第２の絶縁膜に、前記第１の空隙より小さく、かつ前記
犠牲膜に接しない第２の空隙を形成する。あるいは、前
記第２の絶縁膜を形成する工程において、前記間隔が相
対的に広い部分の前記第２の絶縁膜に、空隙を形成しな
い。
【００２２】本発明の半導体装置の製造方法は、好適に
は、前記犠牲膜を形成する前に、前記孔内に導電体から
なるプラグを形成する工程をさらに有し、前記配線を、
前記プラグに電気的に接続するように形成する。好適に
は、前記配線を形成する工程は、前記配線溝内を埋め込
むように、前記第２の絶縁膜上に配線材料層を形成する
工程と、前記第２の絶縁膜が露出するまで、前記配線材
料層の表面に化学的機械研磨を行う工程とを含む。好適
には、前記配線材料層を形成する工程において、前記配
線溝を介して前記孔内にも配線材料を埋め込む。
は、前記犠牲膜を形成する前に、前記孔内に導電体から
なるプラグを形成する工程をさらに有し、前記配線を、
前記プラグに電気的に接続するように形成する。好適に
は、前記配線を形成する工程は、前記配線溝内を埋め込
むように、前記第２の絶縁膜上に配線材料層を形成する
工程と、前記第２の絶縁膜が露出するまで、前記配線材
料層の表面に化学的機械研磨を行う工程とを含む。好適
には、前記配線材料層を形成する工程において、前記配
線溝を介して前記孔内にも配線材料を埋め込む。
【００２３】好適には、前記配線材料層を形成する工程
は、電解めっき工程を含む。本発明の半導体装置の製造
方法は、好適には、前記第１の絶縁膜を形成後、前記犠
牲膜を形成する前に、前記第１の絶縁膜と前記犠牲膜と
の層間に、前記犠牲膜に対してエッチング速度を十分に
遅くすることが可能であるエッチングストッパー層を形
成する工程をさらに有する。
は、電解めっき工程を含む。本発明の半導体装置の製造
方法は、好適には、前記第１の絶縁膜を形成後、前記犠
牲膜を形成する前に、前記第１の絶縁膜と前記犠牲膜と
の層間に、前記犠牲膜に対してエッチング速度を十分に
遅くすることが可能であるエッチングストッパー層を形
成する工程をさらに有する。
【００２４】これにより、狭い配線スペースでの配線間
容量が低減された半導体装置を製造することが可能とな
る。本発明の半導体装置の製造方法によれば、配線スペ
ースに応じて、配線間の絶縁膜を低誘電率化することが
できる。
容量が低減された半導体装置を製造することが可能とな
る。本発明の半導体装置の製造方法によれば、配線スペ
ースに応じて、配線間の絶縁膜を低誘電率化することが
できる。
【００２５】
【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
説明する。本発明の半導体装置の製造方法によれば、配
線の加工後に、配線を被覆するようにＦＳＧ膜を形成し
た場合、配線スペースに応じて配線間の比誘電率εが変
化することを利用して、特に配線スペースが狭い部分で
の配線容量を低減させることができる。
びその製造方法の実施の形態について、図面を参照して
説明する。本発明の半導体装置の製造方法によれば、配
線の加工後に、配線を被覆するようにＦＳＧ膜を形成し
た場合、配線スペースに応じて配線間の比誘電率εが変
化することを利用して、特に配線スペースが狭い部分で
の配線容量を低減させることができる。
【００２６】図１は、配線容量の配線スペース依存性を
示す。従来のＡｌ配線のプロセスにおいて、Ａｌ配線上
にＨＤＰによりＦＳＧ膜を形成する場合、配線スペース
が狭くなるほど、配線間の比誘電率εが低下することが
確認されている。配線間のＦＳＧ膜の比誘電率εを直接
的に求めるのは困難であるため、配線間部の配線容量を
測定し、実測値を配線スペースに対してプロットした。
図１の実線は、実測値のプロットをフィッティングした
曲線である。
示す。従来のＡｌ配線のプロセスにおいて、Ａｌ配線上
にＨＤＰによりＦＳＧ膜を形成する場合、配線スペース
が狭くなるほど、配線間の比誘電率εが低下することが
確認されている。配線間のＦＳＧ膜の比誘電率εを直接
的に求めるのは困難であるため、配線間部の配線容量を
測定し、実測値を配線スペースに対してプロットした。
図１の実線は、実測値のプロットをフィッティングした
曲線である。
【００２７】一方、点線の曲線は、シミュレーション結
果を示し、同一の配線スペースでの配線容量が小さい方
から、順にε＝３．１、ε＝３．３、ε＝３．５、ε＝
３．７のときに対応する。配線容量の実測値とシミュレ
ーション結果とを比較することにより、配線間部の比誘
電率εを間接的に算出した。
果を示し、同一の配線スペースでの配線容量が小さい方
から、順にε＝３．１、ε＝３．３、ε＝３．５、ε＝
３．７のときに対応する。配線容量の実測値とシミュレ
ーション結果とを比較することにより、配線間部の比誘
電率εを間接的に算出した。
【００２８】図１に示すように、配線スペースがほぼ
０．３μｍ以上の場合は、配線容量の実測値が、シミュ
レーションでの３．５≦ε≦３．７に対応する配線容量
の範囲に分布している。それに対し、配線スペースがほ
ぼ０．２５μｍの場合には、配線容量の実測値が、シミ
ュレーションでの３．３≦ε≦３．５に対応する配線容
量の範囲に概ね分布している。
０．３μｍ以上の場合は、配線容量の実測値が、シミュ
レーションでの３．５≦ε≦３．７に対応する配線容量
の範囲に分布している。それに対し、配線スペースがほ
ぼ０．２５μｍの場合には、配線容量の実測値が、シミ
ュレーションでの３．３≦ε≦３．５に対応する配線容
量の範囲に概ね分布している。
【００２９】以上のように、配線スペースが狭くなる
と、配線間の比誘電率εは低下する。これは、配線スペ
ースが狭くなるほど、ＣＶＤの過程で配線間に入射する
イオン、特にＯ+ の量が少なくなり、酸化反応が進行し
にくくなって、ＦＳＧ膜中に取り込まれるＦの量が増加
するためと考えられている。
と、配線間の比誘電率εは低下する。これは、配線スペ
ースが狭くなるほど、ＣＶＤの過程で配線間に入射する
イオン、特にＯ+ の量が少なくなり、酸化反応が進行し
にくくなって、ＦＳＧ膜中に取り込まれるＦの量が増加
するためと考えられている。
【００３０】また、埋め込み性の観点からは、配線スペ
ースが狭くなると、図２に示すように、ステップカバレ
ージが不足して、配線１０１間の絶縁膜１０２に空隙
（ボイド）１０３が発生しやすくなる。このようなボイ
ド１０３の存在によっても、配線間の比誘電率εを低下
させることができる。ボイド１０３の大きさや形状は、
例えば、絶縁膜１０２をへき開して走査電子顕微鏡で観
察することにより確認できる。なお、図２において、導
電層１０４は配線または半導体基板のいずれでもよい。
ースが狭くなると、図２に示すように、ステップカバレ
ージが不足して、配線１０１間の絶縁膜１０２に空隙
（ボイド）１０３が発生しやすくなる。このようなボイ
ド１０３の存在によっても、配線間の比誘電率εを低下
させることができる。ボイド１０３の大きさや形状は、
例えば、絶縁膜１０２をへき開して走査電子顕微鏡で観
察することにより確認できる。なお、図２において、導
電層１０４は配線または半導体基板のいずれでもよい。
【００３１】（実施形態１）本実施形態の半導体装置の
製造方法によれば、Ｃｕ配線が形成される部分に、予め
犠牲膜（以下、ダミー配線とする。）を形成してからＦ
ＳＧ膜を形成し、ダミー配線を除去することにより配線
溝を形成する。これにより、埋め込み配線を形成する場
合にも、配線スペースに応じてＦＳＧ膜の比誘電率εを
変化させることが可能となる。
製造方法によれば、Ｃｕ配線が形成される部分に、予め
犠牲膜（以下、ダミー配線とする。）を形成してからＦ
ＳＧ膜を形成し、ダミー配線を除去することにより配線
溝を形成する。これにより、埋め込み配線を形成する場
合にも、配線スペースに応じてＦＳＧ膜の比誘電率εを
変化させることが可能となる。
【００３２】図３（ａ）は、本実施形態の半導体装置の
Ｃｕ配線部分の断面図である。図３（ａ）に示すよう
に、所定の素子等（不図示）が形成されたＳｉ基板１１
１上に、下地酸化膜１１２が形成されている。下地酸化
膜１１２上に配線層分離酸化膜１１３としてＦＳＧ膜が
形成されている。配線層分離酸化膜１１３に配線溝１１
４が形成されている。配線溝１１４内には、ＴａＮ層１
１５とＣｕシード層１１６を介してＣｕ配線１１７が形
成されている。
Ｃｕ配線部分の断面図である。図３（ａ）に示すよう
に、所定の素子等（不図示）が形成されたＳｉ基板１１
１上に、下地酸化膜１１２が形成されている。下地酸化
膜１１２上に配線層分離酸化膜１１３としてＦＳＧ膜が
形成されている。配線層分離酸化膜１１３に配線溝１１
４が形成されている。配線溝１１４内には、ＴａＮ層１
１５とＣｕシード層１１６を介してＣｕ配線１１７が形
成されている。
【００３３】図３（ａ）に示す半導体装置において、配
線スペースＡ〜ＣではＡが最も狭く、Ｃが最も広い。最
も狭い配線スペースＡの比誘電率εが最も低く、比誘電
率εはＢ、Ｃの順に高くなる。これにより、狭い配線ス
ペースでの配線間容量が選択的に低減され、配線遅延が
抑制される。本実施形態の半導体装置によれば、ＦＳＧ
膜全体でフッ素濃度を高くする必要がなく、ＦＳＧ膜の
吸湿性の増加や、密着性の悪化が防止される。
線スペースＡ〜ＣではＡが最も狭く、Ｃが最も広い。最
も狭い配線スペースＡの比誘電率εが最も低く、比誘電
率εはＢ、Ｃの順に高くなる。これにより、狭い配線ス
ペースでの配線間容量が選択的に低減され、配線遅延が
抑制される。本実施形態の半導体装置によれば、ＦＳＧ
膜全体でフッ素濃度を高くする必要がなく、ＦＳＧ膜の
吸湿性の増加や、密着性の悪化が防止される。
【００３４】以下、図３（ａ）に示す埋め込み配線の形
成方法を説明する。まず、図３（ｂ）に示すように、Ｓ
ｉ基板１１１上に、例えばＣＶＤにより下地酸化膜１１
２を形成する。その上層に、ダミー配線となるＡｌ層１
２１を、例えばスパッタリングにより膜厚４００ｎｍで
形成する。Ａｌ層１２１の上層にＴｉＮ層１２２を、例
えばスパッタリングにより膜厚２５ｎｍで形成する。そ
の上層に、ＳｉＯＮ層１２３を例えばＣＶＤにより膜厚
３０ｎｍで形成する。
成方法を説明する。まず、図３（ｂ）に示すように、Ｓ
ｉ基板１１１上に、例えばＣＶＤにより下地酸化膜１１
２を形成する。その上層に、ダミー配線となるＡｌ層１
２１を、例えばスパッタリングにより膜厚４００ｎｍで
形成する。Ａｌ層１２１の上層にＴｉＮ層１２２を、例
えばスパッタリングにより膜厚２５ｎｍで形成する。そ
の上層に、ＳｉＯＮ層１２３を例えばＣＶＤにより膜厚
３０ｎｍで形成する。
【００３５】ＳｉＯＮ層１２３はダミー配線を加工する
ためのエッチングマスクとなるレジストを、リソグラフ
ィ工程により形成する際に、反射防止膜として用いられ
る。反射防止膜を設けることにより、露光の際の反射光
あるいはそれらの干渉によるパターンの歪みやずれが防
止される。
ためのエッチングマスクとなるレジストを、リソグラフ
ィ工程により形成する際に、反射防止膜として用いられ
る。反射防止膜を設けることにより、露光の際の反射光
あるいはそれらの干渉によるパターンの歪みやずれが防
止される。
【００３６】ＴｉＮ層１２２は、Ａｌ層１２１とＳｉＯ
Ｎ層１２３との密着性を改善する目的で設けられる。Ｓ
ｉＯＮ層１２３およびＴｉＮ層１２２は、リソグラフィ
工程においてパターンの形成を容易とし、またパターン
を高精度に形成する目的で設けられるが、必ずしも設け
る必要はない。
Ｎ層１２３との密着性を改善する目的で設けられる。Ｓ
ｉＯＮ層１２３およびＴｉＮ層１２２は、リソグラフィ
工程においてパターンの形成を容易とし、またパターン
を高精度に形成する目的で設けられるが、必ずしも設け
る必要はない。
【００３７】次に、図４（ｃ）に示すように、リソグラ
フィー技術によりＳｉＯＮ層１２３上にレジスト（不図
示）を形成し、レジストをマスクとしてＳｉＯＮ層１２
３、ＴｉＮ層１２２およびＡｌ層１２１にドライエッチ
ングを行う。これにより、ダミー配線１２４が形成され
る。その後、レジストを除去する。
フィー技術によりＳｉＯＮ層１２３上にレジスト（不図
示）を形成し、レジストをマスクとしてＳｉＯＮ層１２
３、ＴｉＮ層１２２およびＡｌ層１２１にドライエッチ
ングを行う。これにより、ダミー配線１２４が形成され
る。その後、レジストを除去する。
【００３８】次に、図４（ｄ）に示すように、ダミー配
線１２４上にＨＤＰにより配線層分離酸化膜１１３とし
て、ＦＳＧ膜を形成する。このとき、配線間のＦＳＧ膜
の膜厚は、ダミー配線１２４の高さよりも大きくするこ
とが望ましい。本実施形態においては、ＦＳＧ膜を膜厚
５００ｎｍで堆積させた。ＦＳＧ膜の成膜条件は、圧力
を４ｍＴｏｒｒ、ＳｉＦ4 流量を２６ｓｃｃｍ、ＳｉＨ
4 流量を４０ｓｃｃｍ、Ｏ2 流量を１２０ｓｃｃｍ、Ａ
ｒガス流量を６５ｓｃｃｍ、ＩＣＰパワーを４０００
Ｗ、バイアスパワーを２２００Ｗとした。
線１２４上にＨＤＰにより配線層分離酸化膜１１３とし
て、ＦＳＧ膜を形成する。このとき、配線間のＦＳＧ膜
の膜厚は、ダミー配線１２４の高さよりも大きくするこ
とが望ましい。本実施形態においては、ＦＳＧ膜を膜厚
５００ｎｍで堆積させた。ＦＳＧ膜の成膜条件は、圧力
を４ｍＴｏｒｒ、ＳｉＦ4 流量を２６ｓｃｃｍ、ＳｉＨ
4 流量を４０ｓｃｃｍ、Ｏ2 流量を１２０ｓｃｃｍ、Ａ
ｒガス流量を６５ｓｃｃｍ、ＩＣＰパワーを４０００
Ｗ、バイアスパワーを２２００Ｗとした。
【００３９】次に、図５（ｅ）に示すように、ＣＭＰを
行い、ダミー配線１２４上に形成されたＦＳＧ膜を除去
し、ダミー配線１２４の表面を露出させる。ダミー配線
１２４の表面が露出した時点でＣＭＰを終了することに
より、平坦な表面が得られる。
行い、ダミー配線１２４上に形成されたＦＳＧ膜を除去
し、ダミー配線１２４の表面を露出させる。ダミー配線
１２４の表面が露出した時点でＣＭＰを終了することに
より、平坦な表面が得られる。
【００４０】次に、図５（ｆ）に示すように、ダミー配
線１２４を構成するＳｉＯＮ層１２３とＴｉＮ層１２２
を、プラズマエッチングにより除去する。このエッチン
グには、エッチングガスとして例えばＣＦ4 とＯ2 を用
いる。さらに、ダミー配線１２４のＡｌ層１２１を、リ
ン酸を用いたウェットエッチングにより除去する。以上
のようにしてダミー配線１２４を除去することにより、
配線層分離酸化膜１１３に配線溝１１４が形成される。
線１２４を構成するＳｉＯＮ層１２３とＴｉＮ層１２２
を、プラズマエッチングにより除去する。このエッチン
グには、エッチングガスとして例えばＣＦ4 とＯ2 を用
いる。さらに、ダミー配線１２４のＡｌ層１２１を、リ
ン酸を用いたウェットエッチングにより除去する。以上
のようにしてダミー配線１２４を除去することにより、
配線層分離酸化膜１１３に配線溝１１４が形成される。
【００４１】次に、図６（ｇ）に示すように、配線溝１
１４内および配線層分離酸化膜１１３上に、バリアメタ
ル層となるＴａＮ層１１５を、例えばスパッタリングに
より膜厚２５ｎｍで形成する。ＴａＮ層１１５上にＣｕ
シード層１１６を、例えばスパッタリングにより膜厚１
００ｎｍで形成する。Ｃｕシード層１１６は、バリアメ
タル層とＣｕ配線との密着性を高める目的で設けられ
る。
１４内および配線層分離酸化膜１１３上に、バリアメタ
ル層となるＴａＮ層１１５を、例えばスパッタリングに
より膜厚２５ｎｍで形成する。ＴａＮ層１１５上にＣｕ
シード層１１６を、例えばスパッタリングにより膜厚１
００ｎｍで形成する。Ｃｕシード層１１６は、バリアメ
タル層とＣｕ配線との密着性を高める目的で設けられ
る。
【００４２】さらに、電解めっき法により配線溝１１４
内を埋め込むように、配線層分離酸化膜１１３上にＴａ
Ｎ層１１５とＣｕシード層１１６を介してＣｕめっき層
１２５を形成する。Ｃｕめっき層１２５は、例えば配線
層分離酸化膜１１３上での膜厚が１０００ｎｍ程度とな
るように、厚く形成する。
内を埋め込むように、配線層分離酸化膜１１３上にＴａ
Ｎ層１１５とＣｕシード層１１６を介してＣｕめっき層
１２５を形成する。Ｃｕめっき層１２５は、例えば配線
層分離酸化膜１１３上での膜厚が１０００ｎｍ程度とな
るように、厚く形成する。
【００４３】その後、図３（ａ）に示すように、ＣＭＰ
を行い、配線溝１１４内にのみＣｕめっき層１２５、Ｃ
ｕシード層１１６およびＴａＮ層１１５を残す。これに
より、Ｃｕの埋め込み配線１１７が形成される。その
後、アニールを施してＣｕの埋め込み配線中の不純物を
除去したり、Ｃｕのグレインサイズを大きくして、さら
に低抵抗化したりする。
を行い、配線溝１１４内にのみＣｕめっき層１２５、Ｃ
ｕシード層１１６およびＴａＮ層１１５を残す。これに
より、Ｃｕの埋め込み配線１１７が形成される。その
後、アニールを施してＣｕの埋め込み配線中の不純物を
除去したり、Ｃｕのグレインサイズを大きくして、さら
に低抵抗化したりする。
【００４４】上記の本実施形態においては、配線層分離
酸化膜１１３として、最も広い配線スペースＣでの比誘
電率εが３．７のＦＳＧ膜を用いたが、図１に示す実験
結果と同様に、配線スペースが狭くなるほど、配線間部
の比誘電率εは低下した。具体的には、配線スペース
０．３５μｍのとき、配線間部の比誘電率εは３．７で
あったが、配線スペース０．２８μｍのとき、比誘電率
εは３．５となった。さらに、配線スペースが０．２４
μｍに縮小されると、比誘電率εは３．４となり、配線
スペースが０．２２μｍに縮小されると、比誘電率εは
３．３となった。
酸化膜１１３として、最も広い配線スペースＣでの比誘
電率εが３．７のＦＳＧ膜を用いたが、図１に示す実験
結果と同様に、配線スペースが狭くなるほど、配線間部
の比誘電率εは低下した。具体的には、配線スペース
０．３５μｍのとき、配線間部の比誘電率εは３．７で
あったが、配線スペース０．２８μｍのとき、比誘電率
εは３．５となった。さらに、配線スペースが０．２４
μｍに縮小されると、比誘電率εは３．４となり、配線
スペースが０．２２μｍに縮小されると、比誘電率εは
３．３となった。
【００４５】なお、上記の本実施形態においては、ダミ
ー配線１２４としてＡｌを使用したが、ダミー配線は必
ずしも金属である必要はない。下地酸化膜１１２に対し
て高いエッチング選択比で加工できる材料であれば、金
属以外の材料も使用できる。例えば、ＳＯＧ（spin-on
glass)膜やカーボン膜等を用いてダミー配線を形成する
ことも可能である。
ー配線１２４としてＡｌを使用したが、ダミー配線は必
ずしも金属である必要はない。下地酸化膜１１２に対し
て高いエッチング選択比で加工できる材料であれば、金
属以外の材料も使用できる。例えば、ＳＯＧ（spin-on
glass)膜やカーボン膜等を用いてダミー配線を形成する
ことも可能である。
【００４６】ダミー配線としてＳＯＧ膜を利用する場
合、例えばフッ酸（ＨＦ）に対するＳＯＧ膜と下地酸化
膜１１２とのエッチング速度の比を利用して、ＳＯＧ膜
を選択的に除去できる。あるいは、Ｏ2 プラズマ処理に
より下地酸化膜１１２に対してＳＯＧ膜のみ選択的に除
去することもできる。また、ダミー配線としてカーボン
膜を利用する場合、例えばＯ2 プラズマ処理により下地
酸化膜１１２に対してカーボン膜のみ選択的に除去でき
る。
合、例えばフッ酸（ＨＦ）に対するＳＯＧ膜と下地酸化
膜１１２とのエッチング速度の比を利用して、ＳＯＧ膜
を選択的に除去できる。あるいは、Ｏ2 プラズマ処理に
より下地酸化膜１１２に対してＳＯＧ膜のみ選択的に除
去することもできる。また、ダミー配線としてカーボン
膜を利用する場合、例えばＯ2 プラズマ処理により下地
酸化膜１１２に対してカーボン膜のみ選択的に除去でき
る。
【００４７】但し、ＳＯＧ膜やカーボン膜を用いる場合
は、ダミー配線を加工するためのレジストを除去する際
にアッシングを行うと、ダミー配線がＯ2 プラズマによ
り損傷を受けることがある。このような場合は、ダミー
配線が損傷を受けにくいようなアッシング条件を適宜選
択する。例えば、ＳＯＧ膜を用いてダミー配線を形成し
た後、レジストを除去する場合は、アッシングを圧力１
５０ｍＴｏｒｒ、Ｏ2ガス流量６０ｓｃｃｍ、ＲＦパワ
ー５００Ｗで行う。
は、ダミー配線を加工するためのレジストを除去する際
にアッシングを行うと、ダミー配線がＯ2 プラズマによ
り損傷を受けることがある。このような場合は、ダミー
配線が損傷を受けにくいようなアッシング条件を適宜選
択する。例えば、ＳＯＧ膜を用いてダミー配線を形成し
た後、レジストを除去する場合は、アッシングを圧力１
５０ｍＴｏｒｒ、Ｏ2ガス流量６０ｓｃｃｍ、ＲＦパワ
ー５００Ｗで行う。
【００４８】また、上記の本実施形態においては、Ｃｕ
配線１１７のバリアメタル層としてＴａＮ層１１５を用
いるが、ＴａＮ以外にＴａ、ＴｉＮ、ＷＮ等を用いるこ
ともできる。なお、上記の本実施形態においては、Ｓｉ
基板１１１に形成された素子等とＣｕ配線１１７とを接
続する接続孔は図示していないが、このような接続孔
は、ダミー配線１２４を形成する前に下地酸化膜１１２
に形成され、金属層（プラグ）で埋め込まれる。したが
って、ダミー配線１２４を形成する際には、接続孔内の
プラグは原則として露出している。
配線１１７のバリアメタル層としてＴａＮ層１１５を用
いるが、ＴａＮ以外にＴａ、ＴｉＮ、ＷＮ等を用いるこ
ともできる。なお、上記の本実施形態においては、Ｓｉ
基板１１１に形成された素子等とＣｕ配線１１７とを接
続する接続孔は図示していないが、このような接続孔
は、ダミー配線１２４を形成する前に下地酸化膜１１２
に形成され、金属層（プラグ）で埋め込まれる。したが
って、ダミー配線１２４を形成する際には、接続孔内の
プラグは原則として露出している。
【００４９】（実施形態２）上記の実施形態１によれ
ば、ダミー配線１２４を除去する際に、ダミー配線１２
４の下部に形成された接続孔内のプラグも除去される可
能性がある。それに対し、本実施形態の半導体装置の製
造方法によれば、ダミー配線１２４のみ選択的に除去さ
れ、下地に形成された接続孔内のプラグは除去されな
い。
ば、ダミー配線１２４を除去する際に、ダミー配線１２
４の下部に形成された接続孔内のプラグも除去される可
能性がある。それに対し、本実施形態の半導体装置の製
造方法によれば、ダミー配線１２４のみ選択的に除去さ
れ、下地に形成された接続孔内のプラグは除去されな
い。
【００５０】図７（ａ）は、本実施形態の半導体装置の
Ｃｕ配線部分の断面図である。図７（ａ）に示すよう
に、所定の素子等（不図示）が形成されたＳｉ基板１１
１上に、下地酸化膜１１２が形成されている。下地酸化
膜１１２には、Ｓｉ基板１１１上の素子等と上層のＣｕ
配線１１７とを接続する接続孔１３１が形成されてい
る。接続孔１３１内には金属等の導体からなるプラグ１
３２が形成されている。
Ｃｕ配線部分の断面図である。図７（ａ）に示すよう
に、所定の素子等（不図示）が形成されたＳｉ基板１１
１上に、下地酸化膜１１２が形成されている。下地酸化
膜１１２には、Ｓｉ基板１１１上の素子等と上層のＣｕ
配線１１７とを接続する接続孔１３１が形成されてい
る。接続孔１３１内には金属等の導体からなるプラグ１
３２が形成されている。
【００５１】下地酸化膜１１２上に、ＳｉＮ層１３３を
介して配線層分離酸化膜１１３が形成されている。Ｓｉ
Ｎ層１３３は、ダミー配線を除去する際のエッチングス
トッパー層として用いられる。配線層分離酸化膜１１３
としてはＦＳＧ膜が用いられる。配線層分離酸化膜１１
３に配線溝１１４が形成されている。配線溝１１４内に
は、ＴａＮ層１１５とＣｕシード層を介してＣｕ配線１
１７が形成されている。
介して配線層分離酸化膜１１３が形成されている。Ｓｉ
Ｎ層１３３は、ダミー配線を除去する際のエッチングス
トッパー層として用いられる。配線層分離酸化膜１１３
としてはＦＳＧ膜が用いられる。配線層分離酸化膜１１
３に配線溝１１４が形成されている。配線溝１１４内に
は、ＴａＮ層１１５とＣｕシード層を介してＣｕ配線１
１７が形成されている。
【００５２】図７（ａ）に示す半導体装置においても、
実施形態１と同様に、最も狭い配線スペースＡの比誘電
率εが最も低く、比誘電率εはＢ、Ｃの順に高くなる。
これにより、狭い配線スペースでの配線間容量が選択的
に低減され、配線遅延が抑制される。本実施形態の半導
体装置によれば、ＦＳＧ膜全体でフッ素濃度を高くする
必要がなく、ＦＳＧ膜の吸湿性の増加や、密着性の悪化
が防止される。
実施形態１と同様に、最も狭い配線スペースＡの比誘電
率εが最も低く、比誘電率εはＢ、Ｃの順に高くなる。
これにより、狭い配線スペースでの配線間容量が選択的
に低減され、配線遅延が抑制される。本実施形態の半導
体装置によれば、ＦＳＧ膜全体でフッ素濃度を高くする
必要がなく、ＦＳＧ膜の吸湿性の増加や、密着性の悪化
が防止される。
【００５３】以下、図７（ａ）に示す埋め込み配線の形
成方法を説明する。まず、図７（ｂ）に示すように、Ｓ
ｉ基板１１１上に、例えばＣＶＤにより下地酸化膜１１
２を形成する。リソグラフィー技術により下地酸化膜１
１２上にレジスト（不図示）を形成し、レジストをマス
クとして下地酸化膜１１２にドライエッチングを行う。
これにより、接続孔１３１が形成される。その後、レジ
ストを除去する。さらに、接続孔１３１内を埋め込むよ
うに、下地酸化膜１１２上に例えばタングステン等の金
属層を形成する。その後、例えばＣＭＰを行って、接続
孔１３１内にプラグ１３２を形成する。プラグ１３２の
材料としてはＣｕやポリシリコン等を用いることもでき
る。
成方法を説明する。まず、図７（ｂ）に示すように、Ｓ
ｉ基板１１１上に、例えばＣＶＤにより下地酸化膜１１
２を形成する。リソグラフィー技術により下地酸化膜１
１２上にレジスト（不図示）を形成し、レジストをマス
クとして下地酸化膜１１２にドライエッチングを行う。
これにより、接続孔１３１が形成される。その後、レジ
ストを除去する。さらに、接続孔１３１内を埋め込むよ
うに、下地酸化膜１１２上に例えばタングステン等の金
属層を形成する。その後、例えばＣＭＰを行って、接続
孔１３１内にプラグ１３２を形成する。プラグ１３２の
材料としてはＣｕやポリシリコン等を用いることもでき
る。
【００５４】次に、図８（ｃ）に示すように、下地酸化
膜１１２上に、エッチングストッパー層となるＳｉＮ層
１３３を、例えばＣＶＤにより膜厚５０ｎｍで形成す
る。ＳｉＮ層１３３の上層に、ダミー配線となるＡｌ層
１２１を、例えばスパッタリングにより膜厚４００ｎｍ
で形成する。
膜１１２上に、エッチングストッパー層となるＳｉＮ層
１３３を、例えばＣＶＤにより膜厚５０ｎｍで形成す
る。ＳｉＮ層１３３の上層に、ダミー配線となるＡｌ層
１２１を、例えばスパッタリングにより膜厚４００ｎｍ
で形成する。
【００５５】Ａｌ層１２１の上層にＴｉＮ層１２２を、
例えばスパッタリングにより膜厚２５ｎｍで形成する。
その上層に、ＳｉＯＮ層１２３を例えばＣＶＤにより膜
厚３０ｎｍで形成する。実施形態１と同様に、ＳｉＯＮ
層１２３は反射防止膜として用いられ、ＴｉＮ層１２２
はＡｌ層１２１とＳｉＯＮ層１２３との密着性を改善す
る目的で設けられる。
例えばスパッタリングにより膜厚２５ｎｍで形成する。
その上層に、ＳｉＯＮ層１２３を例えばＣＶＤにより膜
厚３０ｎｍで形成する。実施形態１と同様に、ＳｉＯＮ
層１２３は反射防止膜として用いられ、ＴｉＮ層１２２
はＡｌ層１２１とＳｉＯＮ層１２３との密着性を改善す
る目的で設けられる。
【００５６】次に、図８（ｄ）に示すように、リソグラ
フィー技術によりＳｉＯＮ層１２３上にレジスト（不図
示）を形成し、レジストをマスクとしてＳｉＯＮ層１２
３、ＴｉＮ層１２２およびＡｌ層１２１にドライエッチ
ングを行う。これにより、ダミー配線１２４が形成され
る。その後、レジストを除去する。
フィー技術によりＳｉＯＮ層１２３上にレジスト（不図
示）を形成し、レジストをマスクとしてＳｉＯＮ層１２
３、ＴｉＮ層１２２およびＡｌ層１２１にドライエッチ
ングを行う。これにより、ダミー配線１２４が形成され
る。その後、レジストを除去する。
【００５７】次に、図９（ｅ）に示すように、実施形態
１と同様に、ダミー配線１２４上に配線層分離酸化膜１
１３としてＦＳＧ膜を形成してから、ＣＭＰを行い、ダ
ミー配線１２４の表面を露出させる。ＦＳＧ膜の膜厚や
成膜条件は、実施形態１と同様としてよい。
１と同様に、ダミー配線１２４上に配線層分離酸化膜１
１３としてＦＳＧ膜を形成してから、ＣＭＰを行い、ダ
ミー配線１２４の表面を露出させる。ＦＳＧ膜の膜厚や
成膜条件は、実施形態１と同様としてよい。
【００５８】次に、図９（ｆ）に示すように、ダミー配
線１２４を構成するＳｉＯＮ層１２３、ＴｉＮ層１２２
およびＡｌ層１２１を、プラズマエッチングにより除去
する。このエッチングには、エッチングガスとして例え
ばＣＦ4 とＯ2 を用いる。このとき、エッチングストッ
パー層としてＳｉＮ層１３３が形成されていることによ
り、接続孔１３１内のプラグ１３２はエッチングされな
い。
線１２４を構成するＳｉＯＮ層１２３、ＴｉＮ層１２２
およびＡｌ層１２１を、プラズマエッチングにより除去
する。このエッチングには、エッチングガスとして例え
ばＣＦ4 とＯ2 を用いる。このとき、エッチングストッ
パー層としてＳｉＮ層１３３が形成されていることによ
り、接続孔１３１内のプラグ１３２はエッチングされな
い。
【００５９】次に、図１０（ｇ）に示すように、露出し
たＳｉＮ層１３３を、リン酸を用いたウェットエッチン
グにより除去する。このとき、ＳｉＮ層１３３は下地の
プラグ１３２に対して十分に高いエッチング選択比でエ
ッチングされるため、プラグ１３２はエッチングされな
い。以上のようにして、配線層分離酸化膜１１３に配線
溝１１４が形成される。
たＳｉＮ層１３３を、リン酸を用いたウェットエッチン
グにより除去する。このとき、ＳｉＮ層１３３は下地の
プラグ１３２に対して十分に高いエッチング選択比でエ
ッチングされるため、プラグ１３２はエッチングされな
い。以上のようにして、配線層分離酸化膜１１３に配線
溝１１４が形成される。
【００６０】次に、図１０（ｈ）に示すように、実施形
態１と同様に、配線溝１１４内および配線層分離酸化膜
１１３上に、バリアメタル層となるＴａＮ層１１５を、
例えばスパッタリングにより膜厚２５ｎｍで形成する。
続いて、ＴａＮ層１１５上にＣｕシード層１１６を、例
えばスパッタリングにより膜厚１００ｎｍで形成する。
態１と同様に、配線溝１１４内および配線層分離酸化膜
１１３上に、バリアメタル層となるＴａＮ層１１５を、
例えばスパッタリングにより膜厚２５ｎｍで形成する。
続いて、ＴａＮ層１１５上にＣｕシード層１１６を、例
えばスパッタリングにより膜厚１００ｎｍで形成する。
【００６１】さらに、電解めっき法により配線溝１１４
内を埋め込むように、配線層分離酸化膜１１３上にＴａ
Ｎ層１１５とＣｕシード層１１６を介してＣｕめっき層
１２５を形成する。Ｃｕめっき層１２５は、例えば配線
層分離酸化膜１１３上での膜厚が１０００ｎｍ程度とな
るように、厚く形成する。
内を埋め込むように、配線層分離酸化膜１１３上にＴａ
Ｎ層１１５とＣｕシード層１１６を介してＣｕめっき層
１２５を形成する。Ｃｕめっき層１２５は、例えば配線
層分離酸化膜１１３上での膜厚が１０００ｎｍ程度とな
るように、厚く形成する。
【００６２】次に、図７（ａ）に示すように、ＣＭＰを
行い、配線溝１１４内にのみＣｕめっき層１２５、Ｃｕ
シード層１１６およびＴａＮ層１１５を残す。これによ
り、Ｃｕの埋め込み配線１１７が形成される。その後、
アニールを施してＣｕの埋め込み配線中の不純物を除去
したり、Ｃｕのグレインサイズを大きくして、さらに低
抵抗化したりする。上記の本実施形態の半導体装置の製
造方法によれば、ダミー配線を除去する際に、下層のプ
ラグがエッチングにより損傷を受けるのを防止できる。
行い、配線溝１１４内にのみＣｕめっき層１２５、Ｃｕ
シード層１１６およびＴａＮ層１１５を残す。これによ
り、Ｃｕの埋め込み配線１１７が形成される。その後、
アニールを施してＣｕの埋め込み配線中の不純物を除去
したり、Ｃｕのグレインサイズを大きくして、さらに低
抵抗化したりする。上記の本実施形態の半導体装置の製
造方法によれば、ダミー配線を除去する際に、下層のプ
ラグがエッチングにより損傷を受けるのを防止できる。
【００６３】（実施形態３）図１１（ａ）は、本実施形
態の半導体装置のＣｕ配線部分の断面図である。図１１
（ａ）に示すように、所定の素子等（不図示）が形成さ
れたＳｉ基板１１１上に、下地酸化膜１１２が形成され
ている。下地酸化膜１１２上に配線層分離酸化膜１１３
としてＮＳＧ（non-doped silicate glass）膜が形成さ
れている。配線層分離酸化膜１１３に配線溝１１４が形
成されている。配線溝１１４内には、ＴａＮ層１１５と
Ｃｕシード層を介してＣｕ配線１１７が形成されてい
る。
態の半導体装置のＣｕ配線部分の断面図である。図１１
（ａ）に示すように、所定の素子等（不図示）が形成さ
れたＳｉ基板１１１上に、下地酸化膜１１２が形成され
ている。下地酸化膜１１２上に配線層分離酸化膜１１３
としてＮＳＧ（non-doped silicate glass）膜が形成さ
れている。配線層分離酸化膜１１３に配線溝１１４が形
成されている。配線溝１１４内には、ＴａＮ層１１５と
Ｃｕシード層を介してＣｕ配線１１７が形成されてい
る。
【００６４】本実施形態の半導体装置においては、配線
スペースに応じた大きさのボイド１０３が、配線層分離
酸化膜１１３に形成される。例えば、配線スペースＡは
配線スペースＢより狭いため、配線スペースＡに形成さ
れるボイド１０３の方が大きい。一方、配線スペース
Ａ、Ｂよりも広い配線スペースＣでは、配線層分離酸化
膜１１３にボイドが形成されない。以上のように、配線
スペースが狭くなるほど、形成されるボイド１０３が大
きくなり、これに伴って配線層分離酸化膜１１３の比誘
電率εが低くなる。したがって、狭い配線スペースでの
配線間容量が低減され、配線遅延が抑制される。
スペースに応じた大きさのボイド１０３が、配線層分離
酸化膜１１３に形成される。例えば、配線スペースＡは
配線スペースＢより狭いため、配線スペースＡに形成さ
れるボイド１０３の方が大きい。一方、配線スペース
Ａ、Ｂよりも広い配線スペースＣでは、配線層分離酸化
膜１１３にボイドが形成されない。以上のように、配線
スペースが狭くなるほど、形成されるボイド１０３が大
きくなり、これに伴って配線層分離酸化膜１１３の比誘
電率εが低くなる。したがって、狭い配線スペースでの
配線間容量が低減され、配線遅延が抑制される。
【００６５】以下、図１１（ａ）に示す埋め込み配線の
形成方法を説明する。まず、実施形態１と同様に、図４
（ｃ）に示すように、下地酸化膜１１２上にダミー配線
１２４を形成する。次に、図１１（ｂ）に示すように、
ダミー配線１２４上にＨＤＰにより配線層分離酸化膜１
１３として、ＮＳＧ膜を形成する。
形成方法を説明する。まず、実施形態１と同様に、図４
（ｃ）に示すように、下地酸化膜１１２上にダミー配線
１２４を形成する。次に、図１１（ｂ）に示すように、
ダミー配線１２４上にＨＤＰにより配線層分離酸化膜１
１３として、ＮＳＧ膜を形成する。
【００６６】本実施形態において、配線層分離酸化膜１
１３としてＦＳＧ膜を使用することも可能であるが、一
般にＦＳＧ膜はＮＳＧ膜に比較すると埋め込み性が良好
であるため、ボイド１０３が発生しにくい。これは、Ｆ
ＳＧ膜を形成する場合、高密度プラズマ雰囲気でフッ素
ラジカルが生成し、フッ素ラジカルがエッチングに寄与
することと関係する。
１３としてＦＳＧ膜を使用することも可能であるが、一
般にＦＳＧ膜はＮＳＧ膜に比較すると埋め込み性が良好
であるため、ボイド１０３が発生しにくい。これは、Ｆ
ＳＧ膜を形成する場合、高密度プラズマ雰囲気でフッ素
ラジカルが生成し、フッ素ラジカルがエッチングに寄与
することと関係する。
【００６７】ＮＳＧ膜等の配線層分離酸化膜１１３を形
成する際には、狭い配線スペースほど大きなボイド１０
３が発生し、広い配線スペースにはボイドが形成されな
いように、成膜条件を設定する。ボイド１０３の上端
は、ダミー配線１２４の上端より低い位置となるように
する。また、ボイド１０３とダミー配線１２４の側面と
が接しないようにする。
成する際には、狭い配線スペースほど大きなボイド１０
３が発生し、広い配線スペースにはボイドが形成されな
いように、成膜条件を設定する。ボイド１０３の上端
は、ダミー配線１２４の上端より低い位置となるように
する。また、ボイド１０３とダミー配線１２４の側面と
が接しないようにする。
【００６８】配線間のＮＳＧ膜の膜厚は、ダミー配線１
２４の高さよりも大きくすることが望ましい。本実施形
態においては、ＮＳＧ膜を膜厚５００ｎｍで堆積させ
た。ＮＳＧ膜の成膜条件は、圧力を１０ｍＴｏｒｒ、Ｓ
ｉＨ4 流量を１７０ｓｃｃｍ、Ｏ2 流量を３００ｓｃｃ
ｍ、Ａｒガス流量を１２０ｓｃｃｍ、ＩＣＰパワーを４
０００Ｗ、バイアスパワーを２５００Ｗとした。
２４の高さよりも大きくすることが望ましい。本実施形
態においては、ＮＳＧ膜を膜厚５００ｎｍで堆積させ
た。ＮＳＧ膜の成膜条件は、圧力を１０ｍＴｏｒｒ、Ｓ
ｉＨ4 流量を１７０ｓｃｃｍ、Ｏ2 流量を３００ｓｃｃ
ｍ、Ａｒガス流量を１２０ｓｃｃｍ、ＩＣＰパワーを４
０００Ｗ、バイアスパワーを２５００Ｗとした。
【００６９】これにより、例えば配線スペースが０．２
μｍの箇所で、断面が底辺０．１μｍ、高さ０．２５μ
ｍ程度の二等辺三角形状となるようなボイド１０３が形
成された。ボイド１０３の頂点（上端）は、ダミー配線
１２４の上端から０．１μｍ程度、低い位置となった。
μｍの箇所で、断面が底辺０．１μｍ、高さ０．２５μ
ｍ程度の二等辺三角形状となるようなボイド１０３が形
成された。ボイド１０３の頂点（上端）は、ダミー配線
１２４の上端から０．１μｍ程度、低い位置となった。
【００７０】次に、図１２（ｃ）に示すように、ＣＭＰ
を行い、ダミー配線１２４上に形成されたＮＳＧ膜を除
去し、ダミー配線１２４の表面を露出させる。ダミー配
線１２４の表面が露出した時点でＣＭＰを終了すること
により、平坦な表面が得られる。
を行い、ダミー配線１２４上に形成されたＮＳＧ膜を除
去し、ダミー配線１２４の表面を露出させる。ダミー配
線１２４の表面が露出した時点でＣＭＰを終了すること
により、平坦な表面が得られる。
【００７１】次に、図１２（ｄ）に示すように、ダミー
配線１２４を構成するＳｉＯＮ層１２３とＴｉＮ層１２
２を、プラズマエッチングにより除去する。このエッチ
ングには、エッチングガスとして例えばＣＦ4 とＯ2 を
用いる。さらに、ダミー配線１２４のＡｌ層１２１を、
例えばリン酸を用いたウエットエッチングにより除去す
る。以上のようにしてダミー配線１２４を除去すること
により、配線層分離酸化膜１１３に配線溝１１４が形成
される。
配線１２４を構成するＳｉＯＮ層１２３とＴｉＮ層１２
２を、プラズマエッチングにより除去する。このエッチ
ングには、エッチングガスとして例えばＣＦ4 とＯ2 を
用いる。さらに、ダミー配線１２４のＡｌ層１２１を、
例えばリン酸を用いたウエットエッチングにより除去す
る。以上のようにしてダミー配線１２４を除去すること
により、配線層分離酸化膜１１３に配線溝１１４が形成
される。
【００７２】次に、図１３（ｅ）に示すように、実施形
態１と同様に、配線溝１１４内および配線層分離酸化膜
１１３上に、バリアメタル層となるＴａＮ層１１５を、
例えばスパッタリングにより膜厚２５ｎｍで形成する。
続いて、ＴａＮ層１１５上にＣｕシード層１１６を、例
えばスパッタリングにより膜厚１００ｎｍで形成する。
態１と同様に、配線溝１１４内および配線層分離酸化膜
１１３上に、バリアメタル層となるＴａＮ層１１５を、
例えばスパッタリングにより膜厚２５ｎｍで形成する。
続いて、ＴａＮ層１１５上にＣｕシード層１１６を、例
えばスパッタリングにより膜厚１００ｎｍで形成する。
【００７３】さらに、電解めっき法により配線溝１１４
内を埋め込むように、配線層分離酸化膜１１３上にＴａ
Ｎ層１１５とＣｕシード層１１６を介してＣｕめっき層
１２５を形成する。Ｃｕめっき層１２５は、例えば配線
層分離酸化膜１１３上での膜厚が１０００ｎｍ程度とな
るように、厚く形成する。
内を埋め込むように、配線層分離酸化膜１１３上にＴａ
Ｎ層１１５とＣｕシード層１１６を介してＣｕめっき層
１２５を形成する。Ｃｕめっき層１２５は、例えば配線
層分離酸化膜１１３上での膜厚が１０００ｎｍ程度とな
るように、厚く形成する。
【００７４】その後、図１１（ａ）に示すように、ＣＭ
Ｐを行い、配線溝１１４内にのみＣｕめっき層１２５、
Ｃｕシード層１１６およびＴａＮ層１１５を残す。これ
により、Ｃｕの埋め込み配線１１７が形成される。その
後、アニールを施してＣｕの埋め込み配線中の不純物を
除去したり、Ｃｕのグレインサイズを大きくして、さら
に低抵抗化したりする。
Ｐを行い、配線溝１１４内にのみＣｕめっき層１２５、
Ｃｕシード層１１６およびＴａＮ層１１５を残す。これ
により、Ｃｕの埋め込み配線１１７が形成される。その
後、アニールを施してＣｕの埋め込み配線中の不純物を
除去したり、Ｃｕのグレインサイズを大きくして、さら
に低抵抗化したりする。
【００７５】上記の本実施形態において、ボイド１０３
の上端が、ダミー配線１２４の上端より高い位置となっ
た場合には、図１２（ｃ）に示す工程で、ダミー配線１
２４が露出するまでＮＳＧ膜にＣＭＰを行う工程で、ボ
イド１０３がＮＳＧ膜の表面に露出する。したがって、
配線溝１１４にＣｕめっき層１２５を埋め込む工程（図
１３（ｅ）参照）で、ボイド１０３内にも配線が埋め込
まれることになる。
の上端が、ダミー配線１２４の上端より高い位置となっ
た場合には、図１２（ｃ）に示す工程で、ダミー配線１
２４が露出するまでＮＳＧ膜にＣＭＰを行う工程で、ボ
イド１０３がＮＳＧ膜の表面に露出する。したがって、
配線溝１１４にＣｕめっき層１２５を埋め込む工程（図
１３（ｅ）参照）で、ボイド１０３内にも配線が埋め込
まれることになる。
【００７６】また、ボイド１０３とダミー配線１２４の
側面とが接した場合は、ダミー配線１２４を除去する
と、ボイド１０３が配線溝１１４に接続する。したがっ
て、配線溝１１４にＣｕめっき層１２５を埋め込む工程
で、ボイド１０３内にも配線が埋め込まれ、配線が局所
的に太くなるという問題が起こる。
側面とが接した場合は、ダミー配線１２４を除去する
と、ボイド１０３が配線溝１１４に接続する。したがっ
て、配線溝１１４にＣｕめっき層１２５を埋め込む工程
で、ボイド１０３内にも配線が埋め込まれ、配線が局所
的に太くなるという問題が起こる。
【００７７】上記の本実施形態の半導体装置の製造方法
によっても、配線スペースに応じて配線層分離酸化膜１
１３の比誘電率εを変化させ、狭い配線スペースでの配
線間容量を低減させることができる。例えば、配線層分
離酸化膜１１３として、ボイドのない広い配線スペース
Ｃ（配線スペース０．４μｍ）での比誘電率εが４．３
であるＮＳＧ膜を用いた場合には、最も狭い配線スペー
スＡ（配線スペース０．２μｍ）での比誘電率εが３．
２となった。これにより、狭い配線スペースでの配線間
容量が低減され、配線遅延が抑制される。
によっても、配線スペースに応じて配線層分離酸化膜１
１３の比誘電率εを変化させ、狭い配線スペースでの配
線間容量を低減させることができる。例えば、配線層分
離酸化膜１１３として、ボイドのない広い配線スペース
Ｃ（配線スペース０．４μｍ）での比誘電率εが４．３
であるＮＳＧ膜を用いた場合には、最も狭い配線スペー
スＡ（配線スペース０．２μｍ）での比誘電率εが３．
２となった。これにより、狭い配線スペースでの配線間
容量が低減され、配線遅延が抑制される。
【００７８】（実施形態４）上記の実施形態１〜３にお
いては、配線溝１１４内にのみＣｕ配線１１７が形成さ
れ、下地酸化膜１１２の接続孔１３１内には、Ｃｕ配線
１１７とは別にプラグ１３２が形成される。それに対
し、本実施形態においては、下地酸化膜１１２の接続孔
１３１と上層の配線溝１１４内に、同一の工程で埋め込
み配線を形成する。
いては、配線溝１１４内にのみＣｕ配線１１７が形成さ
れ、下地酸化膜１１２の接続孔１３１内には、Ｃｕ配線
１１７とは別にプラグ１３２が形成される。それに対
し、本実施形態においては、下地酸化膜１１２の接続孔
１３１と上層の配線溝１１４内に、同一の工程で埋め込
み配線を形成する。
【００７９】図１４（ａ）は、本実施形態の半導体装置
のＣｕ配線部分の断面図である。図１４（ａ）に示すよ
うに、所定の素子等（不図示）が形成されたＳｉ基板１
１１上に、下地酸化膜１１２が形成されている。下地酸
化膜１１２には、Ｓｉ基板１１１上の素子等と上層のＣ
ｕ配線１１７とを接続する接続孔１３１が形成されてい
る。
のＣｕ配線部分の断面図である。図１４（ａ）に示すよ
うに、所定の素子等（不図示）が形成されたＳｉ基板１
１１上に、下地酸化膜１１２が形成されている。下地酸
化膜１１２には、Ｓｉ基板１１１上の素子等と上層のＣ
ｕ配線１１７とを接続する接続孔１３１が形成されてい
る。
【００８０】下地酸化膜１１２上に配線層分離酸化膜１
１３としてＦＳＧ膜が形成されている。配線層分離酸化
膜１１３に配線溝１１４が形成されている。配線溝１１
４およびそれに接続する接続孔１３１内に、ＴａＮ層１
１５とＣｕシード層を介してＣｕ配線１１７が形成され
ている。
１３としてＦＳＧ膜が形成されている。配線層分離酸化
膜１１３に配線溝１１４が形成されている。配線溝１１
４およびそれに接続する接続孔１３１内に、ＴａＮ層１
１５とＣｕシード層を介してＣｕ配線１１７が形成され
ている。
【００８１】図１４（ａ）に示す半導体装置において
も、実施形態１と同様に、最も狭い配線スペースＡの比
誘電率εが最も低く、比誘電率εはＢ、Ｃの順に高くな
る。これにより、狭い配線スペースでの配線間容量が選
択的に低減され、配線遅延が抑制される。本実施形態の
半導体装置によれば、ＦＳＧ膜全体でフッ素濃度を高く
する必要がなく、ＦＳＧ膜の吸湿性の増加や、密着性の
悪化が防止される。
も、実施形態１と同様に、最も狭い配線スペースＡの比
誘電率εが最も低く、比誘電率εはＢ、Ｃの順に高くな
る。これにより、狭い配線スペースでの配線間容量が選
択的に低減され、配線遅延が抑制される。本実施形態の
半導体装置によれば、ＦＳＧ膜全体でフッ素濃度を高く
する必要がなく、ＦＳＧ膜の吸湿性の増加や、密着性の
悪化が防止される。
【００８２】以下、図１４（ａ）に示す埋め込み配線の
形成方法を説明する。まず、図１４（ｂ）に示すよう
に、Ｓｉ基板１１１上に、例えばＣＶＤにより下地酸化
膜１１２を形成する。リソグラフィー技術により下地酸
化膜１１２上にレジスト（不図示）を形成し、レジスト
をマスクとして下地酸化膜１１２にドライエッチングを
行う。これにより、接続孔１３１が形成される。その
後、レジストを除去する。
形成方法を説明する。まず、図１４（ｂ）に示すよう
に、Ｓｉ基板１１１上に、例えばＣＶＤにより下地酸化
膜１１２を形成する。リソグラフィー技術により下地酸
化膜１１２上にレジスト（不図示）を形成し、レジスト
をマスクとして下地酸化膜１１２にドライエッチングを
行う。これにより、接続孔１３１が形成される。その
後、レジストを除去する。
【００８３】次に、図１５（ｃ）に示すように、下地酸
化膜１１２上にダミー配線となるＳＯＧ膜１４１を形成
する。ＳＯＧ膜１４１は所望のＣｕ配線１１７の高さと
同等の膜厚で形成する。本実施形態においては、下地酸
化膜１１２上でのＳＯＧ膜１４１の膜厚が４５０ｎｍと
なるように、シリケートガラスを塗布した。
化膜１１２上にダミー配線となるＳＯＧ膜１４１を形成
する。ＳＯＧ膜１４１は所望のＣｕ配線１１７の高さと
同等の膜厚で形成する。本実施形態においては、下地酸
化膜１１２上でのＳＯＧ膜１４１の膜厚が４５０ｎｍと
なるように、シリケートガラスを塗布した。
【００８４】次に、図１５（ｄ）に示すように、リソグ
ラフィー技術によりＳＯＧ膜１４１上にレジスト（不図
示）を形成し、レジストをマスクとしてＳＯＧ膜１４１
にドライエッチングを行う。これにより、ダミー配線１
２４が形成される。その後、レジストを除去する。アッ
シングによりレジストを除去する場合、前述したよう
に、Ｏ2 プラズマによりダミー配線が損傷を受けるのを
防ぐため、アッシング条件を適宜選択する。
ラフィー技術によりＳＯＧ膜１４１上にレジスト（不図
示）を形成し、レジストをマスクとしてＳＯＧ膜１４１
にドライエッチングを行う。これにより、ダミー配線１
２４が形成される。その後、レジストを除去する。アッ
シングによりレジストを除去する場合、前述したよう
に、Ｏ2 プラズマによりダミー配線が損傷を受けるのを
防ぐため、アッシング条件を適宜選択する。
【００８５】次に、図１６（ｅ）に示すように、ダミー
配線１２４上に配線層分離酸化膜１１３としてＦＳＧ膜
を、例えば膜厚５００ｎｍで形成する。ＦＳＧ膜の膜厚
や成膜条件は、実施形態１と同様としてよい。
配線１２４上に配線層分離酸化膜１１３としてＦＳＧ膜
を、例えば膜厚５００ｎｍで形成する。ＦＳＧ膜の膜厚
や成膜条件は、実施形態１と同様としてよい。
【００８６】次に、図１６（ｆ）に示すように、ＣＭＰ
を行い、ダミー配線１２４上に形成されたＦＳＧ膜を除
去し、ダミー配線１２４の表面を露出させる。ダミー配
線１２４の表面が露出した時点でＣＭＰを終了すること
により、平坦な表面が得られる。ＣＭＰの後処理として
ＨＦを用いた洗浄を行うと、ダミー配線１２４であるＳ
ＯＧ膜がある程度エッチングされるが、続く工程でダミ
ー配線１２４を除去するため、問題はない。
を行い、ダミー配線１２４上に形成されたＦＳＧ膜を除
去し、ダミー配線１２４の表面を露出させる。ダミー配
線１２４の表面が露出した時点でＣＭＰを終了すること
により、平坦な表面が得られる。ＣＭＰの後処理として
ＨＦを用いた洗浄を行うと、ダミー配線１２４であるＳ
ＯＧ膜がある程度エッチングされるが、続く工程でダミ
ー配線１２４を除去するため、問題はない。
【００８７】次に、図１７（ｇ）に示すように、ダミー
配線１２４であるＳＯＧ膜を、ＨＦを用いたウェットエ
ッチングにより除去する。これにより、接続孔１３１に
接続する配線溝１１４が形成される。このウェットエッ
チングにおいて、ＦＳＧ膜からなる配線層分離酸化膜１
１３と下地酸化膜１１２もわずかにエッチングされる
が、これらの部分でのエッチング速度は、ＳＯＧ膜にお
けるエッチング速度に比較して十分に小さい。したがっ
て、エッチング時間を適切に制限すれば、配線層分離酸
化膜１１３と下地酸化膜１１２のエッチング量を最小限
に抑え、配線溝１１４や接続孔１３１が広がるのを防止
することができる。
配線１２４であるＳＯＧ膜を、ＨＦを用いたウェットエ
ッチングにより除去する。これにより、接続孔１３１に
接続する配線溝１１４が形成される。このウェットエッ
チングにおいて、ＦＳＧ膜からなる配線層分離酸化膜１
１３と下地酸化膜１１２もわずかにエッチングされる
が、これらの部分でのエッチング速度は、ＳＯＧ膜にお
けるエッチング速度に比較して十分に小さい。したがっ
て、エッチング時間を適切に制限すれば、配線層分離酸
化膜１１３と下地酸化膜１１２のエッチング量を最小限
に抑え、配線溝１１４や接続孔１３１が広がるのを防止
することができる。
【００８８】次に、図１７（ｈ）に示すように、配線溝
１１４内、接続孔１３１内および配線層分離酸化膜１１
３上に、バリアメタル層となるＴａＮ層１１５を、例え
ばスパッタリングにより膜厚２５ｎｍで形成する。続い
て、ＴａＮ層１１５上にＣｕシード層１１６を、例えば
スパッタリングにより膜厚１００ｎｍで形成する。
１１４内、接続孔１３１内および配線層分離酸化膜１１
３上に、バリアメタル層となるＴａＮ層１１５を、例え
ばスパッタリングにより膜厚２５ｎｍで形成する。続い
て、ＴａＮ層１１５上にＣｕシード層１１６を、例えば
スパッタリングにより膜厚１００ｎｍで形成する。
【００８９】さらに、電解めっき法により配線溝１１４
内および接続孔１３１内を埋め込むように、配線層分離
酸化膜１１３上にＴａＮ層１１５とＣｕシード層１１６
を介してＣｕめっき層１２５を形成する。Ｃｕめっき層
１２５は、例えば配線層分離酸化膜１１３上での膜厚が
１０００ｎｍ程度となるように、厚く形成する。
内および接続孔１３１内を埋め込むように、配線層分離
酸化膜１１３上にＴａＮ層１１５とＣｕシード層１１６
を介してＣｕめっき層１２５を形成する。Ｃｕめっき層
１２５は、例えば配線層分離酸化膜１１３上での膜厚が
１０００ｎｍ程度となるように、厚く形成する。
【００９０】その後、図１４（ａ）に示すように、配線
層分離酸化膜１１３が露出するまでＣＭＰを行い、配線
溝１１４内および接続孔１３１内にのみＣｕめっき層１
２５、Ｃｕシード層１１６およびＴａＮ層１１５を残
す。これにより、Ｃｕの埋め込み配線１１７が形成され
る。その後、アニールを施してＣｕの埋め込み配線中の
不純物を除去したり、Ｃｕのグレインサイズを大きくし
て、さらに低抵抗化したりする。
層分離酸化膜１１３が露出するまでＣＭＰを行い、配線
溝１１４内および接続孔１３１内にのみＣｕめっき層１
２５、Ｃｕシード層１１６およびＴａＮ層１１５を残
す。これにより、Ｃｕの埋め込み配線１１７が形成され
る。その後、アニールを施してＣｕの埋め込み配線中の
不純物を除去したり、Ｃｕのグレインサイズを大きくし
て、さらに低抵抗化したりする。
【００９１】上記の本実施形態の半導体装置の製造方法
によれば、実施形態１および２と同様に、ダミー配線１
２４を形成することにより、相対的に狭い配線スペース
で配線層分離酸化膜１１３の比誘電率εを下げ、配線間
容量を低減して、配線遅延を抑制することができる。
によれば、実施形態１および２と同様に、ダミー配線１
２４を形成することにより、相対的に狭い配線スペース
で配線層分離酸化膜１１３の比誘電率εを下げ、配線間
容量を低減して、配線遅延を抑制することができる。
【００９２】なお、上記の本実施形態において、ダミー
配線としてＳＯＧ膜のかわりにＡｌ層を用いることもで
きる。Ａｌ層を用いた場合、ステップカバレージが不足
して接続孔１３１内を埋め込むことはできないが、ダミ
ー配線は除去され、接続孔１３１内は最終的にＣｕ配線
１１７によって埋め込まれるため問題はない。
配線としてＳＯＧ膜のかわりにＡｌ層を用いることもで
きる。Ａｌ層を用いた場合、ステップカバレージが不足
して接続孔１３１内を埋め込むことはできないが、ダミ
ー配線は除去され、接続孔１３１内は最終的にＣｕ配線
１１７によって埋め込まれるため問題はない。
【００９３】但し、ダミー配線としてＡｌ層を用いた場
合に、ダミー配線を加工するためのリソグラフィ工程で
合わせずれが起こると、接続孔１３１上の一部でＡｌ層
がエッチングされる可能性がある。この場合、接続孔１
３１が露出し、接続孔１３１がエッチングにより損傷を
受ける可能性がある。
合に、ダミー配線を加工するためのリソグラフィ工程で
合わせずれが起こると、接続孔１３１上の一部でＡｌ層
がエッチングされる可能性がある。この場合、接続孔１
３１が露出し、接続孔１３１がエッチングにより損傷を
受ける可能性がある。
【００９４】したがって、接続孔１３１内を例えばＳＯ
Ｇ膜で埋め込んでから、その上層にダミー配線となるＡ
ｌ層を形成してもよい。これにより、接続孔１３１がエ
ッチングの間、保護される。接続孔１３１内のＳＯＧ膜
は、配線溝１１４内および接続孔１３１内に埋め込み配
線を形成する前に、例えばＨＦを用いて除去すればよ
い。
Ｇ膜で埋め込んでから、その上層にダミー配線となるＡ
ｌ層を形成してもよい。これにより、接続孔１３１がエ
ッチングの間、保護される。接続孔１３１内のＳＯＧ膜
は、配線溝１１４内および接続孔１３１内に埋め込み配
線を形成する前に、例えばＨＦを用いて除去すればよ
い。
【００９５】上記の本発明の実施形態の半導体装置によ
れば、配線スペースの狭い箇所で選択的に絶縁膜の比誘
電率εが低くなり、配線間容量が低減される。したがっ
て、配線遅延が抑制され、半導体装置が高速化される。
上記の本発明の実施形態の半導体装置の製造方法によれ
ば、層間絶縁膜の吸湿性の増加や密着性の悪化を防止し
ながら、配線スペースの狭い箇所の絶縁膜を選択的に低
誘電率化することができる。
れば、配線スペースの狭い箇所で選択的に絶縁膜の比誘
電率εが低くなり、配線間容量が低減される。したがっ
て、配線遅延が抑制され、半導体装置が高速化される。
上記の本発明の実施形態の半導体装置の製造方法によれ
ば、層間絶縁膜の吸湿性の増加や密着性の悪化を防止し
ながら、配線スペースの狭い箇所の絶縁膜を選択的に低
誘電率化することができる。
【００９６】本発明の半導体装置およびその製造方法の
実施形態は、上記の説明に限定されない。例えば、上記
の実施形態においては、Ｓｉ基板１１１上に単層のＣｕ
配線１１７が形成される例を示したが、Ｓｉ基板１１１
は、Ｓｉ基板１１１上に形成された配線層に置き換える
こともできる。また、上記の実施形態のプロセスを繰り
返すことにより、多層の埋め込み配線を形成することも
できる。その他、本発明の要旨を逸脱しない範囲で、種
々の変更が可能である。
実施形態は、上記の説明に限定されない。例えば、上記
の実施形態においては、Ｓｉ基板１１１上に単層のＣｕ
配線１１７が形成される例を示したが、Ｓｉ基板１１１
は、Ｓｉ基板１１１上に形成された配線層に置き換える
こともできる。また、上記の実施形態のプロセスを繰り
返すことにより、多層の埋め込み配線を形成することも
できる。その他、本発明の要旨を逸脱しない範囲で、種
々の変更が可能である。
【００９７】
【発明の効果】本発明の半導体装置によれば、絶縁膜の
吸湿性の増加や密着性の悪化が防止されながら、配線間
の絶縁膜が低誘電率化され、配線遅延が抑制される。本
発明の半導体装置の製造方法によれば、配線スペースの
狭い部分で配線間容量を低減させることが可能となる。
吸湿性の増加や密着性の悪化が防止されながら、配線間
の絶縁膜が低誘電率化され、配線遅延が抑制される。本
発明の半導体装置の製造方法によれば、配線スペースの
狭い部分で配線間容量を低減させることが可能となる。
【図１】図１は本発明の半導体装置の実施形態に係り、
配線間にＦＳＧ膜を形成した場合の配線スペースと配線
容量との関係を示す図である。
配線間にＦＳＧ膜を形成した場合の配線スペースと配線
容量との関係を示す図である。
【図２】図２は本発明の半導体装置の配線間に形成され
るボイドを表す模式図である。
るボイドを表す模式図である。
【図３】図３（ａ）は本発明の実施形態１に係る半導体
装置の配線部分の断面図であり、図３（ｂ）は本発明の
実施形態１に係る半導体装置の製造方法の製造工程を示
す断面図である。
装置の配線部分の断面図であり、図３（ｂ）は本発明の
実施形態１に係る半導体装置の製造方法の製造工程を示
す断面図である。
【図４】図４（ｃ）および（ｄ）は本発明の実施形態１
に係る半導体装置の製造方法の製造工程を示す断面図で
ある。
に係る半導体装置の製造方法の製造工程を示す断面図で
ある。
【図５】図５（ｅ）および（ｆ）は本発明の実施形態１
に係る半導体装置の製造方法の製造工程を示す断面図で
ある。
に係る半導体装置の製造方法の製造工程を示す断面図で
ある。
【図６】図６（ｇ）は本発明の実施形態１に係る半導体
装置の製造方法の製造工程を示す断面図である。
装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）は本発明の実施形態２に係る半導体
装置の配線部分の断面図であり、図７（ｂ）は本発明の
実施形態２に係る半導体装置の製造方法の製造工程を示
す断面図である。
装置の配線部分の断面図であり、図７（ｂ）は本発明の
実施形態２に係る半導体装置の製造方法の製造工程を示
す断面図である。
【図８】図８（ｃ）および（ｄ）は本発明の実施形態２
に係る半導体装置の製造方法の製造工程を示す断面図で
ある。
に係る半導体装置の製造方法の製造工程を示す断面図で
ある。
【図９】図９（ｅ）および（ｆ）は本発明の実施形態２
に係る半導体装置の製造方法の製造工程を示す断面図で
ある。
に係る半導体装置の製造方法の製造工程を示す断面図で
ある。
【図１０】図１０（ｇ）および（ｈ）は本発明の実施形
態２に係る半導体装置の製造方法の製造工程を示す断面
図である。
態２に係る半導体装置の製造方法の製造工程を示す断面
図である。
【図１１】図１１（ａ）は本発明の実施形態３に係る半
導体装置の配線部分の断面図であり、図１１（ｂ）は本
発明の実施形態３に係る半導体装置の製造方法の製造工
程を示す断面図である。
導体装置の配線部分の断面図であり、図１１（ｂ）は本
発明の実施形態３に係る半導体装置の製造方法の製造工
程を示す断面図である。
【図１２】図１２（ｃ）および（ｄ）は本発明の実施形
態３に係る半導体装置の製造方法の製造工程を示す断面
図である。
態３に係る半導体装置の製造方法の製造工程を示す断面
図である。
【図１３】図１３（ｅ）は本発明の実施形態３に係る半
導体装置の製造方法の製造工程を示す断面図である。
導体装置の製造方法の製造工程を示す断面図である。
【図１４】図１４（ａ）は本発明の実施形態４に係る半
導体装置の配線部分の断面図であり、図１４（ｂ）は本
発明の実施形態４に係る半導体装置の製造方法の製造工
程を示す断面図である。
導体装置の配線部分の断面図であり、図１４（ｂ）は本
発明の実施形態４に係る半導体装置の製造方法の製造工
程を示す断面図である。
【図１５】図１５（ｃ）および（ｄ）は本発明の実施形
態４に係る半導体装置の製造方法の製造工程を示す断面
図である。
態４に係る半導体装置の製造方法の製造工程を示す断面
図である。
【図１６】図１６（ｅ）および（ｆ）は本発明の実施形
態４に係る半導体装置の製造方法の製造工程を示す断面
図である。
態４に係る半導体装置の製造方法の製造工程を示す断面
図である。
【図１７】図１７（ｇ）および（ｈ）は本発明の実施形
態４に係る半導体装置の製造方法の製造工程を示す断面
図である。
態４に係る半導体装置の製造方法の製造工程を示す断面
図である。
【図１８】図１８（ａ）および（ｂ）は従来の半導体装
置の製造方法の製造工程を示す断面図である。
置の製造方法の製造工程を示す断面図である。
【図１９】図１９（ｃ）および（ｄ）は従来の半導体装
置の製造方法の製造工程を示す断面図である。
置の製造方法の製造工程を示す断面図である。
１０１…配線、１０２…絶縁膜、１０３…ボイド、１０
４…導電層、１１１…Ｓｉ基板、１１２…下地酸化膜、
１１３…配線層分離酸化膜、１１４…配線溝、１１５…
ＴａＮ層、１１６…Ｃｕシード層、１１７…Ｃｕ配線、
１２１…Ａｌ層、１２２…ＴｉＮ層、１２３…ＳｉＯＮ
層、１２４…ダミー配線、１２５…Ｃｕめっき層、１３
１…接続孔、１３２…プラグ、１３３…ＳｉＮ層、１４
１…ＳＯＧ膜、２０１…Ｓｉ基板、２０２…下地酸化
膜、２０３…ＳｉＮ層、２０４…配線層分離酸化膜、２
０５…配線溝、２０６…ＴａＮ層、２０７…Ｃｕシード
層、２０８…Ｃｕめっき層、２０９…Ｃｕ配線。
４…導電層、１１１…Ｓｉ基板、１１２…下地酸化膜、
１１３…配線層分離酸化膜、１１４…配線溝、１１５…
ＴａＮ層、１１６…Ｃｕシード層、１１７…Ｃｕ配線、
１２１…Ａｌ層、１２２…ＴｉＮ層、１２３…ＳｉＯＮ
層、１２４…ダミー配線、１２５…Ｃｕめっき層、１３
１…接続孔、１３２…プラグ、１３３…ＳｉＮ層、１４
１…ＳＯＧ膜、２０１…Ｓｉ基板、２０２…下地酸化
膜、２０３…ＳｉＮ層、２０４…配線層分離酸化膜、２
０５…配線溝、２０６…ＴａＮ層、２０７…Ｃｕシード
層、２０８…Ｃｕめっき層、２０９…Ｃｕ配線。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F033 HH11 HH21 HH32 HH33 HH34
JJ03 JJ11 JJ19 KK01 LL04
LL08 MM01 MM12 MM13 PP15
PP27 PP33 QQ03 QQ08 QQ09
QQ10 QQ11 QQ12 QQ19 QQ25
QQ37 QQ48 QQ73 RR01 RR04
RR06 RR08 RR11 RR29 SS11
SS15 VV01 XX01 XX10 XX14
XX25 XX27
Claims (17)
- 【請求項１】第１の導電層と、 前記第１の導電層上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成された第２の絶縁膜と、 前記第２の絶縁膜に配線パターンで形成された、前記第
１の絶縁膜に達する配線溝と、 前記配線溝に埋め込まれた配線と、 前記第１の導電層と前記配線とを接続するように、前記
第１の絶縁膜に形成された接続孔とを有する半導体装置
であって、 隣接する前記配線間の間隔が相対的に狭い部分の前記第
２の絶縁膜は、前記間隔が相対的に広い部分の前記第２
の絶縁膜に比較して低誘電率である半導体装置。 - 【請求項２】前記第２の絶縁膜はフッ素を含有するシリ
コン酸化膜であり、前記間隔が相対的に狭い部分の前記
第２の絶縁膜は、前記間隔が相対的に広い部分の前記第
２の絶縁膜に比較して、フッ素を高濃度で含有する請求
項１記載の半導体装置。 - 【請求項３】前記間隔が相対的に狭い部分の前記第２の
絶縁膜は、前記配線に接しない第１の空隙を有する請求
項１記載の半導体装置。 - 【請求項４】前記間隔が相対的に広い部分の前記第２の
絶縁膜は、前記第１の空隙より小さく、かつ前記配線に
接しない第２の空隙を有する請求項３記載の半導体装
置。 - 【請求項５】前記間隔が相対的に広い部分の前記第２の
絶縁膜は、空隙をもたない請求項３記載の半導体装置。 - 【請求項６】前記配線溝と前記配線との間に、前記第１
の絶縁膜および前記第２の絶縁膜の少なくとも一方と前
記配線との反応を防止するバリアメタル層をさらに有す
る請求項１記載の半導体装置。 - 【請求項７】前記第１の導電層は半導体基板の一部を含
む請求項１記載の半導体装置。 - 【請求項８】前記第１の導電層上に第１の絶縁膜を形成
する工程と、 前記第１の絶縁膜に、前記第１の導電層に達する孔を形
成する工程と、 前記第１の絶縁膜上の一部と前記孔上に、配線パターン
で犠牲膜を形成する工程と、 前記犠牲膜を被覆する第２の絶縁膜を形成する工程であ
って、隣接する前記犠牲膜間の間隔が相対的に狭い部分
で、前記間隔が相対的に広い部分に比較して、低誘電率
となるような前記第２の絶縁膜を形成する工程と、 前記犠牲膜上の前記第２絶縁膜を除去する工程と、 前記犠牲膜を除去し、前記第２の絶縁膜に配線溝を形成
する工程と、 前記配線溝内に配線を形成する工程とを有する半導体装
置の製造方法。 - 【請求項９】前記第２の絶縁膜を形成する工程は、化学
気相成長によりフッ素を含有するシリコン酸化膜を形成
する工程を含み、 前記間隔が相対的に狭い部分で、前記間隔が相対的に広
い部分に比較して、前記第２の絶縁膜にフッ素を高濃度
で含有させる請求項８記載の半導体装置の製造方法。 - 【請求項１０】前記第２の絶縁膜を形成する工程におい
て、前記間隔が相対的に狭い部分の前記第２の絶縁膜
に、前記犠牲膜に接しない第１の空隙を形成する請求項
８記載の半導体装置の製造方法。 - 【請求項１１】前記第２の絶縁膜を形成する工程におい
て、前記間隔が相対的に広い部分の前記第２の絶縁膜
に、前記第１の空隙より小さく、かつ前記犠牲膜に接し
ない第２の空隙を形成する請求項１０記載の半導体装置
の製造方法。 - 【請求項１２】前記第２の絶縁膜を形成する工程におい
て、前記間隔が相対的に広い部分の前記第２の絶縁膜
に、空隙を形成しない請求項１０記載の半導体装置の製
造方法。 - 【請求項１３】前記犠牲膜を形成する前に、前記孔内に
導電体からなるプラグを形成する工程をさらに有し、 前記配線を、前記プラグに電気的に接続するように形成
する請求項８記載の半導体装置の製造方法。 - 【請求項１４】前記配線を形成する工程は、前記配線溝
内を埋め込むように、前記第２の絶縁膜上に配線材料層
を形成する工程と、 前記第２の絶縁膜が露出するまで、前記配線材料層の表
面に化学的機械研磨を行う工程とを含む請求項８記載の
半導体装置の製造方法。 - 【請求項１５】前記配線材料層を形成する工程におい
て、前記配線溝を介して前記孔内にも配線材料を埋め込
む請求項１４記載の半導体装置の製造方法。 - 【請求項１６】前記配線材料層を形成する工程は、電解
めっき工程を含む請求項１４記載の半導体装置の製造方
法。 - 【請求項１７】前記第１の絶縁膜を形成後、前記犠牲膜
を形成する前に、前記第１の絶縁膜と前記犠牲膜との層
間に、前記犠牲膜に対してエッチング速度を十分に遅く
することが可能であるエッチングストッパー層を形成す
る工程をさらに有する請求項８記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001254459A JP4967207B2 (ja) | 2001-08-24 | 2001-08-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001254459A JP4967207B2 (ja) | 2001-08-24 | 2001-08-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003068846A true JP2003068846A (ja) | 2003-03-07 |
| JP4967207B2 JP4967207B2 (ja) | 2012-07-04 |
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ID=19082619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001254459A Expired - Fee Related JP4967207B2 (ja) | 2001-08-24 | 2001-08-24 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4967207B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013026318A (ja) * | 2011-07-19 | 2013-02-04 | Fujitsu Ltd | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001085517A (ja) * | 1999-09-13 | 2001-03-30 | Sony Corp | 半導体装置およびその製造方法 |
| US6214719B1 (en) * | 1999-09-30 | 2001-04-10 | Novellus Systems, Inc. | Method of implementing air-gap technology for low capacitance ILD in the damascene scheme |
-
2001
- 2001-08-24 JP JP2001254459A patent/JP4967207B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001085517A (ja) * | 1999-09-13 | 2001-03-30 | Sony Corp | 半導体装置およびその製造方法 |
| US6214719B1 (en) * | 1999-09-30 | 2001-04-10 | Novellus Systems, Inc. | Method of implementing air-gap technology for low capacitance ILD in the damascene scheme |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013026318A (ja) * | 2011-07-19 | 2013-02-04 | Fujitsu Ltd | 半導体装置の製造方法 |
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