JP2003303808A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】層間絶縁膜に低誘電率のＭＳＱを用いた場合、
レジストをマスクにＭＳＱに開口を形成し、ＭＳＱが露
出した状態でレジストアッシングすると、ＭＳＱ中のＣ
Ｈ３基残存率は０％となり、アッシング後のＭＳＱの形
状はオーバーエッチングの状態となってその上の膜が庇
となり、次工程においてＭＳＱの開口にＣｕ埋め込みが
できなくなる。 【解決手段】アッシング条件を低温（−２０℃〜６０
℃）、低圧（５〜２００ｍＴｏｒｒ）とし、さらにＲＦ
投入をバイアスパワー、ソースパワーの順にすることに
よりＭＳＱ３、７の低誘電率性を決定するＣＨ３基を膜
中に残存させることが可能となる。
レジストをマスクにＭＳＱに開口を形成し、ＭＳＱが露
出した状態でレジストアッシングすると、ＭＳＱ中のＣ
Ｈ３基残存率は０％となり、アッシング後のＭＳＱの形
状はオーバーエッチングの状態となってその上の膜が庇
となり、次工程においてＭＳＱの開口にＣｕ埋め込みが
できなくなる。 【解決手段】アッシング条件を低温（−２０℃〜６０
℃）、低圧（５〜２００ｍＴｏｒｒ）とし、さらにＲＦ
投入をバイアスパワー、ソースパワーの順にすることに
よりＭＳＱ３、７の低誘電率性を決定するＣＨ３基を膜
中に残存させることが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特に、低誘電率絶縁膜を層間絶縁膜として有する
半導体装置の製造方法の中で、低誘電率絶縁膜の特性に
影響を及ぼさないレジストパターンのアッシング方法に
関するものである。
方法、特に、低誘電率絶縁膜を層間絶縁膜として有する
半導体装置の製造方法の中で、低誘電率絶縁膜の特性に
影響を及ぼさないレジストパターンのアッシング方法に
関するものである。
【０００２】
【従来の技術】近年、高密度配線手法として盛んに用い
られるダマシンでは、層間絶縁膜としてＭＳＱ（Ｍｅｔ
ｈｙｌ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）等の低誘電率
絶縁膜が用いられる。低誘電率絶縁膜を用いたダマシン
の形成方法を図６の断面図を参照して説明する。まず、
下層Ｃｕ配線１０１の上、ＳｉＣ（シリコンカーバイ
ド：ビアストッパー）１０２、ＭＳＱ（ビア層間膜）１
０３、ＳｉＣ（溝ストッパー）１０４を順に堆積させ、
ＳｉＣ１０４及びＭＳＱ１０３の一部にビアパターンを
形成し、その後、ＭＳＱ１０７、ＳｉＣ１０８、（溝ス
トッパー）、ＡＲＣ（反射防止膜）１０９、ＫｒＦレジ
スト１１０を順次堆積してＫｒＦレジスト１１０、ＡＲ
Ｃ１０９に溝パターンを形成する。ＫｒＦレジスト１１
０、ＡＲＣ１０９の溝パターンをマスクとして、ＳｉＣ
１０８、ＭＳＱ１０７をエッチングし、さらにＭＳＱ１
０３の残りの部分をエッチング除去する（図６
（ａ））。
られるダマシンでは、層間絶縁膜としてＭＳＱ（Ｍｅｔ
ｈｙｌ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）等の低誘電率
絶縁膜が用いられる。低誘電率絶縁膜を用いたダマシン
の形成方法を図６の断面図を参照して説明する。まず、
下層Ｃｕ配線１０１の上、ＳｉＣ（シリコンカーバイ
ド：ビアストッパー）１０２、ＭＳＱ（ビア層間膜）１
０３、ＳｉＣ（溝ストッパー）１０４を順に堆積させ、
ＳｉＣ１０４及びＭＳＱ１０３の一部にビアパターンを
形成し、その後、ＭＳＱ１０７、ＳｉＣ１０８、（溝ス
トッパー）、ＡＲＣ（反射防止膜）１０９、ＫｒＦレジ
スト１１０を順次堆積してＫｒＦレジスト１１０、ＡＲ
Ｃ１０９に溝パターンを形成する。ＫｒＦレジスト１１
０、ＡＲＣ１０９の溝パターンをマスクとして、ＳｉＣ
１０８、ＭＳＱ１０７をエッチングし、さらにＭＳＱ１
０３の残りの部分をエッチング除去する（図６
（ａ））。
【０００３】次に、ＫｒＦレジスト１１０、ＡＲＣ１０
９を従来のノーマルＯ２アッシング条件、すなわち、高
温（２００℃〜３００℃）、高圧（０．５〜２．０Ｔｏ
ｒｒ）、バイアスパワーゼロワットで除去する（図６
（ｂ））。
９を従来のノーマルＯ２アッシング条件、すなわち、高
温（２００℃〜３００℃）、高圧（０．５〜２．０Ｔｏ
ｒｒ）、バイアスパワーゼロワットで除去する（図６
（ｂ））。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
条件の下にレシストパターンを除去する場合、ＭＳＱ１
０３、１０７中のＣＨ３基残存率は０％となり、完全に
膜ダメージを受ける。また、アッシング後のＭＳＱの形
状は、ＭＳＱ１０３、１０７の側壁が図６（ｂ）に示さ
れるようにオーバーハング形状となり、次工程におい
て、ＭＳＱの開口にＣｕ埋め込みができなくなる。さら
に、ＭＳＱの膜変質により、ＭＳＱの誘電率が上昇す
る。これは、高温下でＯ２ガスを用いるアッシングで
は、ＭＳＱ中のＣＨ３基が酸素と反応し易く、ＣＨ３基
が消費されてしまうためである。
条件の下にレシストパターンを除去する場合、ＭＳＱ１
０３、１０７中のＣＨ３基残存率は０％となり、完全に
膜ダメージを受ける。また、アッシング後のＭＳＱの形
状は、ＭＳＱ１０３、１０７の側壁が図６（ｂ）に示さ
れるようにオーバーハング形状となり、次工程におい
て、ＭＳＱの開口にＣｕ埋め込みができなくなる。さら
に、ＭＳＱの膜変質により、ＭＳＱの誘電率が上昇す
る。これは、高温下でＯ２ガスを用いるアッシングで
は、ＭＳＱ中のＣＨ３基が酸素と反応し易く、ＣＨ３基
が消費されてしまうためである。
【０００５】本発明の目的は、レシストパターンを除去
するためのアッシング工程において、同時にアッシング
ガスに晒される低誘電率膜の低誘電率特性に影響を及ぼ
すことのないアッシング方法を用いた半導体装置の製造
方法を提供することにある。
するためのアッシング工程において、同時にアッシング
ガスに晒される低誘電率膜の低誘電率特性に影響を及ぼ
すことのないアッシング方法を用いた半導体装置の製造
方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、層間絶縁膜の上に形成されたフォトレジスト
を前記層間絶縁膜が一部露出した状態で酸素を含むプラ
ズマを用いたアッシングにより除去する半導体装置の製
造方法であって、前記アッシングにおいて、前記層間絶
縁膜が形成された基板に対するバイアスパワーが、前記
プラズマを活性化させるソースパワーよりも先に印加さ
れることを特徴とする。
造方法は、層間絶縁膜の上に形成されたフォトレジスト
を前記層間絶縁膜が一部露出した状態で酸素を含むプラ
ズマを用いたアッシングにより除去する半導体装置の製
造方法であって、前記アッシングにおいて、前記層間絶
縁膜が形成された基板に対するバイアスパワーが、前記
プラズマを活性化させるソースパワーよりも先に印加さ
れることを特徴とする。
【０００７】上記本発明の半導体装置の製造方法におい
て、前記バイアスパワーが、前記ソースパワーよりも３
〜３０秒先に印加され、前記アッシングが、温度−２０
℃〜６０℃、ガス圧５〜２００ｍｔｏｒｒ、イオン入射
エネルギーＶｐｐ＝１０〜８００Ｖとなる前記バイアス
パワーの条件の下に行われる。
て、前記バイアスパワーが、前記ソースパワーよりも３
〜３０秒先に印加され、前記アッシングが、温度−２０
℃〜６０℃、ガス圧５〜２００ｍｔｏｒｒ、イオン入射
エネルギーＶｐｐ＝１０〜８００Ｖとなる前記バイアス
パワーの条件の下に行われる。
【０００８】また、上記本発明の半導体装置の製造方法
において、前記層間絶縁膜はＣＨ３基を有し、例えば、
前記層間絶縁膜はＭＳＱ（Ｍｅｔｈｙｌ Ｓｉｌｓｅｓ
ｑｕｉｏｘａｎｅ）、或いは、ＨＳＱ（Ｈｙｄｒｏｇｅ
ｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）からなる。
において、前記層間絶縁膜はＣＨ３基を有し、例えば、
前記層間絶縁膜はＭＳＱ（Ｍｅｔｈｙｌ Ｓｉｌｓｅｓ
ｑｕｉｏｘａｎｅ）、或いは、ＨＳＱ（Ｈｙｄｒｏｇｅ
ｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）からなる。
【０００９】
【発明の実施の形態】本発明の第１の実施形態について
図１〜４を参照して説明する。図１は、いわゆるミドル
ファースト方法を用いてデュアルダマシンを形成した場
合の一部工程を示す断面図である。
図１〜４を参照して説明する。図１は、いわゆるミドル
ファースト方法を用いてデュアルダマシンを形成した場
合の一部工程を示す断面図である。
【００１０】まず、下層Ｃｕ配線１の上に、ＳｉＣ（シ
リコンカーバイド：ビアストッパー）２を５０ｎｍ、Ｍ
ＳＱ（ビア層間膜）３を４００ｎｍ、ＳｉＣ（溝ストッ
パー）４を５０ｎｍの厚さに順に堆積させる。次に、Ａ
ＲＣ（反射防止膜）５、ＫｒＦレジスト６を塗布し、Ｋ
ｒＦレジスト６に０．１８μｍ径のビアを露光、現像す
る。
リコンカーバイド：ビアストッパー）２を５０ｎｍ、Ｍ
ＳＱ（ビア層間膜）３を４００ｎｍ、ＳｉＣ（溝ストッ
パー）４を５０ｎｍの厚さに順に堆積させる。次に、Ａ
ＲＣ（反射防止膜）５、ＫｒＦレジスト６を塗布し、Ｋ
ｒＦレジスト６に０．１８μｍ径のビアを露光、現像す
る。
【００１１】次に、ＫｒＦレジスト６をマスクとして、
ＡＲＣ５及びＳｉＣ４をドライエッチングする。エッチ
ングは、２周波ＲＩＥエッチャーにてＣＦ４、Ａｒ、Ｏ
２ガスプラズマを用いて行った。ＳｉＣビアエッチング
後、ＭＳＱ３が露出する（図１（ａ））。次に、ＫｒＦ
レジスト６及びＡＲＣ５をアッシングするが、ＭＳＱ３
が露出しているので、ＭＳＱ３に膜ダメージを与えるこ
となくアッシングする必要があり、ここで本発明を適用
することになる。
ＡＲＣ５及びＳｉＣ４をドライエッチングする。エッチ
ングは、２周波ＲＩＥエッチャーにてＣＦ４、Ａｒ、Ｏ
２ガスプラズマを用いて行った。ＳｉＣビアエッチング
後、ＭＳＱ３が露出する（図１（ａ））。次に、ＫｒＦ
レジスト６及びＡＲＣ５をアッシングするが、ＭＳＱ３
が露出しているので、ＭＳＱ３に膜ダメージを与えるこ
となくアッシングする必要があり、ここで本発明を適用
することになる。
【００１２】図２に本実施形態で使用したアッシャーの
装置構成図を示す。ソース源は、誘導結合プラズマ（Ｉ
ＣＰ）である。
装置構成図を示す。ソース源は、誘導結合プラズマ（Ｉ
ＣＰ）である。
【００１３】アッシングガスはガス導入ライン１１を通
って供給される。ソースＲＦ電源１３から高周波電力が
供給され、コイル１２により誘導結合プラズマが発生す
る。被処理ウェハ１５は真空チャンバー１７内において
ステージ１６に固定される。ステージ１６の温度は可変
（−２０℃〜２５０℃）である。プラズマはダウンフロ
ーによりウェハまで到達し、アッシング処理が可能にな
る。アッシング後の反応生成物及びガスは、排気ライン
１４を通って排気される。
って供給される。ソースＲＦ電源１３から高周波電力が
供給され、コイル１２により誘導結合プラズマが発生す
る。被処理ウェハ１５は真空チャンバー１７内において
ステージ１６に固定される。ステージ１６の温度は可変
（−２０℃〜２５０℃）である。プラズマはダウンフロ
ーによりウェハまで到達し、アッシング処理が可能にな
る。アッシング後の反応生成物及びガスは、排気ライン
１４を通って排気される。
【００１４】本実施形態のアッシングはＲＦの印加条件
に最大の特徴を有しており、まずバイアスパワーを印加
し、その３秒後にソースパワーを印加する。本実施形態
でのその他のアッシング条件を以下に示す。 ガス圧：１００ｍＴｏｒｒ ガス流量：Ｏ２：１２０ ｓｃｃｍ ソースパワー：１５００ Ｗ バイアスパワー：１５０ Ｗ アッシング温度：２０℃ アッシング時間：発光終点＋１００％相当のオーバーア
ッシング ここで、ＭＳＱの構造を図３に示す。
に最大の特徴を有しており、まずバイアスパワーを印加
し、その３秒後にソースパワーを印加する。本実施形態
でのその他のアッシング条件を以下に示す。 ガス圧：１００ｍＴｏｒｒ ガス流量：Ｏ２：１２０ ｓｃｃｍ ソースパワー：１５００ Ｗ バイアスパワー：１５０ Ｗ アッシング温度：２０℃ アッシング時間：発光終点＋１００％相当のオーバーア
ッシング ここで、ＭＳＱの構造を図３に示す。
【００１５】Ｓｉ−Ｏ鎖にＣＨ３基が結合されており、
ＭＳＱのアッシングによる膜ダメージはＣＨ３基の残存
率によって評価が可能である。ＣＨ３基の残存率は、ウ
ェハ全面に成膜された膜厚４００ｎｍのＭＳＱを上記ア
ッシング条件にて２分間処理した後、ＦＴ−ＩＲのＣＨ
３基ピーク（２９００ｃｍ −１）の強度変化から見積
もった。その結果、図４に示すように、ソースパワーを
先に印加した場合は、ＣＨ３基の残存率は６７％であ
り、ダメージが大きかったが、バイアスパワーを先に印
加した場合は、ＣＨ３基の残存率は９０％であり、ほぼ
ダメージが入っていないことが分かった。また、バイア
スパワーを印加してから、ソースパワーを印加するまで
の時間が、３〜３０秒の範囲においてもダメージ抑制に
効果があることが確認された。
ＭＳＱのアッシングによる膜ダメージはＣＨ３基の残存
率によって評価が可能である。ＣＨ３基の残存率は、ウ
ェハ全面に成膜された膜厚４００ｎｍのＭＳＱを上記ア
ッシング条件にて２分間処理した後、ＦＴ−ＩＲのＣＨ
３基ピーク（２９００ｃｍ −１）の強度変化から見積
もった。その結果、図４に示すように、ソースパワーを
先に印加した場合は、ＣＨ３基の残存率は６７％であ
り、ダメージが大きかったが、バイアスパワーを先に印
加した場合は、ＣＨ３基の残存率は９０％であり、ほぼ
ダメージが入っていないことが分かった。また、バイア
スパワーを印加してから、ソースパワーを印加するまで
の時間が、３〜３０秒の範囲においてもダメージ抑制に
効果があることが確認された。
【００１６】また、実際の形状サンプルに本実施形態の
アッシング条件を適用した結果、ＭＳＱ３において、膜
ダメージが発生した場合に発生する図６（ｂ）のような
オーバーハングは見られなかった。また、同時にレジス
トも除去できることが確認された。本実施形態のアッシ
ング条件を適用すれば、従来のＯ２プラズマを行う場合
でも、処理温度を低温化してＣＨ３基との反応性を低下
させ、ガス圧を低圧化してエッチングの異方性を増大さ
せ、さらにバイアスパワーをソースパワーよりも先に印
加することにより、ＭＳＱ膜表面に硬化層を形成し、Ｍ
ＳＱ内部へのＯ２拡散を抑制することができ、ＭＳＱ膜
ダメージ抑制とレジスト剥離の両立が可能となった。
アッシング条件を適用した結果、ＭＳＱ３において、膜
ダメージが発生した場合に発生する図６（ｂ）のような
オーバーハングは見られなかった。また、同時にレジス
トも除去できることが確認された。本実施形態のアッシ
ング条件を適用すれば、従来のＯ２プラズマを行う場合
でも、処理温度を低温化してＣＨ３基との反応性を低下
させ、ガス圧を低圧化してエッチングの異方性を増大さ
せ、さらにバイアスパワーをソースパワーよりも先に印
加することにより、ＭＳＱ膜表面に硬化層を形成し、Ｍ
ＳＱ内部へのＯ２拡散を抑制することができ、ＭＳＱ膜
ダメージ抑制とレジスト剥離の両立が可能となった。
【００１７】図１のミドルファースト方法でのデュアル
ダマシン形成方法の説明に戻る。図１（ａ）の状態か
ら、ＫｒＦレジスト６及びＡＲＣ５をアッシングして除
去した後に、有機剥離液処理を行い、ＭＳＱ７（溝層間
膜）を４００ｎｍ成膜する。
ダマシン形成方法の説明に戻る。図１（ａ）の状態か
ら、ＫｒＦレジスト６及びＡＲＣ５をアッシングして除
去した後に、有機剥離液処理を行い、ＭＳＱ７（溝層間
膜）を４００ｎｍ成膜する。
【００１８】さらに、ＳｉＣ８（ハードマスク）を５０
ｎｍ成膜し、ＡＲＣ９、ＫｒＦレジスト１０を塗布し、
ＫｒＦレジスト１０にＬ／Ｓ＝０．２０μｍ／０．２０
μｍの溝パターンを露光する。次に、ＫｒＦレジスト１
０をマスクとして、ＡＲＣ９、ＳｉＣ８、ＭＳＱ７をド
ライエッチングする。ＡＲＣ９、ＳｉＣ８のエッチング
ガスにはＣＦ４、Ａｒ、Ｏ２を用い、溝ＭＳＱ７のエッ
チングガスにはＣ４Ｆ８、Ａｒ、Ｎ２を用いた。溝ＭＳ
Ｑ７のエッチングは、ＳｉＣ４ストッパーで止まり、次
にビアＭＳＱ３を引き続きエッチングすることにより、
図１（ｂ）のような構造となる。次に、ＫｒＦレジスト
６及びＡＲＣ５をアッシングするが、ＭＳＱ３及び７が
露出しているので、ＭＳＱ３及び７に膜ダメージを生じ
させることなくアッシングする必要があり、本工程にお
いても上述の本実施形態のアッシング条件を適用した。
ＭＳＱ３及び７において、レジストを除去した後にＳｉ
Ｃ４、８のオーバーハングは見られず、本実施形態の有
効性が確認された。
ｎｍ成膜し、ＡＲＣ９、ＫｒＦレジスト１０を塗布し、
ＫｒＦレジスト１０にＬ／Ｓ＝０．２０μｍ／０．２０
μｍの溝パターンを露光する。次に、ＫｒＦレジスト１
０をマスクとして、ＡＲＣ９、ＳｉＣ８、ＭＳＱ７をド
ライエッチングする。ＡＲＣ９、ＳｉＣ８のエッチング
ガスにはＣＦ４、Ａｒ、Ｏ２を用い、溝ＭＳＱ７のエッ
チングガスにはＣ４Ｆ８、Ａｒ、Ｎ２を用いた。溝ＭＳ
Ｑ７のエッチングは、ＳｉＣ４ストッパーで止まり、次
にビアＭＳＱ３を引き続きエッチングすることにより、
図１（ｂ）のような構造となる。次に、ＫｒＦレジスト
６及びＡＲＣ５をアッシングするが、ＭＳＱ３及び７が
露出しているので、ＭＳＱ３及び７に膜ダメージを生じ
させることなくアッシングする必要があり、本工程にお
いても上述の本実施形態のアッシング条件を適用した。
ＭＳＱ３及び７において、レジストを除去した後にＳｉ
Ｃ４、８のオーバーハングは見られず、本実施形態の有
効性が確認された。
【００１９】本実施形態のアッシング条件をさらに詳細
に説明すると、Ｃｕ配線層間膜であるＭＳＱが露出して
いる状態において、Ｏ２ガスプラズマでも低温（−２０
℃〜６０℃）、低圧（５〜２００ｍＴｏｒｒ）におい
て、ＲＦ投入をバイアスパワー、ソースパワーの順にす
ることによりダメージの抑制が可能となる。バイアスパ
ワーは、イオン入射エネルギーＶｐｐ＝１０〜８００Ｖ
を満たす条件に設定される。
に説明すると、Ｃｕ配線層間膜であるＭＳＱが露出して
いる状態において、Ｏ２ガスプラズマでも低温（−２０
℃〜６０℃）、低圧（５〜２００ｍＴｏｒｒ）におい
て、ＲＦ投入をバイアスパワー、ソースパワーの順にす
ることによりダメージの抑制が可能となる。バイアスパ
ワーは、イオン入射エネルギーＶｐｐ＝１０〜８００Ｖ
を満たす条件に設定される。
【００２０】また、アッシング装置としては、ダウンフ
ロー型表面波プラズマアッシャー、ＩＣＰ型プラズマア
ッシャー、又は、エッチング装置（２周波ＲＩＥ、ＩＣ
Ｐ）などバイアスパワーを印加できる装置であれば、い
ずれの装置を利用してもよい。以上のように、従来のＯ
２プラズマでも、低温化によるＣＨ３基との反応性の低
下と、低圧化による異方性の増大、さらにバイアスパワ
ー先入れでＭＳＱ膜表面に硬化層を形成し、ＭＳＱ内部
へのＯ２拡散を抑制することで、ＭＳＱ膜ダメージ抑制
と、レジスト剥離の両立が可能となる。
ロー型表面波プラズマアッシャー、ＩＣＰ型プラズマア
ッシャー、又は、エッチング装置（２周波ＲＩＥ、ＩＣ
Ｐ）などバイアスパワーを印加できる装置であれば、い
ずれの装置を利用してもよい。以上のように、従来のＯ
２プラズマでも、低温化によるＣＨ３基との反応性の低
下と、低圧化による異方性の増大、さらにバイアスパワ
ー先入れでＭＳＱ膜表面に硬化層を形成し、ＭＳＱ内部
へのＯ２拡散を抑制することで、ＭＳＱ膜ダメージ抑制
と、レジスト剥離の両立が可能となる。
【００２１】次に、本発明の第２の実施形態について図
５を参照して説明する。第１の実施形態ではミドルファ
ースト方法を用いてデュアルダマシンを形成する場合の
アッシング工程について説明したが、第２の実施形態で
は、他のデュアルダマシン作成方法であるビアファース
ト方法に本発明を適用した例を示す。成膜は下からＣｕ
配線１８上に 、ＳｉＣ（ビアストッパー）１９を５
０ｎｍ、ＭＳＱ（ビア層間膜）２０を４００ｎｍ、Ｓｉ
Ｃ（溝ストッパー）２１を５０ｎｍ、ＭＳＱ （溝層間
膜）２２を４００ｎｍ、ＳｉＣ（ハードマスク）２３を
５０ｎｍ成膜する。次に、ＡＲＣ２４、ＫｒＦレジスト
２５を塗布し、０．１８μｍ径のビアを露光、現像によ
りパターニングする。次に、ＫｒＦレジスト２５をマス
クとして、ＡＲＣ ２４、ＳｉＣ ２５、ＭＳＱ２２、
ＳｉＣ２１、ＭＳＱ２０をドライエッチングし、ビアを
形成する。エッチング装置には、２周波ＲＩＥエッチャ
ーを使用した。ＡＲＣ２４、ＳｉＣ２３，２２のエッチ
ングガスはＣＦ４、Ａｒ、Ｏ２であり、ＭＳＱ２２，２
０のエッチングガスはＣ４Ｆ８、Ａｒ、Ｎ２である。ビ
アエッチング後の形状を、図５（ａ）に示す。
５を参照して説明する。第１の実施形態ではミドルファ
ースト方法を用いてデュアルダマシンを形成する場合の
アッシング工程について説明したが、第２の実施形態で
は、他のデュアルダマシン作成方法であるビアファース
ト方法に本発明を適用した例を示す。成膜は下からＣｕ
配線１８上に 、ＳｉＣ（ビアストッパー）１９を５
０ｎｍ、ＭＳＱ（ビア層間膜）２０を４００ｎｍ、Ｓｉ
Ｃ（溝ストッパー）２１を５０ｎｍ、ＭＳＱ （溝層間
膜）２２を４００ｎｍ、ＳｉＣ（ハードマスク）２３を
５０ｎｍ成膜する。次に、ＡＲＣ２４、ＫｒＦレジスト
２５を塗布し、０．１８μｍ径のビアを露光、現像によ
りパターニングする。次に、ＫｒＦレジスト２５をマス
クとして、ＡＲＣ ２４、ＳｉＣ ２５、ＭＳＱ２２、
ＳｉＣ２１、ＭＳＱ２０をドライエッチングし、ビアを
形成する。エッチング装置には、２周波ＲＩＥエッチャ
ーを使用した。ＡＲＣ２４、ＳｉＣ２３，２２のエッチ
ングガスはＣＦ４、Ａｒ、Ｏ２であり、ＭＳＱ２２，２
０のエッチングガスはＣ４Ｆ８、Ａｒ、Ｎ２である。ビ
アエッチング後の形状を、図５（ａ）に示す。
【００２２】次に、ＫｒＦレジスト２５及びＡＲＣ２４
をアッシングするが、ＭＳＱ２２及び２０が露出してい
るので、第１の実施形態と同じアッシング条件を適用し
た。ＭＳＱ ２２，２０に膜ダメージを発生させること
なくアッシングが行えた。
をアッシングするが、ＭＳＱ２２及び２０が露出してい
るので、第１の実施形態と同じアッシング条件を適用し
た。ＭＳＱ ２２，２０に膜ダメージを発生させること
なくアッシングが行えた。
【００２３】次に、ＫｒＦレジスト２６を塗布し、露
光、現像によりＬ／Ｓ＝０．２０μｍ／０．２０μｍの
溝パターンをＫｒＦレジスト２６に形成する（図５
（ｂ））。次に、ＫｒＦレジスト２６をマスクとして、
ＳｉＣ２３、ＭＳＱ２２をドライエッチングし、溝を形
成する（図５（ｃ））。ここで、露光不良により、再度
ＰＲする場合（ＰＲ再工事）、アッシング時にＭＳＱ２
２、２０が露出しているので、第１の実施形態と同じア
ッシング条件を適用できる。ＳｉＣ２３のエッチングガ
スはＣＦ４、Ａｒ、Ｏ２であり、ＭＳＱ２２のエッチン
グガスはＣ４Ｆ８、Ａｒ、Ｎ２である。ＭＳＱ２２溝及
びＭＳＱ２０ビアが露出しているので、第１の実施形態
と同じアッシング条件を適用し、ＭＳＱ２２，２０に膜
ダメージを発生させることなくアッシングが行えた。
光、現像によりＬ／Ｓ＝０．２０μｍ／０．２０μｍの
溝パターンをＫｒＦレジスト２６に形成する（図５
（ｂ））。次に、ＫｒＦレジスト２６をマスクとして、
ＳｉＣ２３、ＭＳＱ２２をドライエッチングし、溝を形
成する（図５（ｃ））。ここで、露光不良により、再度
ＰＲする場合（ＰＲ再工事）、アッシング時にＭＳＱ２
２、２０が露出しているので、第１の実施形態と同じア
ッシング条件を適用できる。ＳｉＣ２３のエッチングガ
スはＣＦ４、Ａｒ、Ｏ２であり、ＭＳＱ２２のエッチン
グガスはＣ４Ｆ８、Ａｒ、Ｎ２である。ＭＳＱ２２溝及
びＭＳＱ２０ビアが露出しているので、第１の実施形態
と同じアッシング条件を適用し、ＭＳＱ２２，２０に膜
ダメージを発生させることなくアッシングが行えた。
【００２４】以上の実施形態では、層間絶縁膜ＭＳＱを
用いたが、それに代えてＨＳＱを使った場合や、ストッ
パーＳｉＣの代わりにＳｉＮ、ＳｉＯＮを使った場合に
おいても第１の実施形態と同様の効果が得られた。
用いたが、それに代えてＨＳＱを使った場合や、ストッ
パーＳｉＣの代わりにＳｉＮ、ＳｉＯＮを使った場合に
おいても第１の実施形態と同様の効果が得られた。
【００２５】
【発明の効果】本発明の半導体装置の製造方法において
は、層間絶縁膜に低誘電率のＭＳＱ（Ｍｅｔｈｙｌ Ｓ
ｉｌｓｅｓｑｕｉｏｘａｎｅ）を用いた構造の半導体装
置に、ＭＳＱが露出した状態でアッシングを行う際に、
アッシング条件を低温（−２０℃〜６０℃）、低圧（５
〜２００ｍＴｏｒｒ）とし、さらにＲＦ投入をバイアス
パワー、ソースパワーの順にすることによりＭＳＱの低
誘電率性を決定するＣＨ３基を膜中に残存させることが
可能となる。
は、層間絶縁膜に低誘電率のＭＳＱ（Ｍｅｔｈｙｌ Ｓ
ｉｌｓｅｓｑｕｉｏｘａｎｅ）を用いた構造の半導体装
置に、ＭＳＱが露出した状態でアッシングを行う際に、
アッシング条件を低温（−２０℃〜６０℃）、低圧（５
〜２００ｍＴｏｒｒ）とし、さらにＲＦ投入をバイアス
パワー、ソースパワーの順にすることによりＭＳＱの低
誘電率性を決定するＣＨ３基を膜中に残存させることが
可能となる。
【図１】本発明の第１の実施形態の半導体装置の製造方
法を示す製造工程断面図である。
法を示す製造工程断面図である。
【図２】アッシャー装置を横方向から見た模式図であ
る。
る。
【図３】ＭＳＱ（ビア層間膜）の化学構造式である。
【図４】アッシャーの電源投入順序によるＭＳＱ（ビア
層間膜）中のＣＨ３基ピーク（２９００ｃｍ −１）の
強度変化の様子を示すグラフである。
層間膜）中のＣＨ３基ピーク（２９００ｃｍ −１）の
強度変化の様子を示すグラフである。
【図５】本発明の第２の実施形態の半導体装置の製造方
法を示す製造工程断面図である。
法を示す製造工程断面図である。
【図６】従来の半導体装置の製造方法を示す製造工程断
面図である。
面図である。
１、１０１ 下層Ｃｕ配線
２、１９、１０２ ＳｉＣ（シリコンカーバイド：ビ
アストッパー） ３、２０、２２、１０３ ＭＳＱ（ビア層間膜） ４、２１、１０４ ＳｉＣ（溝ストッパー） ５、２４ ＡＲＣ（反射防止膜） ６、２５ ＫｒＦレジスト １１ ガス導入ライン １２ コイル １３ ソースＲＦ電源 １４ 排気ライン １５ 被処理ウェハ １６ ステージ １７ 真空チャンバー １８ Ｃｕ 配線 ２３ ＳｉＣ（ハードマスク）
アストッパー） ３、２０、２２、１０３ ＭＳＱ（ビア層間膜） ４、２１、１０４ ＳｉＣ（溝ストッパー） ５、２４ ＡＲＣ（反射防止膜） ６、２５ ＫｒＦレジスト １１ ガス導入ライン １２ コイル １３ ソースＲＦ電源 １４ 排気ライン １５ 被処理ウェハ １６ ステージ １７ 真空チャンバー １８ Ｃｕ 配線 ２３ ＳｉＣ（ハードマスク）
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 西沢 厚
東京都港区芝五丁目７番１号 日本電気株
式会社内
Ｆターム(参考） 5F004 AA05 AA06 AA08 BA20 BB25
BD01 CA06 DA00 DA01 DA23
DA25 DA26 DB00 DB23 EA23
EA28 EB01 EB03
Claims (6)
- 【請求項１】 層間絶縁膜の上に形成されたフォトレジ
ストを前記層間絶縁膜が一部露出した状態で酸素を含む
プラズマを用いたアッシングにより除去する半導体装置
の製造方法であって、前記アッシングにおいて、前記層
間絶縁膜が形成された基板に対するバイアスパワーが、
前記プラズマを活性化させるソースパワーよりも先に印
加されることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記バイアスパワーが、前記ソースパワ
ーよりも３〜３０秒先に印加される請求項１記載の半導
体装置の製造方法。 - 【請求項３】 前記アッシングが、温度−２０℃〜６０
℃、ガス圧５〜２００ｍｔｏｒｒ、イオン入射エネルギ
ーＶｐｐ＝１０〜８００Ｖとなる前記バイアスパワーの
条件の下に行われる請求項１記載の半導体装置の製造方
法。 - 【請求項４】 前記層間絶縁膜はＣＨ３基を有する請求
項１、２又は３記載の半導体装置の製造方法。 - 【請求項５】 前記層間絶縁膜はＭＳＱ（Ｍｅｔｈｙｌ
Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）からなる請求項１、
２又は３記載の半導体装置の製造方法。 - 【請求項６】 前記層間絶縁膜はＨＳＱ（Ｈｙｄｒｏｇ
ｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）からなる請求項
１、２又は３記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002104739A JP2003303808A (ja) | 2002-04-08 | 2002-04-08 | 半導体装置の製造方法 |
| TW092107840A TW594860B (en) | 2002-04-08 | 2003-04-04 | Method for manufacturing semiconductor device |
| KR10-2003-0021543A KR20030081052A (ko) | 2002-04-08 | 2003-04-07 | 반도체 장치 제조 방법 |
| US10/408,355 US20030190807A1 (en) | 2002-04-08 | 2003-04-08 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002104739A JP2003303808A (ja) | 2002-04-08 | 2002-04-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003303808A true JP2003303808A (ja) | 2003-10-24 |
Family
ID=28672340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002104739A Pending JP2003303808A (ja) | 2002-04-08 | 2002-04-08 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20030190807A1 (ja) |
| JP (1) | JP2003303808A (ja) |
| KR (1) | KR20030081052A (ja) |
| TW (1) | TW594860B (ja) |
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|---|---|---|---|---|
| JP2006286775A (ja) * | 2005-03-31 | 2006-10-19 | Tokyo Electron Ltd | エッチング方法 |
| JP2007189054A (ja) * | 2006-01-13 | 2007-07-26 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPWO2006073127A1 (ja) * | 2005-01-05 | 2008-06-12 | 株式会社アルバック | 磁性多層膜の製造方法 |
| WO2008147756A2 (en) * | 2007-05-24 | 2008-12-04 | Lam Research Corporation | In-situ photoresist strip during plasma etching of active hard mask |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6759098B2 (en) * | 2000-03-20 | 2004-07-06 | Axcelis Technologies, Inc. | Plasma curing of MSQ-based porous low-k film materials |
| JP2005203429A (ja) * | 2004-01-13 | 2005-07-28 | Semiconductor Leading Edge Technologies Inc | 半導体装置の製造方法 |
| US7078350B2 (en) * | 2004-03-19 | 2006-07-18 | Lam Research Corporation | Methods for the optimization of substrate etching in a plasma processing system |
| CN100565815C (zh) * | 2004-10-08 | 2009-12-02 | 西尔弗布鲁克研究有限公司 | 从蚀刻沟槽中移除聚合物涂层的方法 |
| KR100857989B1 (ko) * | 2004-12-30 | 2008-09-10 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| KR100807026B1 (ko) * | 2006-12-26 | 2008-02-25 | 동부일렉트로닉스 주식회사 | 반도체 장치 제조 방법 |
| DE102013223490B4 (de) | 2013-11-18 | 2023-07-06 | Robert Bosch Gmbh | Verfahren zur Herstellung einer strukturierten Oberfläche |
| JP2016206449A (ja) * | 2015-04-23 | 2016-12-08 | 株式会社東芝 | パターン形成方法 |
| WO2020140202A1 (en) * | 2019-01-02 | 2020-07-09 | Yangtze Memory Technologies Co., Ltd. | Method for forming dual damascene interconnect structure |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3770790B2 (ja) * | 2000-11-15 | 2006-04-26 | シャープ株式会社 | アッシング方法 |
-
2002
- 2002-04-08 JP JP2002104739A patent/JP2003303808A/ja active Pending
-
2003
- 2003-04-04 TW TW092107840A patent/TW594860B/zh active
- 2003-04-07 KR KR10-2003-0021543A patent/KR20030081052A/ko active IP Right Grant
- 2003-04-08 US US10/408,355 patent/US20030190807A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006073127A1 (ja) * | 2005-01-05 | 2008-06-12 | 株式会社アルバック | 磁性多層膜の製造方法 |
| JP2006286775A (ja) * | 2005-03-31 | 2006-10-19 | Tokyo Electron Ltd | エッチング方法 |
| JP4515309B2 (ja) * | 2005-03-31 | 2010-07-28 | 東京エレクトロン株式会社 | エッチング方法 |
| JP2007189054A (ja) * | 2006-01-13 | 2007-07-26 | Fujitsu Ltd | 半導体装置の製造方法 |
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| WO2008147756A2 (en) * | 2007-05-24 | 2008-12-04 | Lam Research Corporation | In-situ photoresist strip during plasma etching of active hard mask |
| WO2008147756A3 (en) * | 2007-05-24 | 2009-01-29 | Lam Res Corp | In-situ photoresist strip during plasma etching of active hard mask |
| US8283255B2 (en) | 2007-05-24 | 2012-10-09 | Lam Research Corporation | In-situ photoresist strip during plasma etching of active hard mask |
| US8912633B2 (en) | 2007-05-24 | 2014-12-16 | Lam Research Corporation | In-situ photoresist strip during plasma etching of active hard mask |
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| Publication number | Publication date |
|---|---|
| US20030190807A1 (en) | 2003-10-09 |
| TW594860B (en) | 2004-06-21 |
| KR20030081052A (ko) | 2003-10-17 |
| TW200306619A (en) | 2003-11-16 |
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|---|---|---|---|
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| A02 | Decision of refusal |
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