CN108962921B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置及其制造方法。该方法包括：提供半导体结构，该半导体结构包括：层间电介质层，被该层间电介质层包围的第一金属层，以及在该层间电介质层上的半导体层；刻蚀半导体层以形成露出层间电介质层的开口，该开口包括露出层间电介质层的一部分的第一开口和在第一开口之上的第二开口，第二开口与第一开口形成台阶；在形成开口后的半导体结构上形成绝缘物层；刻蚀处在第一开口的底部的绝缘物层的部分和层间电介质层的部分以形成露出第一金属层的一部分的凹槽；在绝缘物层上和在凹槽的底部和侧壁上形成第二金属层；以及对第二金属层进行图案化。本发明比较容易去除第二金属层的残留。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体装置及其制造方法。
背景技术
背照式CMOS(Complementary Metal-Oxide-Semiconductor Transistor，互补金属氧化物半导体)图像传感器(backside illuminated CMOS Imager Sensors，简称为BSICIS)具有许多特殊的工艺。其中，在器件工艺完成后，该器件晶片(device wafer)需要结合(bond)到支撑晶片(handle wafer)，然后需要形成图案化的衬垫层(PAD)来连接金属线，该衬垫层为铝层。主要工艺包括刻蚀Si以形成开口工艺和刻蚀ILD(interlayer dielectric，层间电介质层)以形成凹槽工艺。
图1A中示出的结构包括：层间电介质层101、金属线102、Si层103、绝缘物层105和铝层(即衬垫层)106。如图1A所示，绝缘物层105形成在开口104的侧壁和底部上以及形成在Si层103上，铝层覆盖在绝缘物层103和凹槽107的侧壁和底部上。在下一步骤中，如图1B所示，通过刻蚀工艺对铝层106图案化，去除在开口104的侧壁和底部上和在Si层103上的不需要的部分，从而得到所需要的图案化的铝层作为与金属线102连接的引线。
发明内容
本发明的发明人发现，在上述现有技术的工艺过程中，在对铝层刻蚀后，可能会在开口的侧壁上残留一部分铝，在后续的工艺过程中，这部分铝残留有可能剥落，从而形成缺陷，进而导致电路短路。
在一些方法中，为了尽可能多地去除铝残留，可以调节铝刻蚀参数，增强对铝的各向异性刻蚀。但是，本发明的发明人发现，这些方法可能会对在Si层上表面上的剩余的铝层造成损伤，尤其对这部分铝层的侧面造成损伤。
本发明的发明人针对上述问题中的至少一个问题提出了一种新的技术方案。
根据本发明的第一方面，提供了一种半导体装置的制造方法，包括：提供半导体结构，所述半导体结构包括：层间电介质层，被所述层间电介质层包围的第一金属层，以及在所述层间电介质层上的半导体层；刻蚀所述半导体层以形成露出所述层间电介质层的开口，所述开口包括露出所述层间电介质层的一部分的第一开口和在所述第一开口之上的第二开口，所述第二开口与所述第一开口形成台阶；在形成所述开口后的半导体结构上形成绝缘物层；刻蚀处在所述第一开口的底部的所述绝缘物层的部分和所述层间电介质层的部分以形成露出所述第一金属层的一部分的凹槽；在所述绝缘物层上和在所述凹槽的底部和侧壁上形成第二金属层，其中所述第二金属层与所述第一金属层连接；以及对所述第二金属层进行图案化，以去除所述第二金属层的在所述开口的侧壁之上和在所述台阶之上的一部分。
在一个实施例中，所述第二开口的宽度大于所述第一开口的宽度。
在一个实施例中，所述第一开口的侧壁与所述第一开口的底部的夹角为钝角；所述第二开口的侧壁与所述台阶的夹角为钝角。
在一个实施例中，所述第一开口的侧壁与所述第一开口的底部的夹角的范围为100°至110°；所述第二开口的侧壁与所述台阶的夹角的范围为100°至110°。
在一个实施例中，刻蚀所述半导体层以形成露出所述层间电介质层的开口的步骤包括：在所述半导体层上形成图案化的第一掩模层，所述第一掩模层具有露出所述半导体层上表面的一部分的穿孔；以所述第一掩模层为掩模，刻蚀所述半导体层以形成凹口；在形成所述凹口之后，去除所述第一掩模层的一部分以扩大所述穿孔，从而露出所述半导体层的在所述凹口周围的另一部分；对所述凹口和所露出的所述半导体层的所述另一部分进行刻蚀，以形成露出所述层间电介质层的一部分的第一开口和在所述第一开口之上的第二开口；以及去除所述第一掩模层。
在一个实施例中，通过控制刻蚀气体的含量来去除所述第一掩模层的所述部分，以扩大所述穿孔。
在一个实施例中，所述刻蚀气体包括氧气。
在一个实施例中，刻蚀处在所述第一开口的底部的所述绝缘物层的部分和所述层间电介质层的部分以形成露出所述第一金属层的一部分的凹槽的步骤包括：在形成所述绝缘物层之后的半导体结构上形成图案化的第二掩模层，其中所述第二掩模层露出处在所述第一开口底部的所述绝缘物层的部分；以所述第二掩模层为掩模，刻蚀所露出的所述绝缘物层的部分和在所述绝缘物层下面的所述层间电介质层的部分以形成凹槽，所述凹槽露出所述第一金属层的一部分；以及去除所述第二掩模层。
在一个实施例中，对所述第二金属层进行图案化，以去除所述第二金属层的在所述开口的侧壁之上和在所述台阶之上的一部分的步骤包括：在所述第二金属层上形成图案化的第三掩模层，其中所述第三掩模层露出所述第二金属层的在所述开口的侧壁之上和在所述台阶之上的一部分；以所述第三掩模层为掩模，去除所述第二金属层的被露出部分；以及去除所述第三掩模层。
在一个实施例中，所述层间电介质层的材料包括二氧化硅；所述半导体层的材料包括硅；所述第一金属层的材料包括铝；所述绝缘物层的材料包括二氧化硅；所述第二金属层的材料包括铝。
在上述制造方法中，由于在对半导体层刻蚀的过程中形成了上下排列的第一开口和第二开口，第一开口和第二开口形成了台阶，这样可以有效增加侧壁上的第二金属层与用于刻蚀的化学物质的接触面积，从而比较容易去除不期望存在的第二金属层的残留，从而可以减小由于残留剥落所造成的缺陷。这样可以在不增强刻蚀工艺的情况下即可实现对第二金属层的图案化，因此可以使得需要保留的第二金属层的部分基本不受损伤。
根据本发明的第二方面，提供了一种半导体装置，包括：层间电介质层；被所述层间电介质层包围的第一金属层；其中，所述层间电介质层形成有露出所述第一金属层的一部分的凹槽；在所述层间电介质层上的半导体层，其中所述半导体层形成有露出所述层间电介质层的开口，所述开口包括露出所述层间电介质层的一部分的第一开口和在所述第一开口之上的第二开口，所述第二开口与所述第一开口形成台阶；在所述半导体层上、在所述开口的底部和侧壁上、以及在所述台阶上的绝缘物层；以及在所述绝缘物层上和在所述凹槽的底部和侧壁上的图案化的第二金属层，其中所述第二金属层与所述第一金属层连接。
在一个实施例中，所述第二开口的宽度大于所述第一开口的宽度。
在一个实施例中，所述第一开口的侧壁与所述第一开口的底部的夹角为钝角；所述第二开口的侧壁与所述台阶的夹角为钝角。
在一个实施例中，所述第一开口的侧壁与所述第一开口的底部的夹角的范围为100°至110°；所述第二开口的侧壁与所述台阶的夹角的范围为100°至110°。
在一个实施例中，所述层间电介质层的材料包括二氧化硅；所述半导体层的材料包括硅；所述第一金属层的材料包括铝；所述绝缘物层的材料包括二氧化硅；所述第二金属层的材料包括铝。
在上述半导体装置中，在半导体层中形成有上下排列的第一开口和第二开口，第一开口和第二开口形成台阶。这样的结构在制造过程中，可以有效增加侧壁上的第二金属层与用于刻蚀的化学物质的接触面积，从而比较容易去除不期望存在的第二金属层的残留，从而可以减小由于残留剥落所造成的缺陷。而且对于这样的结构，可以在不增强刻蚀工艺的情况下即可实现对第二金属层的图案化，因此可以使得需要保留的第二金属层的部分基本不受损伤。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1A是示意性地示出现有技术中制造半导体装置的一个阶段的结构的横截面图。
图1B是示意性地示出现有技术中制造半导体装置的一个阶段的结构的横截面图。
图2是示出根据本发明一个实施例的半导体装置的制造方法的流程图。
图3是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图4是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图5是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图6是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图7是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图8是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图9是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图10是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图11是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图12是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图13是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图14是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图15是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图16是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
本发明的发明人发现，在现有技术的工艺过程中，在对铝层106刻蚀后，由于开口104的宽深比比较小，导致可能会在开口的侧壁(如图1B中方框所示出的部分)上残留一部分铝。在后续的工艺过程中，这部分铝残留有可能剥落，从而形成缺陷，进而导致电路短路。
在一些方法中，为了尽可能多地去除铝残留，可以调节铝刻蚀参数(即可以通过机台按照所需的刻蚀目标设定刻蚀的工艺参数)，增强对铝的各向异性刻蚀。但是，本发明的发明人发现，这些方法可能会对在Si层上表面上的剩余的铝层造成损伤，尤其对这部分铝层的侧面造成损伤，如图1B中圆圈所示出的部分。因此，这将可能损坏铝线。
图2是示出根据本发明一个实施例的半导体装置的制造方法的流程图。图3至图16是示意性地示出根据本发明一个实施例的半导体装置的制造过程中若干阶段的结构的横截面图。下面结合图2以及图3至图16详细描述根据本发明一个实施例的半导体装置的制造过程。
如图2所示，在步骤S201，提供半导体结构，该半导体结构包括：层间电介质层，被该层间电介质层包围的第一金属层，以及在该层间电介质层上的半导体层。
图3示意性地示出了在步骤S201的结构的横截面图。如图3所示，提供半导体结构。该半导体结构可以包括：层间电介质层31，被该层间电介质层31包围的第一金属层32，以及在该层间电介质层31上的半导体层33。该层间电介质层31的材料可以包括二氧化硅等。该半导体层33的材料可以包括硅等。该第一金属层32的材料可以包括铝等。在一些实施例中，该第一金属层32可以连接到半导体器件部分(图中未示出)，例如可以连接到BSI CIS的器件部分。
回到图2，在步骤S202，刻蚀半导体层以形成露出层间电介质层的开口，该开口包括露出该层间电介质层的一部分的第一开口和在该第一开口之上的第二开口，该第二开口与该第一开口形成台阶。
下面结合图4至图8详细描述该步骤S202的过程。
该步骤S202可以包括：如图4所示，在半导体层33上形成图案化的第一掩模层(例如光刻胶)41。该第一掩模层41具有露出该半导体层33上表面的一部分331的穿孔411。例如可以将被穿孔411露出的半导体层33的该部分331称为第一部分。
接下来，该步骤S202还可以包括：如图5所示，以第一掩模层41为掩模，刻蚀半导体层33以形成凹口330。例如，可以通过控制刻蚀时间来去除半导体层33的一部分，从而形成凹口330。
接下来，该步骤S202还可以包括：如图6所示，在形成该凹口330之后，去除第一掩模层41的一部分以扩大穿孔411，从而露出半导体层33的在该凹口330周围的另一部分332。例如，可以将被扩大后的穿孔411露出的该半导体层33的所述另一部分332称为第二部分。
在一个实施例中，可以通过控制刻蚀气体的含量来去除该第一掩模层41的所述部分，以扩大该穿孔411。例如，该刻蚀气体可以包括氧气等气体。
接下来，该步骤S202还可以包括：如图7所示，对凹口330和所露出的该半导体层33的所述另一部分332进行刻蚀，以形成露出层间电介质层31的一部分的第一开口51和在该第一开口51之上的第二开口52。该第二开口52与该第一开口51形成台阶53。例如，可以利用层间电介质层31作为刻蚀停止层，来刻蚀凹口330和所露出的该半导体层33的所述另一部分332，从而形成第一开口51和第二开口52。
接下来，该步骤S202还可以包括：如图8所示，去除第一掩模层41。至此，形成了露出层间电介质层31的开口50，该开口50可以包括：露出该层间电介质层31的一部分的第一开口51和在该第一开口51之上的第二开口52。该第二开口52与该第一开口51形成台阶53。
在本发明的实施例中，如图8所示，该第二开口52的宽度大于该第一开口51的宽度。
在一个实施例中，该第一开口51的侧壁与该第一开口51的底部的夹角α可以为钝角。优选地，该第一开口51的侧壁与该第一开口的底部的夹角α的范围可以为100°至110°。例如该夹角α可以为102°或105°等。
在一个实施例中，该第二开口52的侧壁与该台阶53的夹角β可以为钝角。优选地，该第二开口52的侧壁与该台阶53的夹角β的范围可以为100°至110°。例如该夹角β可以为102°或105°等。
回到图2，在步骤S203，在形成开口后的半导体结构上形成绝缘物层。
图9示意性地示出了在步骤S203的结构的横截面图。如图9所示，例如通过沉积工艺在图8所示的半导体结构上形成绝缘物层60。该绝缘物层60可以形成在开口50的底部、侧壁和台阶上以及形成在半导体层33的上表面上。例如，该绝缘物层60的材料可以包括二氧化硅等。
回到图2，在步骤S204，刻蚀处在第一开口的底部的绝缘物层的部分和层间电介质层的部分以形成露出第一金属层的一部分的凹槽。
下面结合图10至图12详细描述该步骤S204的过程。
该步骤S204可以包括：如图10所示，在形成绝缘物层60之后的半导体结构上形成图案化的第二掩模层(例如光刻胶)42，其中该第二掩模层42露出处在第一开口51底部的该绝缘物层60的部分。
接下来，该步骤S204还可以包括：如图11所示，以该第二掩模层42为掩模，刻蚀所露出的该绝缘物层60的部分和在该绝缘物层60下面的该层间电介质层31的部分以形成凹槽310，该凹槽310露出第一金属层32的一部分。
接下来，该步骤S204还可以包括：如图12所示，去除第二掩模层42。至此，形成了露出第一金属层32的一部分的凹槽310。
回到图2，在步骤S205，在绝缘物层上和在凹槽的底部和侧壁上形成第二金属层，其中第二金属层与第一金属层连接。
图13示意性地示出了在步骤S205的结构的横截面图。例如，可以通过溅射工艺在绝缘物层60上和在凹槽310的底部和侧壁上形成第二金属层70。该第二金属层70与第一金属层32连接。例如，该第二金属层70的材料可以包括铝等。
回到图2，在步骤S206，对第二金属层进行图案化，以去除第二金属层的在开口的侧壁之上和在台阶之上的一部分。
下面结合图14至图16详细描述该步骤S206的过程。
该步骤S206可以包括：如图14所示，在第二金属层70上形成图案化的第三掩模层(例如光刻胶)43。该第三掩模层43露出第二金属层70的在开口50的侧壁之上和在台阶53之上的一部分。
接下来，该步骤S206还可以包括：如图15所示，以第三掩模层43为掩模，例如通过刻蚀工艺去除该第二金属层70的被露出部分。
接下来，该步骤S206还可以包括：如图16所示，去除第三掩模层43。至此，对第二金属层70执行了图案化工艺。
需要说明的是，该第二金属层70的在半导体层33之上的部分与该第二金属层70的在凹槽310中的部分是相连的，只是在图16的横截面图中未示出，本领域技术人员可以理解，该第二金属层70的这两部分可以在未示出的其他横截面中相连。
至此，提供了根据本发明一个实施例的半导体装置的制造方法。在该制造方法中，例如通过对半导体层进行两次刻蚀，可以形成上下排列的两个圆锥形状的开口，即第一开口和第二开口，然后形成绝缘物层；对层间电介质层执行刻蚀，并停止在金属层上；之后形成第二金属层，并对第二金属层图案化以去除不需要的部分。
在上述制造方法中，由于在对半导体层刻蚀的过程中形成了上下排列的第一开口和第二开口，该第一开口和该第二开口形成了台阶，这样可以有效增加侧壁上的第二金属层与用于刻蚀的化学物质的接触面积，从而比较容易去除不期望存在的第二金属层的残留(例如铝残留)，甚至可以将不期望存在的第二金属层的残留基本全部去除，从而可以减小由于残留剥落所造成的缺陷。这样可以在不增强刻蚀工艺的情况下即可实现对第二金属层的图案化，因此可以使得需要保留的第二金属层的部分(例如第二金属层的在半导体层上表面之上的部分)基本不受损伤。
需要说明的是，虽然上述制造方法形成了上下排列的两个开口，但是本发明的范围并不仅限于此，在本发明的实施例中，该制造方法还可以形成上下排列的更多个开口。例如，可以形成上下排列的三个开口，并因此可以形成两个台阶。
由上面的制造方法，还形成了一种半导体装置。例如，如图16所示，该半导体装置可以包括：层间电介质层31和被该层间电介质层31包围的第一金属层32。其中，该层间电介质层31形成有露出该第一金属层32的一部分的凹槽310。该层间电介质层31的材料可以包括二氧化硅。该第一金属层32的材料可以包括铝。
如图16所示，该半导体装置还可以包括：在该层间电介质层31上的半导体层33。例如，该半导体层33的材料可以包括硅。该半导体层33形成有露出该层间电介质层31的开口50。该开口50可以包括露出该层间电介质层31的一部分的第一开口51和在该第一开口51之上的第二开口52。该第二开口52与该第一开口51形成台阶53。在本发明的实施例中，该第二开口52的宽度大于该第一开口51的宽度。
在一个实施例中，该第一开口51的侧壁与该第一开口51的底部的夹角α可以为钝角。优选地，该第一开口51的侧壁与该第一开口的底部的夹角α的范围可以为100°至110°。例如该夹角α可以为102°或105°等。
在一个实施例中，该第二开口52的侧壁与该台阶53的夹角β可以为钝角。优选地，该第二开口52的侧壁与该台阶53的夹角β的范围可以为100°至110°。例如该夹角β可以为102°或105°等。
如图16所示，该半导体装置还可以包括：在半导体层33上、在该开口50的底部和侧壁上、以及在台阶53上的绝缘物层60。例如，该绝缘物层60的材料可以包括二氧化硅。
如图16所示，该半导体装置还可以包括：在绝缘物层60上和在凹槽310的底部和侧壁上的图案化的第二金属层70。该第二金属层70与第一金属层32连接。例如该第二金属层70的材料可以包括铝。
在上述半导体装置中，在半导体层中形成有上下排列的第一开口和第二开口，该第一开口和该第二开口形成台阶。这样的结构在制造过程中，可以有效增加侧壁上的第二金属层与用于刻蚀的化学物质的接触面积，从而比较容易去除不期望存在的第二金属层的残留(例如铝残留)，甚至可以将不期望存在的第二金属层的残留基本全部去除，从而可以减小由于残留剥落所造成的缺陷。而且对于这样的结构，可以在不增强刻蚀工艺的情况下即可实现对第二金属层的图案化，因此可以使得需要保留的第二金属层的部分(例如第二金属层的在半导体层上表面之上的部分)基本不受损伤。
至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (10)

1.一种半导体装置的制造方法，其特征在于，包括：
提供半导体结构，所述半导体结构包括：层间电介质层，被所述层间电介质层包围的第一金属层，以及在所述层间电介质层上的半导体层；
刻蚀所述半导体层以形成露出所述层间电介质层的开口，所述开口包括露出所述层间电介质层的一部分的第一开口和在所述第一开口之上的第二开口，所述第二开口与所述第一开口形成台阶；
在形成所述开口后的半导体结构上形成绝缘物层；
刻蚀处在所述第一开口的底部的所述绝缘物层的部分和所述层间电介质层的部分以形成露出所述第一金属层的一部分的凹槽；
在所述绝缘物层上和在所述凹槽的底部和侧壁上形成第二金属层，其中所述第二金属层与所述第一金属层连接；以及
对所述第二金属层进行图案化，以去除所述第二金属层的在所述开口的侧壁之上和在所述台阶之上的一部分。
2.根据权利要求1所述的方法，其特征在于，
所述第二开口的宽度大于所述第一开口的宽度。
3.根据权利要求1所述的方法，其特征在于，
所述第一开口的侧壁与所述第一开口的底部的夹角为钝角；
所述第二开口的侧壁与所述台阶的夹角为钝角。
4.根据权利要求1所述的方法，其特征在于，
所述第一开口的侧壁与所述第一开口的底部的夹角的范围为100°至110°；
所述第二开口的侧壁与所述台阶的夹角的范围为100°至110°。
5.根据权利要求1所述的方法，其特征在于，刻蚀所述半导体层以形成露出所述层间电介质层的开口的步骤包括：
在所述半导体层上形成图案化的第一掩模层，所述第一掩模层具有露出所述半导体层上表面的一部分的穿孔；
以所述第一掩模层为掩模，刻蚀所述半导体层以形成凹口；
在形成所述凹口之后，去除所述第一掩模层的一部分以扩大所述穿孔，从而露出所述半导体层的在所述凹口周围的另一部分；
对所述凹口和所露出的所述半导体层的所述另一部分进行刻蚀，以形成露出所述层间电介质层的一部分的第一开口和在所述第一开口之上的第二开口；以及
去除所述第一掩模层。
6.根据权利要求5所述的方法，其特征在于，
通过控制刻蚀气体的含量来去除所述第一掩模层的所述部分，以扩大所述穿孔。
7.根据权利要求6所述的方法，其特征在于，
所述刻蚀气体包括氧气。
8.根据权利要求1所述的方法，其特征在于，
刻蚀处在所述第一开口的底部的所述绝缘物层的部分和所述层间电介质层的部分以形成露出所述第一金属层的一部分的凹槽的步骤包括：
在形成所述绝缘物层之后的半导体结构上形成图案化的第二掩模层，其中所述第二掩模层露出处在所述第一开口底部的所述绝缘物层的部分；
以所述第二掩模层为掩模，刻蚀所露出的所述绝缘物层的部分和在所述绝缘物层下面的所述层间电介质层的部分以形成凹槽，所述凹槽露出所述第一金属层的一部分；以及
去除所述第二掩模层。
9.根据权利要求1所述的方法，其特征在于，
对所述第二金属层进行图案化，以去除所述第二金属层的在所述开口的侧壁之上和在所述台阶之上的一部分的步骤包括：
在所述第二金属层上形成图案化的第三掩模层，其中所述第三掩模层露出所述第二金属层的在所述开口的侧壁之上和在所述台阶之上的一部分；
以所述第三掩模层为掩模，去除所述第二金属层的被露出部分；以及
去除所述第三掩模层。
10.根据权利要求1所述的方法，其特征在于，
所述层间电介质层的材料包括二氧化硅；
所述半导体层的材料包括硅；
所述第一金属层的材料包括铝；
所述绝缘物层的材料包括二氧化硅；
所述第二金属层的材料包括铝。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11244914B2 (en) * 2020-05-05 2022-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad with enhanced reliability

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103050458A (zh) * 2012-11-12 2013-04-17 香港应用科技研究院有限公司 具有图案化表面、图案化侧壁和局部隔离的硅通孔结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100320364B1 (ko) * 1993-03-23 2002-04-22 가와사키 마이크로 엘렉트로닉스 가부시키가이샤 금속배선및그의형성방법
JPH1064907A (ja) * 1996-08-13 1998-03-06 Toshiba Corp 電気的固体装置及びその製造方法
US6633120B2 (en) * 1998-11-19 2003-10-14 Unisplay S.A. LED lamps
US9362134B2 (en) * 2011-02-10 2016-06-07 Xintec Inc. Chip package and fabrication method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103050458A (zh) * 2012-11-12 2013-04-17 香港应用科技研究院有限公司 具有图案化表面、图案化侧壁和局部隔离的硅通孔结构

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