JPH11297986A - Ｍｏｓｆｅｔ - Google Patents
ＭｏｓｆｅｔInfo
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- JPH11297986A JPH11297986A JP9803798A JP9803798A JPH11297986A JP H11297986 A JPH11297986 A JP H11297986A JP 9803798 A JP9803798 A JP 9803798A JP 9803798 A JP9803798 A JP 9803798A JP H11297986 A JPH11297986 A JP H11297986A
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- Japan
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- insulating film
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Abstract
(57)【要約】
【課題】 従来のＭＯＳＦＥＴではソース領域とドレイ
ン領域との間の電気力線がチャンネル領域内で均一に形
成されない。したがって、トランジスタの閾値電圧にば
らつきが生じていた。 【解決手段】 本発明に係るＭＯＳＦＥＴはソース領域
とドレイン領域とに設けられたコンタクト領域Ｃがゲー
ト２の電極の延在する方向と略平行な辺を有し、その辺
が少なくとも活性領域を画定するチャネル幅Ｗと同等の
長さとする。コンタクト領域Ｃはソース領域Ｓおよびド
レイン領域Ｄのシリコン基板１００とその上部配線であ
るアルミ配線１０５との間の層間絶縁膜１０３にコンタ
クト孔３が設けられたものであり、コンタクト孔３内に
高融点金属シリサイド膜を含む導体が埋め込まれる。
ン領域との間の電気力線がチャンネル領域内で均一に形
成されない。したがって、トランジスタの閾値電圧にば
らつきが生じていた。 【解決手段】 本発明に係るＭＯＳＦＥＴはソース領域
とドレイン領域とに設けられたコンタクト領域Ｃがゲー
ト２の電極の延在する方向と略平行な辺を有し、その辺
が少なくとも活性領域を画定するチャネル幅Ｗと同等の
長さとする。コンタクト領域Ｃはソース領域Ｓおよびド
レイン領域Ｄのシリコン基板１００とその上部配線であ
るアルミ配線１０５との間の層間絶縁膜１０３にコンタ
クト孔３が設けられたものであり、コンタクト孔３内に
高融点金属シリサイド膜を含む導体が埋め込まれる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴに関
し、特に、トランジスタのオンオフ境界となる閾値電圧
のばらつきを低減することができるようにしたＭＯＳＦ
ＥＴに関する。
し、特に、トランジスタのオンオフ境界となる閾値電圧
のばらつきを低減することができるようにしたＭＯＳＦ
ＥＴに関する。
【０００２】
【従来の技術】従来のＭＯＳＦＥＴを図５及び図６を参
照しながら説明する。図５はフリップフロップ等のペア
となる２つのトランジスタＴｒ１、Ｔｒ２の平面図であ
る。図６は図５のＢ−Ｂ’における断面図である。２つ
のトランジスタＴｒ１、Ｔｒ２には図５に示すように、
それぞれフィールド１で画定される活性領域にゲート２
が平行に配置されている。活性領域内にはゲート２を挟
んでソース領域Ｓとドレイン領域Ｄとが設けられてい
る。ソース領域Ｓとドレイン領域Ｄおよびゲート２には
上部配線であるアルミ配線（図５では示されていない）
を接続するコンタクト孔３’が形成されている。ソース
領域Ｓおよびドレイン領域Ｄ内のコンタクト孔３’は、
小さな正方形で、ゲート２の電極の延在する方向と平行
に複数個（ここでは３個）ずつ間隔をおいて配列されて
いる。ゲート２内のコンタクト孔３’は活性領域外に配
置されている。
照しながら説明する。図５はフリップフロップ等のペア
となる２つのトランジスタＴｒ１、Ｔｒ２の平面図であ
る。図６は図５のＢ−Ｂ’における断面図である。２つ
のトランジスタＴｒ１、Ｔｒ２には図５に示すように、
それぞれフィールド１で画定される活性領域にゲート２
が平行に配置されている。活性領域内にはゲート２を挟
んでソース領域Ｓとドレイン領域Ｄとが設けられてい
る。ソース領域Ｓとドレイン領域Ｄおよびゲート２には
上部配線であるアルミ配線（図５では示されていない）
を接続するコンタクト孔３’が形成されている。ソース
領域Ｓおよびドレイン領域Ｄ内のコンタクト孔３’は、
小さな正方形で、ゲート２の電極の延在する方向と平行
に複数個（ここでは３個）ずつ間隔をおいて配列されて
いる。ゲート２内のコンタクト孔３’は活性領域外に配
置されている。
【０００３】トランジスタＴｒ１は図６の断面図に示す
ように、Ｐ型シリコン基板１００の表面の素子分離領域
に厚さ２０００〜５０００Åの素子分離絶縁膜１０１が
形成されている。素子分離絶縁膜１０１は選択酸化或い
はシリコン基板１００の表面のエッチングにより形成さ
れたトレンチ（溝）の埋設により形成される。素子分離
絶縁膜１０１の形成されていない活性領域には、濃度１
０−１９〜１０−２１cm−３のヒ素が導入されたＮ＋拡
散層１０７が形成されている。さらに素子分離領域およ
び活性領域には厚さ２０００〜１００００Åの層間絶縁
膜１０３が形成されている。
ように、Ｐ型シリコン基板１００の表面の素子分離領域
に厚さ２０００〜５０００Åの素子分離絶縁膜１０１が
形成されている。素子分離絶縁膜１０１は選択酸化或い
はシリコン基板１００の表面のエッチングにより形成さ
れたトレンチ（溝）の埋設により形成される。素子分離
絶縁膜１０１の形成されていない活性領域には、濃度１
０−１９〜１０−２１cm−３のヒ素が導入されたＮ＋拡
散層１０７が形成されている。さらに素子分離領域およ
び活性領域には厚さ２０００〜１００００Åの層間絶縁
膜１０３が形成されている。
【０００４】その層間絶縁膜１０３の一部にはコンタク
ト領域Ｃが設けられる。コンタクト領域Ｃにはコンタク
ト孔３’（ここでは３個）が開口され、コンタクト孔
３’の底部とシリコン基板１００の表面との間にはリン
が導入されたＮ＋拡散層１０８が形成されている。コン
タクト孔３’にはタングステン等の導体によるコンタク
トプラグ１０４が埋め込まれている。さらに、層間絶縁
膜１０３およびコンタクトプラグ１０４の上にはコンタ
クト孔３’を介してソース領域Ｓとドレイン領域Ｄおよ
びゲート２に接続される厚さ３０００〜６０００Åの上
部配線であるアルミ配線１０５が形成されている。アル
ミ配線１０５はコンタクトプラグ１０４を介してＮ＋拡
散層１０７、１０８と電気的に接続されている。
ト領域Ｃが設けられる。コンタクト領域Ｃにはコンタク
ト孔３’（ここでは３個）が開口され、コンタクト孔
３’の底部とシリコン基板１００の表面との間にはリン
が導入されたＮ＋拡散層１０８が形成されている。コン
タクト孔３’にはタングステン等の導体によるコンタク
トプラグ１０４が埋め込まれている。さらに、層間絶縁
膜１０３およびコンタクトプラグ１０４の上にはコンタ
クト孔３’を介してソース領域Ｓとドレイン領域Ｄおよ
びゲート２に接続される厚さ３０００〜６０００Åの上
部配線であるアルミ配線１０５が形成されている。アル
ミ配線１０５はコンタクトプラグ１０４を介してＮ＋拡
散層１０７、１０８と電気的に接続されている。
【０００５】他の従来のＭＯＳＦＥＴを図７を参照しな
がら説明する。図７は２つのトランジスタＴｒ１、Ｔｒ
２の平面図を示す。本ＭＯＳＦＥＴはトランジスタＴｒ
１、Ｔｒ２がフィールド１で画定される活性領域に配置
されるものであるが、図５に示した従来例と異なり、ソ
ース領域Ｓおよびドレイン領域Ｄ内のコンタクト孔３”
は長方形で、ゲート２の電極の延在する方向と略平行で
チャネル幅Ｗよりも短く配置されている。コンタクト孔
３”の長さがチャンネル幅Ｗよりも短いのは、コンタク
トエッチングのオーバーエッチングによって、素子分離
絶縁膜がエッチングされ、シリコン基板が露出して、コ
ンタクト領域とシリコン基板とがショートしないように
するためである。
がら説明する。図７は２つのトランジスタＴｒ１、Ｔｒ
２の平面図を示す。本ＭＯＳＦＥＴはトランジスタＴｒ
１、Ｔｒ２がフィールド１で画定される活性領域に配置
されるものであるが、図５に示した従来例と異なり、ソ
ース領域Ｓおよびドレイン領域Ｄ内のコンタクト孔３”
は長方形で、ゲート２の電極の延在する方向と略平行で
チャネル幅Ｗよりも短く配置されている。コンタクト孔
３”の長さがチャンネル幅Ｗよりも短いのは、コンタク
トエッチングのオーバーエッチングによって、素子分離
絶縁膜がエッチングされ、シリコン基板が露出して、コ
ンタクト領域とシリコン基板とがショートしないように
するためである。
【０００６】なお、ドレインセルの開口部の周囲を取り
囲むようにソースセルを形成し、かつ、ゲート電極の連
結領域を有し、低抵抗Ｎ＋型埋込み層および高濃度Ｎ＋
ドレイン取出し領域を具備したパワーＭＯＳＦＥＴが特
開平８−２１３６０４号に開示されている。
囲むようにソースセルを形成し、かつ、ゲート電極の連
結領域を有し、低抵抗Ｎ＋型埋込み層および高濃度Ｎ＋
ドレイン取出し領域を具備したパワーＭＯＳＦＥＴが特
開平８−２１３６０４号に開示されている。
【０００７】
【発明が解決しようとする課題】シリコン基板１００の
表面に少数キャリアが誘起され、逆導電型の反転層が形
成された反転状態となるゲート電圧が閾値電圧ＶＴ（Th
reshold Voltage）に相当する。反転状態の強い領域４
がトランジスタＴｒ１のように電気力線５の密度の高い
エリアに存在すると、トランジスタとしての電流が高く
なり、トランジスタの閾値電圧ＶＴが低くなってしま
う。逆に反転状態の強い領域４が電気力線５の密度の低
いエリアに存在すると、トランジスタとしての電流が低
くなり、トランジスタの閾値電圧ＶＴの低下は発生しに
くい。
表面に少数キャリアが誘起され、逆導電型の反転層が形
成された反転状態となるゲート電圧が閾値電圧ＶＴ（Th
reshold Voltage）に相当する。反転状態の強い領域４
がトランジスタＴｒ１のように電気力線５の密度の高い
エリアに存在すると、トランジスタとしての電流が高く
なり、トランジスタの閾値電圧ＶＴが低くなってしま
う。逆に反転状態の強い領域４が電気力線５の密度の低
いエリアに存在すると、トランジスタとしての電流が低
くなり、トランジスタの閾値電圧ＶＴの低下は発生しに
くい。
【０００８】ここで図５に示したＭＯＳＦＥＴでは、ソ
ース領域およびドレイン領域内のコンタクト孔３’が複
数個（ここでは３個）に分かれて間隔をおいて配列され
ているため、ソース領域Ｓとドレイン領域Ｄとの間の電
気力線５がチャネル領域内で均一に形成されない。即
ち、チャネル領域のうちソース領域Ｓ内のコンタクト孔
３’とドレイン領域Ｄ内のコンタクト孔３’との間にあ
たるエリアでは、電気力線５がゲート２と直交する直線
となり密度も高いが、このエリアとエリアの間では電気
力線５が曲線的となり、密度も低くなっている。
ース領域およびドレイン領域内のコンタクト孔３’が複
数個（ここでは３個）に分かれて間隔をおいて配列され
ているため、ソース領域Ｓとドレイン領域Ｄとの間の電
気力線５がチャネル領域内で均一に形成されない。即
ち、チャネル領域のうちソース領域Ｓ内のコンタクト孔
３’とドレイン領域Ｄ内のコンタクト孔３’との間にあ
たるエリアでは、電気力線５がゲート２と直交する直線
となり密度も高いが、このエリアとエリアの間では電気
力線５が曲線的となり、密度も低くなっている。
【０００９】したがって、反転状態の強い領域４のチャ
ネル内の位置（分布）と上述の電気力線５の不均一具合
との位置関係によってトランジスタの閾値電圧ＶＴにば
らつきが発生する。なお、チャネル領域内の反転状態の
違い（分布）は、ゲートポリシリのグレインの状態や不
純物の偏在、チャネル表面の不純物の偏在や分布、或い
はゲート酸化膜中の電荷等の局所的な問題により生ずる
と考えられる。
ネル内の位置（分布）と上述の電気力線５の不均一具合
との位置関係によってトランジスタの閾値電圧ＶＴにば
らつきが発生する。なお、チャネル領域内の反転状態の
違い（分布）は、ゲートポリシリのグレインの状態や不
純物の偏在、チャネル表面の不純物の偏在や分布、或い
はゲート酸化膜中の電荷等の局所的な問題により生ずる
と考えられる。
【００１０】また、図７に示したＭＯＳＦＥＴの例で
は、ソース領域およびドレイン領域内のコンタクト孔
３”は長方形であるから、電気力線５はチャネル領域の
中間部分では均一となる。しかし、コンタクト領域とシ
リコン基板とがショートしないようにするため、長辺の
長さがチャネル幅Ｗよりも短くされていることから、電
気力線５は端部（素子分離領域付近）で不均一となって
いる。従って、ここに反転状態の強い領域４が存在する
かしないかでトランジスタの閾値電圧ＶＴに違いが発生
することになる。このように従来のＭＯＳＦＥＴは閾値
電圧ＶＴのばらつきが発生しやすい。また、フリップフ
ロップ等のペアとなるＭＯＳＦＥＴを使った回路におい
ては、ペアＭＯＳＦＥＴ間の閾値電圧ＶＴのばらつきが
発生しやすく回路特性が劣化してしまうといった課題が
あった。
は、ソース領域およびドレイン領域内のコンタクト孔
３”は長方形であるから、電気力線５はチャネル領域の
中間部分では均一となる。しかし、コンタクト領域とシ
リコン基板とがショートしないようにするため、長辺の
長さがチャネル幅Ｗよりも短くされていることから、電
気力線５は端部（素子分離領域付近）で不均一となって
いる。従って、ここに反転状態の強い領域４が存在する
かしないかでトランジスタの閾値電圧ＶＴに違いが発生
することになる。このように従来のＭＯＳＦＥＴは閾値
電圧ＶＴのばらつきが発生しやすい。また、フリップフ
ロップ等のペアとなるＭＯＳＦＥＴを使った回路におい
ては、ペアＭＯＳＦＥＴ間の閾値電圧ＶＴのばらつきが
発生しやすく回路特性が劣化してしまうといった課題が
あった。
【００１１】そこで、本発明は閾値電圧のばらつきを低
減することができるようにしたＭＯＳＦＥＴを提供する
ことを目的とする。
減することができるようにしたＭＯＳＦＥＴを提供する
ことを目的とする。
【００１２】
【課題を解決するための手段】本発明のＭＯＳＦＥＴ
は、活性領域に配置される細長いゲートと、前記ゲート
を挟んで配置されるソース領域およびドレイン領域を有
し、前記ソース領域およびドレイン領域は、シリコン基
板の表面上に形成された拡散層と上部配線とを接続する
コンタクト領域を有するものであり、前記コンタクト領
域は、ゲート電極の延在する方向と略平行な辺を有し、
その辺が少なくとも活性領域を画定するチャネル幅と同
等の長さとすることを特徴とするものである。
は、活性領域に配置される細長いゲートと、前記ゲート
を挟んで配置されるソース領域およびドレイン領域を有
し、前記ソース領域およびドレイン領域は、シリコン基
板の表面上に形成された拡散層と上部配線とを接続する
コンタクト領域を有するものであり、前記コンタクト領
域は、ゲート電極の延在する方向と略平行な辺を有し、
その辺が少なくとも活性領域を画定するチャネル幅と同
等の長さとすることを特徴とするものである。
【００１３】本発明によれば、ソース領域およびドレイ
ン領域における上部配線とのコンタクト領域がゲート電
極の延在する方向と略平行な辺を有し、その辺がチャネ
ル幅と同等の長さとなっているため、ソース・ドレイン
間の電気力線がチャネル領域内全域で互いに略平行にほ
ぼ均一に形成される。したがって、チャネル内に反転状
態の強い領域が存在したとしても、その総量が同等であ
れば、その分布の仕方とチャネル内のソース・ドレイン
間の電界分布の仕方との相互の位置関係によって発生す
るチャネル内の電流のばらつきが抑制される。
ン領域における上部配線とのコンタクト領域がゲート電
極の延在する方向と略平行な辺を有し、その辺がチャネ
ル幅と同等の長さとなっているため、ソース・ドレイン
間の電気力線がチャネル領域内全域で互いに略平行にほ
ぼ均一に形成される。したがって、チャネル内に反転状
態の強い領域が存在したとしても、その総量が同等であ
れば、その分布の仕方とチャネル内のソース・ドレイン
間の電界分布の仕方との相互の位置関係によって発生す
るチャネル内の電流のばらつきが抑制される。
【００１４】前記コンタクト領域は、ソース領域および
ドレイン領域のシリコン基板と上部配線との間の層間絶
縁膜にコンタクト孔が設けられ、そのコンタクト孔内に
導体が埋め込まれたものであり、前記コンタクト孔の開
口がゲートの電極の延在する方向と略平行な辺を有し、
その辺が少なくともチャネル幅と同等以上の長さである
ことが好ましい。前記コンタクト領域の導体は、金属膜
であることが好ましい。前記コンタクト領域の導体は、
高融点金属シリサイド膜を含むものであることが好まし
い。
ドレイン領域のシリコン基板と上部配線との間の層間絶
縁膜にコンタクト孔が設けられ、そのコンタクト孔内に
導体が埋め込まれたものであり、前記コンタクト孔の開
口がゲートの電極の延在する方向と略平行な辺を有し、
その辺が少なくともチャネル幅と同等以上の長さである
ことが好ましい。前記コンタクト領域の導体は、金属膜
であることが好ましい。前記コンタクト領域の導体は、
高融点金属シリサイド膜を含むものであることが好まし
い。
【００１５】前記コンタクト孔の長さは、拡散層に対す
る位置合わせのずれ量よりも長くしてあることが好まし
い。前記シリコン基板上に形成された素子分離絶縁膜と
層間絶縁膜との間には、コンタクト孔の開口時のエッチ
ングに対してエッチングレートの低い絶縁膜で形成され
るストッパー絶縁膜が形成されていることが好ましい。
る位置合わせのずれ量よりも長くしてあることが好まし
い。前記シリコン基板上に形成された素子分離絶縁膜と
層間絶縁膜との間には、コンタクト孔の開口時のエッチ
ングに対してエッチングレートの低い絶縁膜で形成され
るストッパー絶縁膜が形成されていることが好ましい。
【００１６】
【発明の実施の形態】本発明の実施の形態を図１および
図２を参照しながら説明する。図１はフリップフロップ
等のペアとなる２つのトランジスタＴｒ１、Ｔｒ２の平
面図である。図２は図１のＡ−Ａ’における断面図であ
る。なお、従来と同一部分は同一符号を附する。
図２を参照しながら説明する。図１はフリップフロップ
等のペアとなる２つのトランジスタＴｒ１、Ｔｒ２の平
面図である。図２は図１のＡ−Ａ’における断面図であ
る。なお、従来と同一部分は同一符号を附する。
【００１７】２つのトランジスタＴｒ１、Ｔｒ２は図１
に示すように、それぞれフィールド１で画定される活性
領域にゲート２が配置されている。活性領域内にはゲー
ト２を挟んでソース領域Ｓとドレイン領域Ｄとが設けら
れている。ソース領域Ｓとドレイン領域Ｄおよびゲート
２にはアルミ配線（図１では示されていない）を接続す
るコンタクト孔３が形成されている。ソース領域Ｓおよ
びドレイン領域Ｄ内のコンタクト孔３は、ゲート２の電
極が延在する方向と略平行な辺を有し少なくともチャネ
ル幅Ｗと同等以上の長さの辺をもち、ソース領域Ｓとド
レイン領域Ｄ内からゲート２の電極が延在する方向で素
子分離領域上まで拡がった長さに配置されている。この
コンタクト孔３の拡がり分の長さは、少なくともコンタ
クト孔３の拡散層１０２に対する位置合わせのずれ量よ
りも大きく設定されている。
に示すように、それぞれフィールド１で画定される活性
領域にゲート２が配置されている。活性領域内にはゲー
ト２を挟んでソース領域Ｓとドレイン領域Ｄとが設けら
れている。ソース領域Ｓとドレイン領域Ｄおよびゲート
２にはアルミ配線（図１では示されていない）を接続す
るコンタクト孔３が形成されている。ソース領域Ｓおよ
びドレイン領域Ｄ内のコンタクト孔３は、ゲート２の電
極が延在する方向と略平行な辺を有し少なくともチャネ
ル幅Ｗと同等以上の長さの辺をもち、ソース領域Ｓとド
レイン領域Ｄ内からゲート２の電極が延在する方向で素
子分離領域上まで拡がった長さに配置されている。この
コンタクト孔３の拡がり分の長さは、少なくともコンタ
クト孔３の拡散層１０２に対する位置合わせのずれ量よ
りも大きく設定されている。
【００１８】トランジスタＴｒ１は図２に示すように、
Ｐ型シリコン基板１００の表面の素子分離領域に厚さ２
０００〜５０００Åの素子分離絶縁膜１０１が形成され
ている。素子分離絶縁膜１０１は選択酸化或いはシリコ
ン基板１００の表面のエッチングにより形成されたトレ
ンチ（溝）の埋設により形成される。素子分離絶縁膜１
０１の形成されない活性領域には、濃度１０−１９〜１
０−２１cm−３のヒ素またはリンが導入されたＮ＋拡散
層１０２が形成されている。素子分離領域および活性領
域上には厚さ２０００〜１００００Åの層間絶縁膜１０
３が形成されており、その一部にはコンタクト領域Ｃが
設けられている。コンタクト領域Ｃにはコンタクト孔３
が開口されて、タングステン等の導体によるコンタクト
プラグ１０４が埋め込まれている。
Ｐ型シリコン基板１００の表面の素子分離領域に厚さ２
０００〜５０００Åの素子分離絶縁膜１０１が形成され
ている。素子分離絶縁膜１０１は選択酸化或いはシリコ
ン基板１００の表面のエッチングにより形成されたトレ
ンチ（溝）の埋設により形成される。素子分離絶縁膜１
０１の形成されない活性領域には、濃度１０−１９〜１
０−２１cm−３のヒ素またはリンが導入されたＮ＋拡散
層１０２が形成されている。素子分離領域および活性領
域上には厚さ２０００〜１００００Åの層間絶縁膜１０
３が形成されており、その一部にはコンタクト領域Ｃが
設けられている。コンタクト領域Ｃにはコンタクト孔３
が開口されて、タングステン等の導体によるコンタクト
プラグ１０４が埋め込まれている。
【００１９】ただし、タングステン等の金属は熱抵抗が
制限されるため、後工程の処理温度が制限される。そこ
で、後工程の処理温度を高くすることができるようにす
るため、コンタクト孔３内に埋め込む導体として、高融
点金属シリサイド膜を使用することにより、選択の幅を
広めるようにすることができる。さらに、層間絶縁膜１
０３およびコンタクトプラグ１０４の上には厚さ３００
０〜６０００Åの上部配線であるアルミ配線１０５が形
成されている。
制限されるため、後工程の処理温度が制限される。そこ
で、後工程の処理温度を高くすることができるようにす
るため、コンタクト孔３内に埋め込む導体として、高融
点金属シリサイド膜を使用することにより、選択の幅を
広めるようにすることができる。さらに、層間絶縁膜１
０３およびコンタクトプラグ１０４の上には厚さ３００
０〜６０００Åの上部配線であるアルミ配線１０５が形
成されている。
【００２０】コンタクト孔３を介してソース領域Ｓとド
レイン領域Ｄおよびゲート２に接続されるアルミ配線１
０５はコンタクトプラグ１０４を介してＮ＋拡散層１０
２と電気的に接続されている。図２においては、コンタ
クトプラグ１０４は位置合わせずれによりＮ＋拡散層１
０２に対して紙面左方向にずれて形成されている。しか
しながら、コンタクト孔３の拡がり分の長さが少なくと
もコンタクト孔３の拡散層１０２に対する位置合わせの
ずれ量よりも大きく設定されていることより、図２内の
Ｎ＋拡散層１０２の幅は完全にコンタクトプラグ１０４
の直下に位置している。
レイン領域Ｄおよびゲート２に接続されるアルミ配線１
０５はコンタクトプラグ１０４を介してＮ＋拡散層１０
２と電気的に接続されている。図２においては、コンタ
クトプラグ１０４は位置合わせずれによりＮ＋拡散層１
０２に対して紙面左方向にずれて形成されている。しか
しながら、コンタクト孔３の拡がり分の長さが少なくと
もコンタクト孔３の拡散層１０２に対する位置合わせの
ずれ量よりも大きく設定されていることより、図２内の
Ｎ＋拡散層１０２の幅は完全にコンタクトプラグ１０４
の直下に位置している。
【００２１】このように本発明のＭＯＳＦＥＴによれ
ば、ソース領域Ｓおよびドレイン領域Ｄにおける上部配
線であるアルミ配線１０５とのコンタクト領域がゲート
２の電極の延在する方向と略平行な辺を有し、その辺が
チャネル幅Ｗと同等の長さとなっているため、ソース・
ドレイン間の電気力線５がチャネル領域内全域で互いに
略平行にほぼ均一に形成される。さらにソース・ドレイ
ン間の電位差が小さい場合でもこの傾向は同じである。
このためチャネル内に反転状態の強い領域４が存在した
としても、その総量が同等であればその分布の仕方とチ
ャネル内のソース・ドレイン間の電界分布の仕方との相
互の位置関係によって発生するチャネル内の電流のばら
つきが抑制される。
ば、ソース領域Ｓおよびドレイン領域Ｄにおける上部配
線であるアルミ配線１０５とのコンタクト領域がゲート
２の電極の延在する方向と略平行な辺を有し、その辺が
チャネル幅Ｗと同等の長さとなっているため、ソース・
ドレイン間の電気力線５がチャネル領域内全域で互いに
略平行にほぼ均一に形成される。さらにソース・ドレイ
ン間の電位差が小さい場合でもこの傾向は同じである。
このためチャネル内に反転状態の強い領域４が存在した
としても、その総量が同等であればその分布の仕方とチ
ャネル内のソース・ドレイン間の電界分布の仕方との相
互の位置関係によって発生するチャネル内の電流のばら
つきが抑制される。
【００２２】次に、図３を参照しながら図２の変形例に
ついて説明する。図３は図１のＡ−Ａ’における断面図
である。本変形例に係るＭＯＳＦＥＴは、この素子分離
絶縁膜１０１の直上に厚さ２００〜１０００Åのストッ
パー絶縁膜１０６が形成されていることを特徴とするも
のである。ストッパー絶縁膜１０６はコンタクト領域Ｃ
を構成するコンタクト孔３の開口時のエッチングに対し
てエッチングレートの低い絶縁膜で形成される。例え
ば、層間絶縁膜１０３が酸化膜のときストッパー絶縁膜
１０６としては窒化膜が使用される。素子分離絶縁膜１
０１の形成されない活性領域には濃度１０−１９〜１０
−２１cm−３のヒ素またはリンが導入されたＮ＋拡散層
１０２が形成されている。
ついて説明する。図３は図１のＡ−Ａ’における断面図
である。本変形例に係るＭＯＳＦＥＴは、この素子分離
絶縁膜１０１の直上に厚さ２００〜１０００Åのストッ
パー絶縁膜１０６が形成されていることを特徴とするも
のである。ストッパー絶縁膜１０６はコンタクト領域Ｃ
を構成するコンタクト孔３の開口時のエッチングに対し
てエッチングレートの低い絶縁膜で形成される。例え
ば、層間絶縁膜１０３が酸化膜のときストッパー絶縁膜
１０６としては窒化膜が使用される。素子分離絶縁膜１
０１の形成されない活性領域には濃度１０−１９〜１０
−２１cm−３のヒ素またはリンが導入されたＮ＋拡散層
１０２が形成されている。
【００２３】図３において、コンタクトプラグ１０４は
Ｎ＋拡散層１０２上と素子分離領域上の一部にわたって
形成されている。素子分離領域上にはストッパー絶縁膜
１０６が形成されているため、コンタクト孔３の開口時
のエッチング時に素子分離絶縁膜１０１はエッチングさ
れない。よって十分なオーバーエッチングが可能とな
り、オーバーエッチング不足によるコンタクト孔３の開
口不良や過度のオーバーエッチングに起因する素子分離
絶縁膜の絶縁不良等から起こる歩留まりの低下を改善で
きる。
Ｎ＋拡散層１０２上と素子分離領域上の一部にわたって
形成されている。素子分離領域上にはストッパー絶縁膜
１０６が形成されているため、コンタクト孔３の開口時
のエッチング時に素子分離絶縁膜１０１はエッチングさ
れない。よって十分なオーバーエッチングが可能とな
り、オーバーエッチング不足によるコンタクト孔３の開
口不良や過度のオーバーエッチングに起因する素子分離
絶縁膜の絶縁不良等から起こる歩留まりの低下を改善で
きる。
【００２４】次に、図４を参照しながら、本発明を屈曲
したゲート１２をもつＭＯＳＦＥＴへ適用した場合を説
明する。本ＭＯＳＦＥＴもフィールド１１で画定された
活性領域上にＬ字形状に屈曲したゲート１２が配置され
ている。活性領域内にはゲート２を挟んでソース領域Ｓ
とドレイン領域Ｄが設けられている。ソース領域Ｓとド
レイン領域Ｄおよびゲート１２には上部配線であるアル
ミ配線（図４では示されていない）が接続される。
したゲート１２をもつＭＯＳＦＥＴへ適用した場合を説
明する。本ＭＯＳＦＥＴもフィールド１１で画定された
活性領域上にＬ字形状に屈曲したゲート１２が配置され
ている。活性領域内にはゲート２を挟んでソース領域Ｓ
とドレイン領域Ｄが設けられている。ソース領域Ｓとド
レイン領域Ｄおよびゲート１２には上部配線であるアル
ミ配線（図４では示されていない）が接続される。
【００２５】ソース領域Ｓとドレイン領域Ｄ内でコンタ
クト領域Ｃを構成するコンタクト孔１３は、屈曲したゲ
ート１２と同様にＬ字形状に屈曲し、屈曲したゲート１
２の電極の延在する方向に沿って略平行な辺をもち、そ
の辺は少なくともチャネル幅と同等以上の長さとなって
いる。さらに、コンタクト孔１３はソース領域Ｓとドレ
イン領域Ｄ内からゲート１２の電極が延在する方向に素
子分離領域上まで拡がった形状に配置されている。ここ
でこの拡がり分の長さは少なくともコンタクト孔３の拡
散層に対する位置合わせずれ量よりも大きく設定されて
いる。
クト領域Ｃを構成するコンタクト孔１３は、屈曲したゲ
ート１２と同様にＬ字形状に屈曲し、屈曲したゲート１
２の電極の延在する方向に沿って略平行な辺をもち、そ
の辺は少なくともチャネル幅と同等以上の長さとなって
いる。さらに、コンタクト孔１３はソース領域Ｓとドレ
イン領域Ｄ内からゲート１２の電極が延在する方向に素
子分離領域上まで拡がった形状に配置されている。ここ
でこの拡がり分の長さは少なくともコンタクト孔３の拡
散層に対する位置合わせずれ量よりも大きく設定されて
いる。
【００２６】ソース・ドレイン間の電気力線１５は、ゲ
ート屈曲部近傍を除いてチャネル領域内で互いに略平行
にほぼ均一に形成されている。従って、チャネル内に反
転状態の強い領域１４が存在したとしてもチャネル内ソ
ース・ドレイン間電界分布の仕方により発生するチャネ
ル電流のばらつきが抑制される。
ート屈曲部近傍を除いてチャネル領域内で互いに略平行
にほぼ均一に形成されている。従って、チャネル内に反
転状態の強い領域１４が存在したとしてもチャネル内ソ
ース・ドレイン間電界分布の仕方により発生するチャネ
ル電流のばらつきが抑制される。
【００２７】なお、本発明は、上記実施の形態に限定さ
れることはなく、特許請求の範囲に記載された技術的事
項の範囲内において、種々の変更が可能である。したが
って、本発明のＭＯＳＦＥＴはフリップフロップ等のペ
アとなる２つのトランジスタを組合わせるものに限定す
るものではない。
れることはなく、特許請求の範囲に記載された技術的事
項の範囲内において、種々の変更が可能である。したが
って、本発明のＭＯＳＦＥＴはフリップフロップ等のペ
アとなる２つのトランジスタを組合わせるものに限定す
るものではない。
【００２８】
【発明の効果】本発明のＭＯＳＦＥＴによれば、ソース
領域およびドレイン領域における上部配線とのコンタク
ト領域がゲート電極の延在する方向と略平行な辺を有
し、その辺がチャネル幅と同等の長さとなっているた
め、ソース・ドレイン間の電気力線がチャネル領域内全
域で互いに略平行にほぼ均一に形成される。さらにソー
ス・ドレイン間の電位差が小さい場合でもこの傾向は同
じである。このためチャネル内に反転状態の強い領域が
存在したとしても、その総量が同等であればその分布の
仕方とチャネル内のソース・ドレイン間の電界分布の仕
方との相互の位置関係によって発生するチャネル内の電
流のばらつきが抑制される。
領域およびドレイン領域における上部配線とのコンタク
ト領域がゲート電極の延在する方向と略平行な辺を有
し、その辺がチャネル幅と同等の長さとなっているた
め、ソース・ドレイン間の電気力線がチャネル領域内全
域で互いに略平行にほぼ均一に形成される。さらにソー
ス・ドレイン間の電位差が小さい場合でもこの傾向は同
じである。このためチャネル内に反転状態の強い領域が
存在したとしても、その総量が同等であればその分布の
仕方とチャネル内のソース・ドレイン間の電界分布の仕
方との相互の位置関係によって発生するチャネル内の電
流のばらつきが抑制される。
【００２９】したがって、本発明のＭＯＳＦＥＴのチャ
ネル領域のソース領域とドレイン領域との間の電気力線
の均一性を向上させて閾値電圧ＶＴのばらつきを低減さ
せることができる。また、フリップフロップ等のペアと
なるＭＯＳＦＥＴを使った回路においては、ペアＭＯＳ
ＦＥＴ間の閾値電圧ＶＴのばらつきを低減させ回路特性
を向上させることができる。
ネル領域のソース領域とドレイン領域との間の電気力線
の均一性を向上させて閾値電圧ＶＴのばらつきを低減さ
せることができる。また、フリップフロップ等のペアと
なるＭＯＳＦＥＴを使った回路においては、ペアＭＯＳ
ＦＥＴ間の閾値電圧ＶＴのばらつきを低減させ回路特性
を向上させることができる。
【図１】本発明に係るＭＯＳＦＥＴの断面平面図であ
る。
る。
【図２】図１のＡ−Ａ’断面図である。
【図３】本発明に係る変形例のＭＯＳＦＥＴの断面正面
図である。
図である。
【図４】本発明に係るさらに別の変形例のＭＯＳＦＥＴ
の断面平面図である。
の断面平面図である。
【図５】従来のＭＯＳＦＥＴの断面平面図である。
【図６】図５のＢ−Ｂ’断面図である。
【図７】従来の別のＭＯＳＦＥＴの断面平面図である。
Ｃ：コンタクト領域 Ｄ：ドレイン領域 Ｓ：ソース領域 Ｗ：チャンネル幅 １：フィールド ２：ゲート ３：コンタクト孔 ４：反転状態の強い領域 ５：電気力線 １１：フィールド １２：ゲート １３：コンタクト孔 １４：反転状態の強い領域 １５：電気力線 １００：シリコン基板 １０１：素子分離絶縁膜 １０２：拡散層 １０３：層間絶縁膜 １０５：上部配線（アルミ配線） １０６：ストッパ絶縁膜
Claims (6)
- 【請求項１】活性領域に配置される細長いゲートと、前
記ゲートを挟んで配置されるソース領域およびドレイン
領域を有し、 前記ソース領域およびドレイン領域は、シリコン基板の
表面上に形成された拡散層と上部配線とを接続するコン
タクト領域を有するものであり、 前記コンタクト領域は、ゲート電極の延在する方向と略
平行な辺を有し、その辺が少なくとも活性領域を画定す
るチャネル幅と同等の長さとすることを特徴とするＭＯ
ＳＦＥＴ。 - 【請求項２】前記コンタクト領域は、ソース領域および
ドレイン領域のシリコン基板と上部配線との間の層間絶
縁膜にコンタクト孔が設けられ、そのコンタクト孔内に
導体が埋め込まれたものであり、前記コンタクト孔の開
口がゲートの電極の延在する方向と略平行な辺を有し、
その辺が少なくともチャネル幅と同等以上の長さである
ことを特徴とする請求項１に記載のＭＯＳＦＥＴ。 - 【請求項３】前記コンタクト領域の導体は、金属膜であ
ることを特徴とする請求項２に記載のＭＯＳＦＥＴ。 - 【請求項４】前記コンタクト領域の導体は、高融点金属
シリサイド膜を含むものであることを特徴とする請求項
２に記載のＭＯＳＦＥＴ。 - 【請求項５】前記コンタクト孔の長さは、拡散層に対す
る位置合わせのずれ量よりも長くしてあることを特徴と
する請求項２から４のいずれかに記載のＭＯＳＦＥＴ。 - 【請求項６】前記シリコン基板上に形成された素子分離
絶縁膜と層間絶縁膜との間には、コンタクト孔の開口時
のエッチングに対してエッチングレートの低い絶縁膜で
形成されるストッパー絶縁膜が形成されていることを特
徴とする請求項１から５のいずれかに記載のＭＯＳＦＥ
Ｔ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10098037A JP3114690B2 (ja) | 1998-04-10 | 1998-04-10 | Ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10098037A JP3114690B2 (ja) | 1998-04-10 | 1998-04-10 | Ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11297986A true JPH11297986A (ja) | 1999-10-29 |
| JP3114690B2 JP3114690B2 (ja) | 2000-12-04 |
Family
ID=14208867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10098037A Expired - Fee Related JP3114690B2 (ja) | 1998-04-10 | 1998-04-10 | Ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3114690B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134577A (ja) * | 2005-11-11 | 2007-05-31 | Toshiba Corp | 半導体装置 |
| US7598541B2 (en) | 2004-02-26 | 2009-10-06 | Fujitsu Microelectronics Limited | Semiconductor device comprising transistor pair isolated by trench isolation |
-
1998
- 1998-04-10 JP JP10098037A patent/JP3114690B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7598541B2 (en) | 2004-02-26 | 2009-10-06 | Fujitsu Microelectronics Limited | Semiconductor device comprising transistor pair isolated by trench isolation |
| JP2007134577A (ja) * | 2005-11-11 | 2007-05-31 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3114690B2 (ja) | 2000-12-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |