JPH02290056A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH02290056A JPH02290056A JP1189217A JP18921789A JPH02290056A JP H02290056 A JPH02290056 A JP H02290056A JP 1189217 A JP1189217 A JP 1189217A JP 18921789 A JP18921789 A JP 18921789A JP H02290056 A JPH02290056 A JP H02290056A
- Authority
- JP
- Japan
- Prior art keywords
- beta22
- transistor
- beta32
- beta31
- beta21
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000003321 amplification Effects 0.000 claims abstract description 4
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 abstract description 6
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路に関する。
Ｍ．ＩＳ型集積回路は基本的にはＡＮＤ回路、ＯＲ回路
、ＮＯＴ回路等の論理回路の組合せと見なすことができ
、とシわけ相補ＭＩ８型集積回路はその回路構成が明確
である。これらの回路をアートワークする際に各接点容
量を小さくすることは回路動作の高速化に寄与するはか
シでなく、低消費電力化をも計る．ことが可能である。
、ＮＯＴ回路等の論理回路の組合せと見なすことができ
、とシわけ相補ＭＩ８型集積回路はその回路構成が明確
である。これらの回路をアートワークする際に各接点容
量を小さくすることは回路動作の高速化に寄与するはか
シでなく、低消費電力化をも計る．ことが可能である。
第１図は従来の標準的なＮチャネルトランジスタによる
２人力ＮＡＮＤ回路であシ負荷トランジスタＴＲＩと、
駆動トランジスタＴＲ２ ，ＴＲ３とによシ構成されて
いる。通常、駆動トランジスタＴＲ２ ．ＴＲ３のチャ
ネル幅Ｗは同一である。
２人力ＮＡＮＤ回路であシ負荷トランジスタＴＲＩと、
駆動トランジスタＴＲ２ ，ＴＲ３とによシ構成されて
いる。通常、駆動トランジスタＴＲ２ ．ＴＲ３のチャ
ネル幅Ｗは同一である。
従来の方法でこの回路の駆動トランジスタ部分のみをパ
ターン化すると第２図のようになる。即ち、ゲート電極
２．３をＮ型領＃１．５．４間に設けて駆動トランジス
タＴＲ２ ．ＴＲ３の単なる直列接続を行い互いに共有
しない拡散層領竣の一方４ ’ｉｉ ＧＮＤ端子とし、
他方】を出力端子とするものである。このアートワーク
法は簡単明瞭であシ現在一般に使用されている。しかし
駆動される負荷が重い場合には負荷トランジスタＴＲＩ
はもとよシ駆動トランジスタＴＲ２，ＴＲ３の駆動能力
を上げるべく該トランジスタのＷを太きくしなければな
らない。ところが、これに伴クて拡散層面積が増し各接
点容量が増加する。又、更に駆動トランジスタのゲート
電極２．３であるぼりシリコンの抵抗も無視出来ない程
迄増加する。
ターン化すると第２図のようになる。即ち、ゲート電極
２．３をＮ型領＃１．５．４間に設けて駆動トランジス
タＴＲ２ ．ＴＲ３の単なる直列接続を行い互いに共有
しない拡散層領竣の一方４ ’ｉｉ ＧＮＤ端子とし、
他方】を出力端子とするものである。このアートワーク
法は簡単明瞭であシ現在一般に使用されている。しかし
駆動される負荷が重い場合には負荷トランジスタＴＲＩ
はもとよシ駆動トランジスタＴＲ２，ＴＲ３の駆動能力
を上げるべく該トランジスタのＷを太きくしなければな
らない。ところが、これに伴クて拡散層面積が増し各接
点容量が増加する。又、更に駆動トランジスタのゲート
電極２．３であるぼりシリコンの抵抗も無視出来ない程
迄増加する。
従ってチャネル幅Ｗを大きくすることによシ駆動力を上
けても従来のアートワーク法では回路の高速化という観
点から見るとＷの増加量に比例した改善は成されなくな
る。
けても従来のアートワーク法では回路の高速化という観
点から見るとＷの増加量に比例した改善は成されなくな
る。
本発明では上記欠点を取シ除くのみならず、従来のアー
トワーク法による回路特性を上廻る特性が期待できるも
のである。
トワーク法による回路特性を上廻る特性が期待できるも
のである。
第３図は本発明のキーポイントともなる第１図同様の機
能を呆たす２人力ＮＡＮＤ回路である。第１図と第３図
が等価になる為には駆動トランジスタＴＲ２ ，ＴＲ３
の電流増幅率をそれぞれβ２，β３とし、又駆動トラン
ジスタＴＲ２１ ，ＴＲ２２，ＴＲ３１，嘗Ｒ３２の電
流増幅率をそれぞれβ２１？２２，β３１，β３■とし
たとき、β２−β２１＋β２２，β３−β，，＋β３２
，β２／β３−β２２／β５２なる条件を満足している
ことが必要である。上記関係からさらにβ２１／β，１
＝β２２／β５２の関係も自明の如く得られる。この条
件を満足することによって第３図におけるＴＲ３１のド
レイン電極（又はＴＲ２ １のソース電極）Ａ点とＴＲ
３２のドレイン電極（又はＴＲ２２のソース電極）Ｂ点
とは接続する必要性がなくなり、それでいて、第１図と
第３図とは回路的に等価となる。
能を呆たす２人力ＮＡＮＤ回路である。第１図と第３図
が等価になる為には駆動トランジスタＴＲ２ ，ＴＲ３
の電流増幅率をそれぞれβ２，β３とし、又駆動トラン
ジスタＴＲ２１ ，ＴＲ２２，ＴＲ３１，嘗Ｒ３２の電
流増幅率をそれぞれβ２１？２２，β３１，β３■とし
たとき、β２−β２１＋β２２，β３−β，，＋β３２
，β２／β３−β２２／β５２なる条件を満足している
ことが必要である。上記関係からさらにβ２１／β，１
＝β２２／β５２の関係も自明の如く得られる。この条
件を満足することによって第３図におけるＴＲ３１のド
レイン電極（又はＴＲ２ １のソース電極）Ａ点とＴＲ
３２のドレイン電極（又はＴＲ２２のソース電極）Ｂ点
とは接続する必要性がなくなり、それでいて、第１図と
第３図とは回路的に等価となる。
第４図は第３図の回路の駆動トランジスタ部分のみをア
ートワークしたものである。
ートワークしたものである。
第４図において、Ｐ型半導体の一主面上にトランジスタ
ＴＲ３１のソースおよびト１レインとしてのＮ型領域８
および９と、トランジスタＴＲ２ １のドレインとトラ
ンジスタＴＲ２２のドレインとしてのＮ型領埴１１と、
トランジスタＴＲ２２のソースとトランジスタＴＲ３
２のドレインとしてのＮ型領域１０と、トランジスタＴ
Ｒ３２のソースとしてのＮ型領域１３が同一方向に配置
されている。ポリシリコン６はＴＲ２１とＴＲ２２のゲ
ート電極配線を構成し、ポリシリコン７はトランジスタ
ＴＲ３ １とＴＲ３２のデートｔ極配線を構成する。Ｎ
型領謔１１に設けられたコンタクト】５からは第２図の
出力端子ＯＵＴが引き出される。
ＴＲ３１のソースおよびト１レインとしてのＮ型領域８
および９と、トランジスタＴＲ２ １のドレインとトラ
ンジスタＴＲ２２のドレインとしてのＮ型領埴１１と、
トランジスタＴＲ２２のソースとトランジスタＴＲ３
２のドレインとしてのＮ型領域１０と、トランジスタＴ
Ｒ３２のソースとしてのＮ型領域１３が同一方向に配置
されている。ポリシリコン６はＴＲ２１とＴＲ２２のゲ
ート電極配線を構成し、ポリシリコン７はトランジスタ
ＴＲ３ １とＴＲ３２のデートｔ極配線を構成する。Ｎ
型領謔１１に設けられたコンタクト】５からは第２図の
出力端子ＯＵＴが引き出される。
コンタク｝１２および１４け共に接地電源に接続される
。ここでは各Ｎ型領域の巾は第２図の場合の約１／２と
されている。
。ここでは各Ｎ型領域の巾は第２図の場合の約１／２と
されている。
以上のように、トランジスタのＷを２等分割して２組の
直列パターンを形成し、そのドレイン領琥を互いに共有
したパターン構成を行ったことによって回路特性に影饗
を与える出力端子に相当するパターン１１の容量が従来
の方法によるものと比較して小さくすることができる。
直列パターンを形成し、そのドレイン領琥を互いに共有
したパターン構成を行ったことによって回路特性に影饗
を与える出力端子に相当するパターン１１の容量が従来
の方法によるものと比較して小さくすることができる。
一般に拡散層容董はパターン面積に比例する項と、パタ
ーンの周囲長に比例する項の和で安わされるが、これは
出力端子１１のパターンをＴＲ２ １とＴＲ２２のゲー
トボリシリによって挾んだことによシ夾現出来て出力端
子（１］）のパターン面積と、その周凹長とが減小でき
たことによるものである。又、このパターン構成は上下
左右対称な為、ｌ」合せズレが生じても、トランジスタ
特性にはほとんど影響を与えない。更に駆動トランジス
タをそれぞれ２分割してあることから、ゲートポリシリ
の抵抗も減小し遅延時間の短縮に寄与するものである。
ーンの周囲長に比例する項の和で安わされるが、これは
出力端子１１のパターンをＴＲ２ １とＴＲ２２のゲー
トボリシリによって挾んだことによシ夾現出来て出力端
子（１］）のパターン面積と、その周凹長とが減小でき
たことによるものである。又、このパターン構成は上下
左右対称な為、ｌ」合せズレが生じても、トランジスタ
特性にはほとんど影響を与えない。更に駆動トランジス
タをそれぞれ２分割してあることから、ゲートポリシリ
の抵抗も減小し遅延時間の短縮に寄与するものである。
以上の効果は駆動トランジスタのチャネル幅が増加する
程大きくなる。
程大きくなる。
第５図は本発明による効果を示すもので、従来のアート
ワーク法によるパターン面積及び周囲長を基準にした時
、本発明によるそれらの割合をパーセント表示したもの
である。この図においてＸ軸には駆動トランジスタのチ
ャネル幅ｗｙとりＹ軸には百分率をとっている。］１は
パターン面積に関するものでチャネル幅が約５０μ以上
になると従来のノぞターン面積の約７５％になシ飽相状
態に入る。
ワーク法によるパターン面積及び周囲長を基準にした時
、本発明によるそれらの割合をパーセント表示したもの
である。この図においてＸ軸には駆動トランジスタのチ
ャネル幅ｗｙとりＹ軸には百分率をとっている。］１は
パターン面積に関するものでチャネル幅が約５０μ以上
になると従来のノぞターン面積の約７５％になシ飽相状
態に入る。
ｌ２は、周囲長に関するものでこれはチャネル幅の増加
に伴って従来のそれと比較し減小していく、 尚、ここでは幾何学的なサイズで比較したが、各単位容
量を考慮に入れれば効果が具体的に知ることができる。
に伴って従来のそれと比較し減小していく、 尚、ここでは幾何学的なサイズで比較したが、各単位容
量を考慮に入れれば効果が具体的に知ることができる。
以上で述べたように特別なパターンを設けることなく、
アートワーク上の工夫だけで回路特性をよシ優れたもの
にすることができ、又、とのノやターン構成が左右上下
対称な為、目合せズレが生じて本トランジスタの駆動能
力及びその接点容量はほとんど変らない。ここで述べた
のはＮチャネルトランジスタを使クた一例に過ぎず、他
にＮチャネルトランジスタを使クた回路に限らすＰチャ
ネルトランジスタ又は相補ＭＩＳ型トランジスタの回路
のアートワークでも採用可能である。特に相補ＭＩＳ型
集積回路のアートワークに採用すれば本発明の使用頻度
が高くなシ好適となる。
アートワーク上の工夫だけで回路特性をよシ優れたもの
にすることができ、又、とのノやターン構成が左右上下
対称な為、目合せズレが生じて本トランジスタの駆動能
力及びその接点容量はほとんど変らない。ここで述べた
のはＮチャネルトランジスタを使クた一例に過ぎず、他
にＮチャネルトランジスタを使クた回路に限らすＰチャ
ネルトランジスタ又は相補ＭＩＳ型トランジスタの回路
のアートワークでも採用可能である。特に相補ＭＩＳ型
集積回路のアートワークに採用すれば本発明の使用頻度
が高くなシ好適となる。
第１図は標準的なＮチャネルＭＯＳ トランジスタによ
るＮＡＮＤ回路を示す図、第２図は第１図の回路のアー
トワーク図である。 第３図は本発明によるアークワーク図の弊価回路であり
、第４図は本発明を２人力ＮＡＮＤ回路を例にしたとき
のアートワーク図である。 第５図は本発明によるパターン面積及び周囲長を従来の
アートワーク法による場合の面積及び周囲長を基準に取
ったときの割合をチャネル幅Ｗの依存としてノヤ一セン
ト表示したものである。 １・・・出力端子領域、２・・・ＴＲ２のｆ−｝ポリシ
リ、３・・・ＴＲ３のグー｝／リシリ、４・・・ＧＮＤ
端子領域、５・・・出力端子領域、６・・・ＴＲ２１，
ＴＲ２２のグートポリシリ、７・・・ＴＲ３１，ＴＲ３
２のゲートボリシリ， 代埋人 弁埋士 内 原 晋 Ｖｃｃ 第 図 第４ 図 第 因
るＮＡＮＤ回路を示す図、第２図は第１図の回路のアー
トワーク図である。 第３図は本発明によるアークワーク図の弊価回路であり
、第４図は本発明を２人力ＮＡＮＤ回路を例にしたとき
のアートワーク図である。 第５図は本発明によるパターン面積及び周囲長を従来の
アートワーク法による場合の面積及び周囲長を基準に取
ったときの割合をチャネル幅Ｗの依存としてノヤ一セン
ト表示したものである。 １・・・出力端子領域、２・・・ＴＲ２のｆ−｝ポリシ
リ、３・・・ＴＲ３のグー｝／リシリ、４・・・ＧＮＤ
端子領域、５・・・出力端子領域、６・・・ＴＲ２１，
ＴＲ２２のグートポリシリ、７・・・ＴＲ３１，ＴＲ３
２のゲートボリシリ， 代埋人 弁埋士 内 原 晋 Ｖｃｃ 第 図 第４ 図 第 因
Claims (1)
- 第１の端子と第２の端子との間に順次直列に接続された
一導電型の第１および第２のＭＩＳトランジスタとを有
する第１の直列回路と、前記第１の端子と第２の端子と
の間に順次直列に接続された前記一導電型の第３および
第４のＭＩＳトランジスタとを有する第２の直列回路と
を有し、前記第１および第３のトランジスタのゲートに
は第１の入力信号が共通に与えられ、前記第２および第
４のトランジスタのゲートには第２の入力信号が共通に
与えられ、前記第１、第２、第３および第４のトランジ
スタの電流増幅率をそれぞれβ＿１、β＿２、β＿３、
β＿４としたとき、β＿１／β＿３＝β＿２／β＿４と
なっていることを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189217A JPH02290056A (ja) | 1989-07-21 | 1989-07-21 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189217A JPH02290056A (ja) | 1989-07-21 | 1989-07-21 | 集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2997280A Division JPS56125854A (en) | 1980-03-10 | 1980-03-10 | Integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02290056A true JPH02290056A (ja) | 1990-11-29 |
| JPH048950B2 JPH048950B2 (ja) | 1992-02-18 |
Family
ID=16237524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189217A Granted JPH02290056A (ja) | 1989-07-21 | 1989-07-21 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02290056A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084436A (en) * | 1996-10-24 | 2000-07-04 | Nec Corporation | Multi-input semiconductor logic device with mask pattern for reduced parasitic capacitance |
| JP2007134577A (ja) * | 2005-11-11 | 2007-05-31 | Toshiba Corp | 半導体装置 |
-
1989
- 1989-07-21 JP JP1189217A patent/JPH02290056A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084436A (en) * | 1996-10-24 | 2000-07-04 | Nec Corporation | Multi-input semiconductor logic device with mask pattern for reduced parasitic capacitance |
| JP2007134577A (ja) * | 2005-11-11 | 2007-05-31 | Toshiba Corp | 半導体装置 |
| US7915688B2 (en) | 2005-11-11 | 2011-03-29 | Kabushiki Kaisha Toshiba | Semiconductor device with MISFET |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH048950B2 (ja) | 1992-02-18 |
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