DE3741186A1

DE3741186A1 - Dreidimensionale ein-transistorzelle und anordnung von ein-transistorzellen fuer dynamische halbleiterspeicher und verfahren zu ihrer herstellung

Info

Publication number: DE3741186A1
Application number: DE19873741186
Authority: DE
Inventors: Egon Dr Rer Nat Bussmann
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1987-12-04
Filing date: 1987-12-04
Publication date: 1989-06-15

Description

Die Erfindung betrifft eine dreidimensionale Ein-Transistor zelle für dynamische Halbleiterspeicher mit einem Grabenkon densator und einem Auswahltransistor, bei der der Grabenkon densator eine im Graben angeordnete erste Kondensatorplatte mit einer ersten dotierten Halbleiterschicht und einer zwi schen den Kondensatorplatten angeordneten dielektrischen Schicht als Teil einer, die Innenwand des Grabens auskleiden den Isolationsschicht aufweist, Drain, Kanal und Source des Auswahltransistors neben dem Graben übereinander auf einem Substrat angeordnet sind und das Gate des Auswahltransi stors durch eine weitere Isolationsschicht von der ersten Kondensatorplatte getrennt im Graben angeordnet ist. Die Erfindung beinhaltet außerdem eine Anordnung von Ein-Transi storzellen und Verfahren zu ihrer Herstellung.

Eine Ein-Transistorzelle gemäß dem Oberbegriff des Patentan spruchs 1 ist aus der europäischen Patentanmeldung Nr. 85 111 809.1 bekannt.

Um die Dichte von Speicherzellen eines monolithischen dynamischen Halbleiterspeichers zu erhöhen, wird neben der Struk turverkleinerung der Einzelbauelemente in der neuen Technologie von der planaren Anordnung der Einzelbauelemente zur dreidimen sionalen Anordnung übergegangen. Da der Platzbedarf einer Ein- Transistorzelle im wesentlichen durch den Kondensator bestimmt wird, ist mit der Einführung des sog. Grabenkondensators (Trench- Capacitor) eine große Verbesserung im Hinblick auf die Speicher dichte erreicht.

Eine dreidimensionale Ein-Transistorzelle mit Grabenkon densator für die zu speichernde Ladung ist z.B. in der IEDM 85, S.718-721 von M.Ohkura veröffentlicht. Bei dieser Ausführungsform des Grabenkondensators ist eine Kondensa torplatte im Graben angeordnet und die zweite Kondensator platte außerhalb des Grabens auf dem Substrat angeordnet. Source, Kanal und Drain des Auswahltransistors bilden eine Ebene, die horizontal über dem Grabenkondensator angeordnet ist.

In der europäischen Patentanmeldung Nr. 85 111 809.1 ist ein Grabenkondensator und ein vertikal neben dem Grabenkonden sator angeordneter Auswahltransistor offenbart, wodurch eine weitere Verdichtung der Bauelementstruktur erreicht ist. Zur laterialen Isolation einzelner Schaltungselemente sind durch lokale Feldoxidation erzeugte teilweise in die oberste Halb leiterschicht reichende Bereiche mit thermischem Oxid vorge sehen.

Die Erfindung einer Ein-Transistorzelle, die so gestaltet ist, daß lokale Feldoxidbereiche vermieden sind, könnte ne ben der erwünschten Strukturverkleinerung auch eine Verein fachung im Herstellungsverfahren gestatten, da die Technik der Feldoxidation (LOCOS-Technik) recht aufwendige Verfah rensschritte erforderlich macht. Der Erfindung liegt deshalb die Aufgabe zugrunde, eine dreidimensionale Ein-Transistor zelle für dynamische Halbleiterspeicher anzugeben, die ohne lokale Feldoxidbereiche aufgebaut ist und minimale lateriale Dimensionen aufweist. Eine weitere Aufgabe der Erfindung ist, eine Anordnung von Ein-Transistorzellen anzugeben, bei der die einzelnen Speicherzellen möglichst dicht nebenein ander angeordnet sind, sowie ein Verfahren zu ihrer Her stellung.

Zur Lösung der erfindungsgemäßen Aufgabe wird eine dreidi mensionale Ein-Transistorzelle der eingangs genannten Art vorgeschlagen, die dadurch gekennzeichnet ist, daß

a) eine zweite dotierte Halbleiterschicht neben dem Graben und direkt benachbart zur dielektrischen Schicht auf dem Substrat angeordnet ist, die zugleich die zweite Kondensa torplatte und das Drain des Auswahltransistors bildet,
b) Drain, Kanal und Source durch die Isolations schicht von der ersten Kondensatorplatte und dem Gate ge trennt sind,
c) das vollständig innerhalb des Grabens angeordnete Gate zugleich die Wortleitung der Zelle bildet und
d) die Bitleitung der Zelle in einer Ebene angeordnet ist, die über der Ebene liegt, auf der die Wortleitung angeordnet ist und einen direkten Kontakt zum Source- Gebiet aufweist.

Eine Anordnung von dreidimensionalen Ein-Transistor zellen ist dadurch gekennzeichnet, daß

a) die Zellen in Richtung der Wortleitung so angeordnet sind, daß Grabenkondensatoren und Auswahltransistoren in abwechselnder Reihenfolge nebeneinander angeordnet sind und
b) jeder zweite Grabenkondensator so ausgebildet ist, daß dessen erste Kondensatorplatte mit den Kanälen der beiden in Richtung der Wortleitung benachbarten Auswahltransistoren elektrisch leitend verbunden ist.

Ein Verfahren zur Herstellung einer Anordnung von dreidimen sionalen Ein- Transistorzellen ist gekennzeichnet durch den Ablauf der folgenden Verfahrensschritte:

a) Herstellen einer ersten dotierten Siliziumschicht auf einem entgegengesetzt dotierten Siliziumsubstrat,
b) Erzeugen von bis in das Substrat reichenden parallelen ersten Gräben und die ersten Gräben kreuzenden parallelen zweiten Gräben,
c) Erzeugen einer ersten Isolationsschicht auf der ersten dotierten Siliziumschicht, auf den Innenwänden und den Böden der Gräben,
d) Auffüllen der Gräben mit einer ersten dotierten poly kristallinen Siliziumschicht,
e) vollständiges Entfernen der ersten dotierten polykri stallinen Siliziumschicht von der Oberfläche der Anordnung und aus den oberen Bereichen der Gräben, so daß die Gräben wieder zum Teil geöffnet sind,
f) Erzeugen einer zweiten Isolationsschicht, sowohl auf der Oberfläche der Anordnung als auch auf den Innenwänden und Böden der wieder geöffneten Bereiche der Gräben,
g) Auffüllen der Gräben mit einer zweiten polykristallinen dotierten Siliziumschicht, die eine geringere Dicke als die erste dotierte polykristalline Siliziumschicht auf weist, wobei in den Gräben Spalten entstehen,
h) Aufbringen einer Fotolackmaske in den Bereichen der ersten Gräben, die sich zwischen den zweiten Gräben be finden,
i) Entfernen der zweiten dotierten polykristallinen Siliziumschicht von der Oberfläche der Anordnung und Durchätzen der Spalte in den zweiten Gräben bis auf die zweite Isolationsschicht durch anisotropes Ätzen,
j) Aufbringen einer im Vergleich zum Grabendurchmesser dünneren dritten Isolationsschicht auf die Oberfläche der Anordnung und in die Spalten der ersten und zweiten Gräben,
k) Herstellen von Feldeffekttransistoren auf dem Substrat durch Einbringen von Dotierstoffen entsprechender Leit fähigkeit in die erste dotierte Siliziumschicht, so daß Drain-Kanal-und Sourcegebiet jedes Feldeffekttransistors übereinander angeordnet sind und auf vier Seiten durch Gräben begrenzt sind,
l) Freiätzen der Sourcegebiete der Feldeffekttransistoren und Erzeugen eines selbst justierten direkten Kontaktes durch Aufbringen von Titan auf die Sourcegebiete,
m) Auffüllen der Spalte in den ersten und zweiten Gräben mit einer vierten Isolationsschicht,
n) Entfernung der auf den Sourcegebieten der Feldeffekttransi storen befindlichen Teile der vierten Isolationsschicht und
o) Herstellen der Bitleitungen durch Aufbringen einer strukturierten Aluminiumschicht mit Kontakten auf den Sourcegebieten der Feldeffekttransistoren.

Weitere Ausgestaltungen und Weiterbildungen der Erfindung gehen aus den Unteransprüchen, den nebengeordneten Ansprüchen, sowie nachfolgend aus der anhand von Ausführungsbeispielen mit Fig. 1 bis 14 gegebenen Beschreibung hervor.

Fig. 1 zeigt das Schaltbild einer Ein-Transistor zelle,

Fig. 2 zeigt einen Ausschnitt einer Ein-Transistor zellenanordnung in Draufsicht,

Fig. 3 zeigt einen Schnitt der Ein-Transistorzellen anordnung aus Fig. 2 an der Stelle II-II,

Fig. 4 zeigt einen Schnitt der Ein-Transistorzellen anordnung aus Fig. 2 an der Stelle I-I,

Fig. 5 zeigt das elektrische Schaltbild einer Ein- Transistorzellenanordnung in einer weiteren Ausführungs form,

Fig. 6 zeigt im Schnittbild einen Ausschnitt einer Ein- Transistorzellenanordnung in einer weiteren Ausführungs form zum Schaltbild aus Fig. 5,

Fig. 7 bis 14 zeigen Verfahrensschritte bei der Herstellung der Ein-Transistorzellenanordnung aus Fig. 2 in Ausschnitten.

Fig. 1 Die dargestellte Ein-Transistorzelle weist einen Grabenkondendsator 1 für die zu speichernden Ladungen und einen Auswahltransistor 2 auf. Bei Anlegen einer Spannung an die Wortleitung 3 ist der Transistor 2 geöffnet, d.h. die Bitleitung 4 ist mit dem Speicherkondensator 1 elektrisch leitend verbunden, so daß eine Lese- oder Schreiboperation stattfinden kann. An die erste Kondensatorplatte 6 ist ein konstantes Potential 5 angelegt.

Fig. 2 Die Ein-Transistorzellenanordnung weist jeweils parallele Wortleitungen 3 und über die Wortleitungen 3 an geordnete, die Wortleitungen 3 kreuzende, parallele Bit leitungen 4 auf. Unter den Kreuzungsbereichen der Bitlei tungen 4 mit den Wortleitungen 3 liegen die Sourcebereiche der Auswahltransistoren. Die Wortleitungen 3 weisen in den Kreuzungsbereichen Ausnehmungen 23 auf, durch die eine elek trische Verbindung der Bitleitungen 4 zu den Sourcegebieten der Auswahltransistoren im Bitleitungskontaktbereich 22 her gestellt sind. Jede der mit 24 bezifferten Bereiche der Wortleitungen 3 ist ein Teil eines im Graben über der ersten Speicherplatte des Grabenkondensators angeordneten Gates eines Auswahltransistors. Außerhalb der Bitleitungen 4 ist die Oberfläche der Ein-Transistorzellenanordnung mit Siliziumoxid 21 bedeckt.

Fig. 3 Auf einem p+-dotierten Substrat 32 ist eine n- dotierte Epitaxischicht 31 angeordnet. In der Epitaxi schicht 31 sind bis ins Substrat 32 reichende parallele erste Gräben 38 geschaffen. Die ersten Gräben 38 sind mit Isolationsschichten 33 vollständig ausgekleidet und im unteren Bereich mit ersten p-dotierten polykristallinen Siliziumschichten 34 aufgefüllt, die als erste Kondensa torplatten 6 der Grabenkondensatoren 1 dienen. Im oberen Bereich der ersten Gräben 38 sind die Gates der Auswahl transistoren 2 isoliert zu den ersten polykristallinen Siliziumschichten 34 ganz in den ersten Gräben 38 lie gend angeordnet. Die Gates der Auswahltransistoren sind aus zweiten polykristallinen dotierten Siliziumschichten 35 hergestellt, die eine geringere Dicke als die ersten p- dotierten polykristallinen Siliziumschichten 34 aufweisen. Die Gates weisen nicht durchgehende Spalte 40 auf, die mit Siliziumoxid 21 aufgefüllt sind, das auch die gesamte Ober fläche der Gates bedeckt. Zwischen den ersten Gräben 38 und den, die ersten Gräben kreuzenden, parallelen zweiten Gräben 39 sind die Kanalgebiete 36 der Auswahltransistoren 2 als p-dotierte Siliziumschichten und die Sourcegebiete 37 der Auswahltransistoren 2 als n+-dotierte Siliziumschichten auf der n-dotierten Epitaxischicht 31 übereinander angeordnet. Die n-dotierte Epitaxischicht 31 stellt zugleich das Drain eines Auswahltransistors und die zweite Kondensatorplatte des Speicherkondensators 1 dar. Die Isolationsschicht 33 hat im unteren Bereich der ersten Gräben die Funktion eines Oxiddielektrikums und im oberen Bereich der ersten Gräben die Funktion eines Gateoxids. Auf jedem Sourcegebiet 37 eines Auswahltransistors ist ein direkter Kontakt zur Bitleitung 4 hergestellt. Die Gates 5 stellen im Bereich der ersten Gräben 38 zugleich die Wortleitung 3 dar.

Fig. 4 Die zweiten Gräben 39 weisen im oberen Bereich durchgehende Spalte 40 in den zweiten polykristallinen Siliziumschichten 35 auf. Die mit Siliziumoxid 21 aufge füllten durchgehenden Spalte 40 isolieren nebeneinander liegende Wortleitungen 3.

Fig. 5 In einer anderen Ausführungsform einer Ein-Transi storzellenanordnung ist jeder zweite Grabenkondensator 1 so ausgebildet, daß dessen erste Kondensatorplatte 6 mit den Kanalgebieten 36 der beiden in Richtung einer Wort leitung 3 benachbarten Auswahltransistoren 2 elektrisch leitend verbunden ist. Dadurch wird die Zuführung einer definierten Substratvorspannung 5 für den Auswahltransistor ermöglicht und damit ein besseres Schaltverhalten des Auswahltransistors erreicht.

Fig. 6 Während in dem Ausführungsbeispiel mit den Fig. 1 bis 4 die Ein-Transistorzellenanordnung auch mit Siliziumschichten umgekehrter Dotierung erzeugt sein kann, ist in diesem Ausführungsbeispiel die p+-Dotierung der ersten Kondensatorplatte, d.h. der ersten dotierten poly kristallinen Siliziumschicht 34, vorgegeben. Über der ersten Kondensatorplatte 6 jedes zweiten Grabenkondensators 1 ist ein weiterer Bereich mit p+-dotiertem polykristallinen Silizium 51 vorgesehen, der eine Verbindung zwischen der ersten Kondensatorplatte 6 und den Kanalgebieten 36 der benachbarten Auswahltransistoren 2 herstellt. Durch die Diffusion der p+-Dotierstoffe beim Herstellungsverfahren verbreitert sich die p+-Dotierung (gestrichelt gezeichnet).

Fig. 7 Auf einem p+-dotierten Siliziumsubstrat 32 wird eine n-dotierte Siliziumepitaxieschicht 31 hergestellt. In die Epitaxieschicht 31 werden bis in das Substrat 33 reichende parallele erste Gräben 38 und die ersten Gräben 38 kreuzende parallele zweite Gräben 39 geätzt.

Fig. 8 Die ersten Gräben 38 und die zweiten Gräben 39 kreuzen einander rechtwinkelig.

Fig. 9 Auf der Epitaxieschicht 31 und auf den Innen wänden und Böden der Gräben 38, 39 wird eine erste Isola tionsschicht 91 durch Oxidation erzeugt. Die erste Isola tionsschicht 91 ist etwa 10 nm dick und kann aus Silizium oxid oder Siliziumoxid/Siliziumnitrid bestehen. Die Gräben 38, 39 werden anschließend durch Aufbringen einer p- dotierten ersten polykristallinen Siliziumschicht 34 auf gefüllt.

Fig. 10 Die erste polykristalline Siliziumschicht 34 wird vollständig von der Oberfläche der Anordnung und aus den oberen Bereichen der Gräben 38, 39 entfernt, so daß die Gräben 38, 39 wieder zum Teil geöffnet sind. Nach diesem Rückätzungsschritt wird die Oberfläche der Anordnung durch Eintauchen der Anordnung in Flußsäure gereinigt. Anschließend wird eine zweite Isolationsschicht 92 sowohl auf der Oberfläche der Anordnung als auch auf den Innenwänden und Böden der wieder geöffneten Bereiche der Gräben 38, 39 durch Oxydation erzeugt. Auf die zweite Isolationsschicht 92 wird eine dotierte zweite polykristalline Siliziumschicht 35 abgeschieden, die dünner ist als die erste polykristalline Siliziumschicht 34. Beim Abscheiden der zweiten polykristal linen Siliziumschicht 35 entstehen Spalte 40 in den Kanälen.

Fig. 11 Die Spalte 40 in den zweiten Gräben 39 werden bis auf die zweite Isolationsschicht 92 durchgeätzt. Dazu werden die Bereiche der ersten Gräben 38, die sich zwischen den zweiten Gräben 39 befinden, mit einer Fotolackmaske be deckt und ein anisotroper Ätzvorgang durchgeführt. Durch die sen Ätzschritt wird auch die zweite dotierte polykristalline Siliziumschicht 35 von der Oberfläche der Anordnung entfernt. Anschließend wird die Oberfläche der Anordnung durch Ein tauchen in Flußsäure gereinigt.

Fig. 12 Auf der Oberfläche der Anordnung und in den Spalten 40 der ersten und zweiten Gräben 38, 39 wird eine dritte Isolationsschicht 93 durch Oxydation erzeugt. Die dritte Iso lationsschicht 93, die zweite Isolationsschicht 92 und die erste Isolationsschicht 91 haben vergleichbare Dicken. Die dritte Isolationsschicht 93 dient zum Schutz der zweiten polykristallinen Siliziumschicht 35 und als Streuoxid bei der anschließenden Herstellung der Source-und Kanalgebiete der Feldeffekttransistoren durch Implantationen. In die n-Epitaxieschicht 31 wird zur Herstellung der Kanal bereiche 36 Bor und zur Herstellung der Sourcebereiche 37 Arsen implantiert. Die nicht implantierten Bereiche der n-Epitaxieschicht 31, die dem Substrat 32 benachbart sind, bilden die Draingebiete der Feldeffekttransistoren. Drain-, Kanalgebiet und Sourcegebiet jedes Feldeffekttransistors sind übereinander angeordnet und auf vier Seiten durch Gräben 38, 39 begrenzt. Die Aktivierung der Implantations gebiete wird durch Rapid Thermal Processing (RTP) durch geführt.

Fig. 13 Die Oberfläche der Sourcegebiete 37 werden frei gelegt und mit Flußsäure gereinigt und durch Sputtern mit einer Titanschicht versehen. Dabei werden selbstjustie rende direkte Kontakte 22 (Self alligned direct contact = SADC) für die Bitleitungen 4 hergestellt. Anschließend werden die Gräben 38, 39 mit Siliziumoxid 21 aufgefüllt.

Fig. 14 Die Kontakte 22 für die Bitleitungen werden durch Ätzen freigelegt. Die Bitleitungskontakte 22 können neben Titansilizid auch Titannitrid enthalten, wenn sie in einer stickstoffhaltigen Atmosphäre erzeugt wurden. Zur Herstel lung der Bitleitungen 4 wird auf die Oberfläche der Anord nung Aluminium abgeschieden und strukturiert.

Zur Herstellung einer Ein-Transistorzellenanordnung nach Fig. 6 und Fig. 7 werden die anhand der Fig. 7 bis 10 beschriebenen Verfahrensschritte zur Herstellung einer Ein-Transistorzellenanordnung aus Fig. 2 bis zum Verfahrensschritt "Entfernen der Siliziumschicht 34 aus den oberen Bereichen der Gräben 38, 39 und von der Ober fläche der Anordnung" analog durchgeführt. Danach werden die folgenden Verfahrensschritte eingefügt:

Die Gräben 38, 39 werden mit einer weiteren p+-dotierten polykristallinen Siliziumschicht 51 aufgefüllt. Anschließend werden die Gräben 38, 39 in den Bereichen jedes zweiten Kreuzungspunktes in Richtung der Wortleitungen 4 mit einer Fotolackmaske bedeckt und ein selektiver Ätzprozeß durchge führt, so daß die weitere p+-dotierte polykristalline Sili ziumschicht 51 aus den nicht bedeckten Bereichen der Gräben 38, 39 wieder entfernt wird. Danach werden die anhand der Fig. 10 bis 14 beschriebenen Verfahrensschritte zur Herstellung einer Ein-Transistorzellenanordnung aus Fig. 2 beginnend mit dem Verfahrensschritt "Erzeugen einer zweiten Isolationsschicht 92 sowohl auf der Oberfläche der Anordnung als auch auf den Innenwänden und Böden der wieder geöffneten Bereiche der Gräben 38, 39" analog durchgeführt.

Die Ein-Transistorzellenanordnung nach der Lehre der Er findung hat folgende Vorteile:

Durch die Führung der Wortleitungen 3 in den Gräben 38, 39 können die in einer Ebene über den Wortleitungen 3 ange ordneten Bitleitungen 4 in minimalem Abstand zueinander ge führt werden. Durch die Herstellung der Feldeffekttransi storen zwischen den Gräben 38, 39 ist die Trennung der Grabenkondensatoren in der zu den Bitleitungen 4 senkrech ten Richtung ebenfalls minimiert. Die Trennung der einzelnen Speicherzellen voneinander ist durch die gegensätzliche Dotierung der Epitaxieschicht 31 und des Substrats 32 gegeben. Das Substrat 32 bildet zusam men mit benachbarten Epitaxieschichten 31 einen Feld effekttransistor. Dieser Feldeffekttransistor ist gesperrt, wenn die als dessen Gateelektrode wirkende zwi schen den betreffenden Epitaxieschichten 31 befindliche erste polykristalline Siliziumschicht 34 annähernd gleiches Potential aufweist wie die beiden Epitaxieschichten 31. Der pn-Übergang zwischen dem Substrat 32 und der Epitaxieschicht 31 stellt eine weitere Kapazität dar, die die Gesamtkapazi tät der Speicherzelle erhöht.

Claims

1. Dreidimensionale Ein-Transistorzelle für dynamische Halbleiterspeicher mit einem Grabenkondensator und einem Auswahltransistor, bei der der Grabenkondensator eine im Graben angeordnete erste Kondensatorplatte mit einer ersten dotierten Halbleiterschicht und einer zwischen den Kondensa torplatten angeordneten dielektrischen Schicht als Teil einer, die Innenwand des Grabens auskleidenden Iso lationsschicht aufweist, Drain, Kanal und Source des Aus wahltransistors neben dem Graben übereinander auf einem Substrat angeordnet sind und das Gate des Auswahltransi stors durch eine weitere Isolationsschicht von der ersten Kondensatorplatte getrennt im Graben angeordnet ist, dadurch gekennzeichnet, daß

a) eine zweite dotierte Halbleiterschicht (31) neben dem Graben (38) und direkt benachbart zur dielektrischen Schicht auf dem Substrat (32) angeordnet ist, die zugleich die zweite Kondensatorplatte und das Drain des Auswahltransistors bildet,
b) Drain, Kanal und Source durch die Isolationsschicht (33) von der ersten Kondensatorplatte (6) und Gate getrennt sind,
c) das vollständig innerhalb des Grabens (38) angeordnete Gate zugleich die Wortleitung (3) der Zelle bildet und
d) die Bitleitung (4) der Zelle in einer Ebene angeordnet ist, die über der Ebene liegt, auf der die Wortleitung (3) angeordnet ist und einen direkten Kontakt zum Sourcegebiet (37) aufweist.

2. Dreidimensionale Ein-Transistorzelle nach Anspruch 1, dadurch gekennzeichnet, daß

a) das Substrat (32) aus p+-dotiertem Silizium gebildet ist,
b) die erste dotierte Halbleiterschicht (34) aus p-dotiertem polykristallinem Silizium gebildet ist,
c) die zweite dotierte Halbleiterschicht (31) aus n-dotier tem Silizium gebildet ist,
d) das Gate aus n+-dotiertem polykristallinem Silizium ge bildet ist,
e) der Kanal des Auswahltransistors aus p-dotiertem Sili zium gebildet ist,
f) Source des Auswahltransistors aus n+-dotiertem Sili zium gebildet ist und
g) die Isolationsschichten aus Siliziumoxid gebildet sind.

3. Anordnung von dreidimensionalen Ein-Transistorzellen für dynamische Halbleiterspeicher unter Verwendung von Ein- Transistorzellen nach Anspruch 1 und 2, dadurch gekennzeichnet, daß

a) die Zellen in Richtung der Wortleitung (3) so ange ordnet sind, daß Grabenkondensatoren (1) und Auswahl transistoren (2) in abwechselnder Reihenfolge nebenein ander angeordnet sind und
b) jeder zweite Grabenkondensator (1) so ausgebildet ist, daß dessen erste Kondensatorplatte (6) mit den Kanälen der beiden in Richtung der Wortleitung (3) benachbarten Auswahltransistoren (2) elektrisch leitend verbunden ist.

4. Verfahren zur Herstellung einer Anordnung von dreidimen sionalen Ein-Transistorzellen unter Verwendung von Ein- Transistorzellen nach Anspruch 1, gekennzeich net durch den Ablauf der folgenden Verfahrensschritte:

a) Herstellen einer ersten dotierten Siliziumschicht (30) auf einem entgegengesetzt dotiertem Siliziumsubstrat (32),
b) Erzeugen von bis in das Substrat reichenden parallelen ersten Gräben (38) und die ersten Gräben (38) kreuzenden parallelen zweiten Gräben (39),
c) Erzeugen einer ersten Isolationsschicht (91) auf der ersten dotierten Siliziumschicht (31), auf den Innenwänden und den Böden der Gräben (38, 39),
d) Auffüllen der Gräben (38 39) mit einer ersten dotier ten polykristallinen Siliziumschicht (34),
e) vollständiges Entfernen der ersten dotierten polykri stallinen Siliziumschicht (34) von der Oberfläche der Anord nung und aus den oberen Bereichen der Gräben (38, 39), so daß die Gräben (38, 39) wieder zum Teil geöffnet sind,
f) Erzeugen einer zweiten Isolationsschicht (92) sowohl auf der Oberfläche der Anordnung als auch auf den Innenwänden und Böden der wiedergeöffneten Bereiche der Gräben (38, 39),
g) Auffüllen der Gräben (38, 39) mit einer zweiten poly kristallinen dotierten Siliziumschicht (35), die eine ge ringere Dicke als die erste dotierte polykristalline Sili ziumschicht (34) aufweist, wobei in den Gräben (38, 39) Spalte (40) entstehen,
h) Aufbringen einer Fotolackmaske in den Bereichen der ersten Gräben (38), die sich zwischen den zweiten Gräben (39) befinden,
i) Entfernen der zweiten dotierten polykristallinen Sili ziumschicht (35) von der Oberfläche der Anordnung und Durchätzen der Spalte (40) in den zweiten Gräben (39) bis auf die zweite Isolationsschicht (91) durch anisotropes Ätzen,
j) Aufbringen einer im Vergleich zum Grabendurchmesser dünneren dritten Isolationsschicht (93) auf die Oberfläche der Anordnung und in die Spalte (40) der ersten und zweiten Gräben (38, 39),
k) Herstellen von Feldeffekttransistoren auf dem Substrat (32) durch Einbringen von Dotierstoffen entsprechender Leitfähigkeit in die erste dotierte Siliziumschicht (31), so daß Drain-,Kanal- und Sourcegebiet jedes Feldeffekttransi stors übereinander angeordnet sind und auf vier Seiten durch Gräben (38, 39) begrenzt sind,
l) Freiätzen der Sourcegebiete (37) der Feldeffekttransi storen und Erzeugen von selbstjustierenden direkten Kon takten (22) durch Aufbringen von Titan auf die Sourcege biete (37),
m) Auffüllen der Spalte (40) in den ersten und zweiten Gräben (38, 39) mit einer vierten Isolationsschicht (21),
n) Entfernen der auf den Sourcegebieten (37) der Feld effekttransistoren befindlichen Teile der vierten Isola tionsschicht (21) und
o) Herstellen der Bitleitungen (4) durch Aufbringen einer strukturierten Aluminiumschicht mit Kontakten auf den Sourcegebieten der Feldeffekttransistoren.

5. Verfahren zur Herstellung einer Anordnung von dreidi mensionalen Ein-Transistorzellen nach Anspruch 3, gekennzeichnet durch Ablauf der folgenden Verfahrensschritte:

a) Herstellen einer ersten dotierten Siliziumschicht (31) auf einem entgegengesetzt dotiertem Siliziumsubstrat (32),
b) Erzeugen von bis in das Substrat (32) reichenden paral lelen ersten Gräben (38) und die ersten Gräben (38) kreuzende parallele zweiten Gräben (39),
c) Erzeugen einer ersten Isolationsschicht (91) auf der ersten dotierten Siliziumschicht (31), auf den Innenwän den und den Böden der Gräben (38, 39),
d) Auffüllen der Gräben (38, 39) mit einer ersten dotier ten polykristallinen Siliziumschicht (34),
e) vollständiges Entfernen der ersten dotierten polykri stallinen Siliziumschicht (34) von der Oberfläche der Anordnung und aus den oberen Bereichen der Gräben (38, 39), so daß die Gräben (38, 39) wieder zum Teil geöffnet sind,
f) Auffüllen der Gräben (38, 39) mit einer weiteren dotier ten polykristallinen Siliziumschicht (51),
g) Aufbringen einer Fotolackmaske in den Bereichen jedes zweiten Kreuzungspunktes in Richtung der Wortleitungen (4),
h) Entfernen der weiteren dotierten polykristallinen Sili ziumschicht (51) aus den nicht mit Fotolack abgedeckten Bereichen der Gräben und der Oberfläche der Anordnung,
i) Erzeugen einer zweiten Isolationsschicht (92), sowohl auf der Oberfläche der Anordnung als auch auf den Innen wänden und Böden der wiedergeöffneten Bereiche der Gräben (38, 39),
j) Auffüllen der Gräben (38, 39) mit einer zweiten poly kristallinen dotierten Siliziumschicht (35), die eine ge ringere Dicke als die erste dotierte polykristalline Si liziumschicht (34) aufweist, wobei in den Gräben (38,39) Spalte (40) entstehen,
k) Aufbringen einer Fotolackmaske in den Bereichen der ersten Gräben (38), die sich zwischen den zweiten Gräben (39) befinden,
l) Entfernen der zweiten dotierten polykristallinen Sili ziumschicht (35) von der Oberfläche der Anordnung und Durchätzen der Spalte (40) in den zweiten Gräben (39) bis auf die zweite Isolationsschicht (91) durch anisotropes Ätzen,
m) Aufbringen einer im Vergleich zum Grabendurchmesser dünneren dritten Isolationsschicht (93) auf die Oberfläche der Anordnung und in die Spalte (40) der ersten und zwei ten Gräben (38, 39) ,
n) Herstellen von Feldeffekttransistoren auf dem Substrat (32) durch Einbringen von Dotierstoffen entsprechender Leitfähigkeit in die erste dotierte Siliziumschicht (31), so daß die übereinander angeordneten Drain-, Kanal- und Sourcegebiete jedes Feldeffekttransistors auf vier Seiten durch Gräben (38, 39) begrenzt sind,
o) Freiätzen der Sourcegebiete (37) der Feldeffekttransi storen und Erzeugen eines selbstjustierenden direkten Kon takts (22) durch Aufbringen von Titan auf die Sourcegebiete (37),
p) Auffüllen der Spalte (40) in den ersten und zweiten Gräben (37, 38) mit einer vierten Isolationsschicht (21),
q) Entfernen der über den Sourcegebieten der Feld effekttransistoren befindlichen Teile der vierten Isolationsschicht (21) und
r) Herstellen der Bitleitungen (4) durch Aufbringen einer strukturierten Aluminiumschicht mit Kontakten auf den Sourcegebieten der Feldeffekttransistoren für die Bitleitungen (4).