FR3056010A1 - Procede de fabrication de transistors, en particulier des transistors de selection pour des memoires non-volatiles, et dispositif correspondant. - Google Patents

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Abstract

Un transistor MOS à deux grilles verticales (TS) comporte une zone d'un substrat semiconducteur (ZS) ayant un premier type de conductivité séparée du reste du substrat (SUB) par deux premières tranchées parallèles (GT1, GT2) s'étendant dans une première direction (X), une région isolée de grille (G12, G21) reposant sur chaque flanc de la zone de substrat (ZS) et sur une partie du fond de la tranchée correspondante et formant les deux grilles verticales, au moins une région de connexion de grille reliant électriquement les deux grilles verticales (G12, G21), une première région enterrée (CTR) située sous la zone de substrat (ZS) ayant un deuxième type de conductivité et formant une première électrode de conduction du transistor et une deuxième région (DP) ayant le deuxième type de conductivité, située au voisinage de la surface de la zone de substrat (ZS) et formant une deuxième électrode de conduction du transistor (TS).

Description

(57) un transistor MOS à deux grilles verticales (TS) comporte une zone d'un substrat semiconducteur (ZS) ayant un premier type de conductivité séparée du reste du substrat (SUB) par deux premières tranchées parallèles (GT1, GT2) s'étendant dans une première direction (X), une région isolée de grille (G12, G21) reposant sur chaque flanc de la zone de substrat (ZS) et sur une partie du fond de la tranchée correspondante et formant les deux grilles verticales, au moins une région de connexion de grille reliant électriquement les deux grilles verticales (G12, G21), une première région enterrée (CTR) située sous la zone de substrat (ZS) ayant un deuxième type de conductivité et formant une première électrode de conduction du transistor et une deuxième région (DP) ayant le deuxième type de conductivité, située au voisinage de la surface de la zone de substrat (ZS) et formant une deuxième électrode de conduction du transistor (TS).
Figure FR3056010A1_D0001
Figure FR3056010A1_D0002
Procédé de fabrication de transistors, en particulier des transistors de sélection pour des mémoires non-volatiles, et dispositif correspondant.
Des modes de réalisation et mise en œuvre concernent les mémoires, et plus particulièrement les procédés de fabrication de transistors de sélection pour des mémoires résistives, et les dispositifs correspondant.
Les mémoires résistives, par exemple du type mémoire à changement de phase PCM (acronyme tiré du terme anglais « Phase Change Memory ») ou du type mémoire à accès direct à base d’oxyde OxRAM (acronyme tiré du terme l’anglais « Oxide-based Random Accès Memory ») comportent habituellement des points-mémoire ayant chacun un transistor de sélection et une cellule-mémoire capable de stocker une donnée logique, répartis matriciellement selon des rangées et des colonnes dans un plan-mémoire. L’accès à une cellule-mémoire se fait par l’intermédiaire du transistor de sélection et via des lignes de mots parcourant les rangées du plan-mémoire et des lignes de bits parcourant les colonnes du plan-mémoire.
Les technologies de mémoires résistives sont prometteuses sur de nombreux aspects, notamment en matière de densité car la cellulemémoire, incorporée aux couches d’interconnexions BEOL (acronyme tiré du terme anglais « Back-End Of Line »), peut être superposée au transistor de sélection formé dans et sur un substrat semiconducteur, contrairement aux mémoires non-volatiles « classiques », par exemple de type EEPROM ou Flash NAND, dans lesquelles la cellule-mémoire est généralement formée également dans et sur le substrat semiconducteur.
Par conséquent, une limitation en matière de compacité des points-mémoire de mémoires résistives est la surface occupée par un transistor de sélection.
A cet égard il a été proposé dans la demande de brevet français publiée sous le numéro 3023647A1 de former des transistors de sélection à grilles verticales, plus compacts que des transistors planaires. Cependant dans cette configuration une grille verticale peut introduire la formation d’un canal de conduction parasite dans un transistor adjacent, causant des erreurs dans l’accès à une cellulemémoire. Un dopage d’une région en regard d’une face de la grille permet de limiter la formation d’un tel canal de conduction parasite.
D’autre part, les cellules-mémoires résistives peuvent demander un courant particulièrement élevé pour écrire une donnée.
Il est proposé selon des modes de mise en œuvre et de réalisation une solution d’isolation de deux transistors de sélection verticaux adjacents, permettant notamment d’écouler plus de courant dans un transistor de sélection et de minimiser la surface occupée par un transistor de sélection.
Selon un premier aspect, il est proposé un procédé de fabrication d’un transistor MOS à deux grilles verticales comprenant :
- une réalisation dans un substrat semi-conducteur ayant un premier type de conductivité d’une première région enterrée ayant un deuxième type de conductivité de façon à former une première électrode de conduction du transistor,
- une gravure dans le substrat semiconducteur jusqu’à la première région enterrée de deux premières tranchées parallèles s’étendant dans une première direction et délimitant une zone de substrat,
- une formation sur chaque flanc de la zone de substrat et sur une partie du fond de la tranchée correspondante d’une région isolée comportant un matériau de grille, de façon à former les deux grilles verticales,
- une réalisation d’une liaison électriquement conductrice entre les deux régions de grille
- une formation en surface de la zone de substrat d’une deuxième région ayant le deuxième type de conductivité de façon à former une deuxième électrode du transistor.
Ainsi, la formation sur chaque flanc de la zone de substrat des deux grilles verticales permet au transistor MOS fabriqué selon cet aspect d’écouler sensiblement deux fois plus de courant qu’un transistor habituel ayant qu’une seule grille verticale utile.
En outre, le fait que lesdites grilles verticales reposent sur une partie du fond de la tranchée signifie qu’une autre partie du fond de la tranchée n’est pas recouverte par un matériau de grille, ce qui laisse la possibilité avantageuse d’isoler électriquement chaque grille d’une potentielle autre région de grille voisine.
Selon un mode de mise en œuvre, les deux premières tranchées sont plus larges que profondes et la formation des régions de grilles comprend un dépôt d’un oxyde de grille et d’un matériau de grille sur la zone de substrat et dans lesdites tranchées et une gravure anisotrope du matériau de grille et de l’oxyde de grille jusqu’à découvrir la surface de ladite zone de substrat et une autre partie du fond de la tranchée correspondante.
Selon un mode de mise en œuvre, la réalisation de la liaison électriquement conductrice entre les deux régions de grilles comprend la formation de deux deuxièmes tranchées parallèles plus profondes que larges, s’étendant dans une deuxième direction perpendiculaire à la première direction, remplies du matériau de grille et situées de part et d’autre du transistor.
Ces modes de mise en œuvre, permettent d’une part d’isoler les grilles d’un transistor des possibles structures voisines, et d’autre part de convoyer plus de courant qu’un transistor classique ne comportant qu’une seule grille.
En outre, la formation des zones de substrat et des régions de grilles par tranchées s’adapte aisément à une fabrication simultanée de transistors arrangés dans deux directions d’un plan.
Ainsi des tels transistors sont particulièrement avantageux en tant que transistor de sélection d’une mémoire non-volatile, par exemple résistive.
C’est pourquoi il est également proposé un procédé de fabrication d’un circuit intégré comportant une mémoire non-volatile ayant des points-mémoire comportant chacun une cellule-mémoire superposée à un transistor de sélection, dans lequel les transistors de sélection sont fabriqués par le procédé défini ci-avant.
Selon un mode de mise en œuvre, ladite liaison électriquement conductrice est réalisée de part et d’autre d’un groupe de transistors de sélection partageant leurs grilles verticales, arrangés côte à côte dans la première direction.
Le procédé peut comprendre en outre la formation de pistes métalliques s’étendant dans la première direction, reliées électriquement par des vias verticaux auxdites liaisons électriquement conductrices.
Selon un mode de mise en œuvre, la fabrication des transistors de sélection comprend la formation de tranchées d’isolation peu profondes isolant une à une dans le sens de la première direction les parties de la deuxième région appartenant individuellement à chaque transistor de sélection.
Avantageusement, les cellules-mémoire sont des cellulesmémoires résistives.
Selon un autre aspect, il est proposé un circuit intégré, comprenant au moins un transistor MOS à deux grilles verticales comportant une zone d’un substrat semiconducteur ayant un premier type de conductivité séparée du reste du substrat par deux premières tranchées parallèles s’étendant dans une première direction, une région isolée de grille reposant sur chaque flanc de la zone de substrat et sur une partie du fond de la tranchée correspondante et formant les deux grilles verticales, au moins une région de connexion de grille reliant électriquement les deux grilles verticales, une première région enterrée située sous la zone de substrat ayant un deuxième type de conductivité et formant une première électrode de conduction du transistor et une deuxième région ayant le deuxième type de conductivité, située au voisinage de la surface de la zone de substrat et formant une deuxième électrode de conduction du transistor.
Avantageusement, la dimension de ladite partie du fond de la tranchée comptée dans une deuxième direction perpendiculaire à la première direction est inférieure à la moitié de la dimension du fond de la tranchée comptée selon ladite deuxième direction.
Avantageusement, lesdites deux premières tranchées sont plus larges que profondes.
Selon un mode de réalisation, ladite au moins une région de connexion de grille comprend une deuxième tranchée plus profonde que large s’étendant dans une deuxième direction perpendiculaire à la première direction.
Un tel transistor étant particulièrement avantageux dans des dispositifs de mémoires non volatiles, par exemple résistive, ainsi le dispositif peut comporter des points-mémoire arrangés matriciellement en rangées s’étendant dans la première direction et en colonnes s’étendant dans une deuxième direction perpendiculaire à la première direction dans un plan-mémoire formé dans et sur le substrat semiconducteur, chaque point-mémoire comportant une cellulemémoire superposée à un transistor MOS à deux grilles verticales et formant transistor de sélection.
Avantageusement, lesdites régions isolées de grille situées sur les flancs en regard des zones de substrats respectives de deux transistors de sélection appartenant à une même colonne et à une rangée voisine sont situées dans une même première tranchée et sont distantes l’une de l’autre dans le fond de cette première tranchée.
Selon un mode de réalisation, des régions de connexion de grille reliant électriquement les deux grilles verticales sont situées de part et d’autre d’un groupe de transistors appartenant à une même rangée.
Le dispositif peut comporter des tranchées d’isolation peu profonde séparant les deuxièmes régions des transistors de sélection d’un même groupe.
Le dispositif peut comprendre des lignes de mot s’étendant dans la première direction et reliées électriquement par des vias verticaux auxdites régions de connexion de grilles.
Avantageusement, les cellules-mémoire sont des cellulesmémoire résistives.
Un appareil électronique, tel qu’un ordinateur personnel, un téléphone portable, ou un ordinateur de bord d’une automobile, peut avantageusement comporter un circuit intégré tel que défini ci-avant.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen détaillé de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels :
- les figures 1 à 10 représentent schématiquement différentes structures obtenues lors de la mise en œuvre d’un procédé de fabrication selon l’invention et/ou différents modes de réalisation d’un circuit électronique et d’un appareil électronique selon l’invention.
Trois directions X, Y, Z forment une base orthogonale de l’espace, et sont indiquées sur chaque figure.
Les figures 1 à 4 représentent des vues en coupes dans un plan (Y, Z) de structures obtenues lors de différentes étapes d’un exemple de procédé de fabrication d’un transistor à deux grilles verticales.
La figure 1 représente un substrat semiconducteur SUB, par exemple de type P, dans lequel on a implanté en profondeur une première région enterrée CTR, par exemple de type N, communément désignée par l’homme du métier sous l’acronyme NISO, et gravé deux premières tranchées dites de grille GT1, GT2.
Les tranchées de grille GT1, GT2 sont formées de manières à être identiques et s’étendent parallèlement dans la direction X.
Les tranchées de grille GT1, GT2 sont gravées jusqu’à la couche enterrée CTR et sont plus larges que profondes (GTP<GTL), GTP et GTL désignant respectivement la profondeur et la largeur d’une tranchée.
Les tranchées de grille GT1, GT2 délimitent entre-elles une zone de substrat ZS séparée du reste du substrat SUB par lesdites tranchées de grilles et la couche enterrée CTR.
La zone de substrat ZS accueillera à terme une région active d’un transistor.
Ainsi, comme il apparaîtra dans la suite, c’est notamment la profondeur de la couche enterrée CTR qui paramètre la surface occupée par un transistor.
La figure 2 représente le résultat d’une étape au cours de laquelle on a déposé un matériau de grille GM sur la structure décrite en relation avec la figure 1.
De manière classique, une couche d’oxyde de grille OX à préalablement été formée dans lesdites tranchées de grilles GT1, GT2, permettant d’isoler électriquement le matériau de grille du substrat et de la première région dopée CTR.
Le matériau de grille GM peut être par exemple du silicium polycristallin déposé en phase vapeur, ou un métal déposé par exemple selon un procédé damascène.
Le dépôt forme une couche de matériau de grille GM dont l’épaisseur, prise perpendiculairement à la surface sur laquelle elle repose, est sensiblement constante. Ladite couche épouse sensiblement la forme de la structure sur laquelle elle a été déposée, avec une tendance à émousser, ou arrondir, le contour de ladite structure.
Ainsi, en surface de la couche de matériau de grille GM, une formation de sillons SI, S2 respectivement situés en regard des tranchées de grilles GT1, GT2 résulte de ce dépôt. Lesdits sillons sont sensiblement aussi profonds mais plus étroits que les tranchées de grille.
La figure 3 représente la structure obtenue après gravure anisotrope GRA dans la direction verticale Z de la couche de matériau de grille GM et de la couche d’oxyde de grille OX précédemment déposée, jusqu’à la surface du substrat.
Conformément aux géométries desdites tranchées de grille GT1, GT2 et desdits sillons SI, S2, la gravure anisotrope verticale GRA du matériau de grille GM conduit à la formation de deux régions de grille positionnées contre les parois latérales de chaque tranchée GT1, GT2 et distantes l’une de l’autre dans le fond de la tranchée.
Relativement à l’orientation de la figure, la région de grille positionnée contre la paroi latérale gauche de la tranchée de gauche GT1 est référencée Gll, et celle contre la paroi latérale droite, G12.
Relativement à l’orientation de la figure et de manière homologue, les régions de grilles positionnées contre les parois latérales gauche et droite de la tranchée de droite GT2, sont respectivement référencées G21 et G22.
En d’autres termes, on a formé sur le flanc gauche de la zone de substrat ZS et sur une partie du fond de la tranchée GT1 une première région de grille isolée G12, et sur le flanc droit de la zone de substrat ZS et sur une partie du fond de la tranchée GT2 une deuxième région de grille isolée G21.
Cette formation peut être assimilée à une formation habituelle d’espaceurs en matériau diélectrique entourant par exemple une région de grille d’un transistor MOS planaire classique.
Ensuite, comme représenté par la figure 4, on a réalisé une implantation d’une deuxième région dopée DP en surface de la zone de substrat ZS.
La structure située entre les deux tranchées de grille GT1, GT2 ainsi obtenue forme un transistor TS à deux grilles verticales G12, G21.
La première région dopée en profondeur CTR forme ici la source du transistor TS et la deuxième région dopée en surface DP forme ici le drain du transistor TS.
Les régions de grilles G12 et G21 positionnées sur les flancs de la zone de substrat ZS forment les deux grilles verticales du transistor TS.
Deux canaux de conduction, pour un seul transistor TS, peuvent se former dans deux régions de canal respectives RC1, RC2, situées dans la région active entre la source et le drain le long des flancs sur lesquelles sont respectivement situées lesdites grilles verticales G12, G21.
L’implantation de la deuxième région dopée DP peut être par exemple de type N, formant ainsi un transistor NMOS à deux grilles verticales.
Il apparaît sur cette figure que la largeur, dans la direction Y, d’un transistor TS dépend de la largeur d’une grille verticale, soit sensiblement la demi-largeur d’une tranchée de grille. Or la largeur d’une tranchée de grille GTL dépend de la profondeur de la couche enterrée CTR. Ainsi, la profondeur d’implantation de la couche CTR est un paramètre ayant une incidence sur la surface occupée par le transistor TS.
Néanmoins, notamment en raison de la maîtrise des technologies de gravure anisotrope et de dépôts de matériaux de grille, cette réalisation peut occuper une surface 2Fx2F, où F désigne couramment la plus petite dimension réalisable dans une technologie donnée.
Les figures 5 et 6 représentent des vues en coupe dans un plan (X, Z) des structures obtenues lors d’étapes de fabrication de transistors TS, et plus particulièrement une fabrication de régions de connexions de grille permettant de notamment relier électriquement les deux grilles d’un transistor TS entre elles.
La figure 5 représente une vue en coupe dans le plan (X, Z) correspondant au plan V-V de la figure 1. Le plan de coupe de la figure 1 correspond au plan I-I de la figure 5.
Lors de l’étape de gravure des premières tranchées de grilles GT1, GT2, on grave en outre deux deuxièmes tranchées GCT1, GCT2, dites de connexion de grille, dans le substrat semiconducteur jusqu’à la couche enterrée CTR.
Les tranchées de connexion de grilles s’étendent parallèlement à la direction Y et sont plus profondes que larges (GCTP>GCTL), avec GCTP la profondeur et GCTL la largeur d’une tranchée de connexion de grille (en outre, GCTP=GTP).
Les deuxièmes tranchées GCT1, GCT2 sont gravées de part et d’autre, dans la direction X, d’une zone du substrat correspondant à ίο une région active d’un transistor, ou correspondant à plusieurs régions actives respectives de plusieurs transistors formant un groupe.
La figure 6 représente une vue en coupe dans le plan (X, Z) correspondant au plan VI-VI de la figure 3. Le plan de coupe de la figure 3 correspond au plan III-III de la figure 6.
Le matériau de grille a été déposé puis gravé des manières décrites en relation avec les figures 2 et 3, formant des régions de connexion de grilles GC1, GC2 qui remplissent les tranchées de connexion de grilles respectives GCT1, GCT2.
Les régions de connexion de grilles GC1, GC2 relient entre elles les deux grilles verticales G12, G21 du transistor TS. Dans cette représentation, les régions de connexion de grilles GC1, GC2 relient entre elles les deux grilles verticales G12, G21 des transistors appartenant à un même groupe, formé ici par quatre transistors, dont les grilles sont par conséquent communes.
En outre, entre chaque transistor d’un groupe on a formé des tranchées d’isolation peu profondes STI isolant une à une, dans la direction X, les parties de la deuxième région dopée DP appartenant individuellement à un transistor du groupe.
Ce procédé a été décrit en relation avec la formation d’un seul groupe de transistors, néanmoins ce procédé peut aisément être adapté à la fabrication d’un seul transistor, ou d’une multitude de transistors côte à côte arrangés individuellement ou par groupes, par exemple en reproduisant dans les directions X et Y du plan-mémoire les configurations décrites ci-avant pour la fabrication des transistors de sélection.
En particulier, les régions de grilles inutilisées G11 et G22 serviront chacune de grille des transistors directement voisins, dans la direction Y.
Les transistors ainsi formés peuvent avantageusement être employés comme transistors de sélection d’un plan-mémoire, par exemple d’une mémoire non volatile résistive.
Les figures 7 à 9 représentent dans différents plans de coupes la structure obtenue après avoir formé dans des niveaux d’interconnexions BEOL une cellule-mémoire résistive CELij superposée à chacun des transistors de sélection.
La structure ainsi obtenue forme un plan-mémoire d’une mémoire résistive, comportant des points-mémoire arrangés matriciellement en rangées dans la direction X et en colonnes dans la direction Y. Chaque point-mémoire comprend un transistor de sélection et une cellule-mémoire résistive.
Line cellule-mémoire résistive comporte usuellement une structure résistive, comportant par exemple un matériau à changement de phase.
Des tensions appliquées aux bornes de la structure résistive permet de modifier de manière permanente et réversible la résistivité de la structure résistive et ainsi stocker une donnée logique représentée par ladite résistivité.
D’autre part, sur les figures 7 à 9, les éléments communs avec les figures précédentes portent la même référence avec en indice la rangée « i » à laquelle ils appartiennent et/ou la colonne « j » à laquelle ils appartiennent. Par souci de clarté les régions de grilles précédemment référencées Gll, G12, G21, G22, sont respectivement référencées ici G2m, GE, G2i, GE+iLa figure 7 représente une vue en coupe dans un plan (Y, Z) d’une partie d’un plan-mémoire d’un dispositif de mémoire nonvolatile comportant des transistors de sélection TSij fabriqués par le procédé décrit en relation avec les figures 1 à 6.
La cellule-mémoire CELij est reliée au drain du transistor de sélection TSij et à une piste métallique dite ligne de bits BLi parcourant la direction Y des colonnes du plan-mémoire, par des vias métalliques réalisées dans les niveaux d’interconnexion BEOL du circuit intégré.
Le procédé de fabrication précédemment décrit permet notamment que la grille verticale GE du transistor TSij soit isolée électriquement de la grille verticale G2m du transistor TSmj appartenant à la même colonne j et à une rangée adjacente i-1, bien que lesdites grilles GE G2m ait été formées dans la même tranchée.
De même, la grille verticale G2i du transistor TSij est isolée électriquement de la grille Gli+i du transistor TSi+ij appartenant à la même colonne j et à une rangée adjacente i+1, bien que lesdites grilles G2i, G1 i+i ait été formées dans la même tranchée.
Ainsi, chaque grille verticale de chaque transistor de sélection est électriquement isolée des grilles verticales du transistor de sélection d’une cellule-mémoire appartenant à la même colonne et à une rangée voisine.
L’accès à une cellule-mémoire par sélection de sa rangée peut se faire via les grilles ainsi formées dans des tranchées s’étendant dans la direction X desdites rangées du plan-mémoire.
Cependant, il est avantageux de réaliser des connexions de grilles à des pistes métalliques régulièrement dans la direction X, notamment pour des raisons de maîtrise de la conductivité des pistes d’accès à une cellule-mémoire.
La figure 8 représente une vue en coupe dans un plan (X, Z) correspondant au plan VIII-VIII de la figure 7. Le plan de coupe de la figure 7 correspond au plan VII-VII de la figure 8.
Les régions de connexion de grille GCU, GC2i permettent également une prise de contact par des vias métalliques verticaux respectifs WLVli WLV2i à une ligne de mots WLi s’étendant au-dessus du plan-mémoire dans la direction X des rangées.
Lesdites prises de contact sont réalisées régulièrement, par exemple par groupes de transistors.
Un groupe de transistors comporte par exemple au moins 4 transistors, en fonction des conditions de conduction proférées par le matériau de grille GM et des besoins de mise en œuvre du dispositif ainsi fabriqué.
La figure 9 représente une vue du dessus de la structure décrite en relation avec les figures 7 et 8, leurs plans de coupe correspondants respectivement aux plans VII-VII et VIII-VIII, de la figure 9.
Chaque point-mémoire formé par une cellule-mémoire CELij superposée à un transistor de sélection TSij respectif est relié à une ligne de bits BLj et à une ligne de mots WLi.
Les lignes de bits BLj et les lignes de mots WLi sont formées dans les niveaux d’interconnexions BEOL par des pistes métalliques s’étendant respectivement dans les directions des colonnes Y et des rangées X du plan-mémoire, et permettent ainsi une sélection matricielle d’un point-mémoire pour y accéder.
Un point-mémoire est relié à une ligne de bits BLj par un via métallique prenant contact avec une borne de la cellule-mémoire CELij, l’autre borne étant reliée, également par un via métallique, au drain du transistor de sélection TSij du point-mémoire.
Un point-mémoire est relié à une ligne de mots WLi par des vias métalliques WLVi prenant contact sur les régions de connexion de grille GCU, GC2i, lesquelles sont reliées à chaque grille verticale GU, G2i de part et d’autre des transistors de sélection TSij d’une même rangée i.
Les transistors de sélection du plan-mémoire ainsi obtenus peuvent notamment convoyer deux fois plus de courant qu’un transistor vertical n’ayant qu’une seule grille et ne subissent aucune formation de canal de conduction parasite.
La conception verticale des transistors offre une économie substantielle de la surface occupée par chaque transistor, ladite surface étant notamment paramétrée et ajustable par la profondeur d’implantation de la couche enterrée.
En outre ce procédé est compatible avec les procédés déjà existants, et la structure obtenue présente un fonctionnement similaire aux technologies déjà existantes, par exemple en matière d’accès à un point-mémoire au moyen de décodeurs de lignes et de colonnes.
La figure 10 représente un appareil électronique APP, tel que par exemple un ordinateur personnel, un téléphone portable, ou un ordinateur de bord d’une automobile, comportant un circuit intégré CI obtenu par la mise en œuvre du procédé décrite en relation avec les figures 1 à 9, muni par exemple d’une mémoire non-volatile résistive.

Claims (19)

  1. REVENDICATIONS
    1. Procédé de fabrication d’un transistor MOS à deux grilles verticales (TS) comprenant :
    - une réalisation dans un substrat semi-conducteur (SUB) ayant un premier type de conductivité d’une première région enterrée (CTR) ayant un deuxième type de conductivité de façon à former une première électrode de conduction du transistor (TS),
    - une gravure dans le substrat semiconducteur (SUB) jusqu’à la première région enterrée (CTR) de deux premières tranchées parallèles (GT1, GT2), s’étendant dans une première direction (X) et délimitant une zone de substrat (ZS),
    - une formation sur chaque flanc de la zone de substrat (ZS) et sur une partie du fond de la tranchée correspondante (GT1, GT2) d’une région isolée comportant un matériau de grille (G12, G21), de façon à former les deux grilles verticales,
    - une réalisation d’une liaison (GC1, GC2) électriquement conductrice entre les deux régions de grille (G12, G21),
    - une formation en surface de la zone de substrat d’une deuxième région (DP) ayant le deuxième type de conductivité de façon à former une deuxième électrode du transistor (TS).
  2. 2. Procédé selon la revendication 1, dans lequel les deux premières tranchées (GT1, GT2) sont plus larges que profondes et la formation des régions de grilles comprend un dépôt d’un oxyde de grille (OX) et d’un matériau de grille (GM) sur la zone de substrat (ZS) et dans lesdites tranchées (GT1, GT2) et une gravure anisotrope du matériau de grille (GM) et de l’oxyde de grille (OX) jusqu’à découvrir la surface de ladite zone de substrat (ZS) et une autre partie du fond de la tranchée correspondante.
  3. 3. Procédé selon l’une des revendications 1 ou 2, dans lequel la réalisation de la liaison (GC1, GC2) électriquement conductrice entre les deux régions de grilles (G12, G21) comprend la formation de deux deuxièmes tranchées (GCT1, GCT2) parallèles plus profondes que larges, s’étendant dans une deuxième direction (Y) perpendiculaire à la première direction (X), remplies du matériau de grille (GM) et situées de part et d’autre du transistor (TS).
  4. 4. Procédé de fabrication d’un circuit intégré comportant une mémoire non-volatile ayant des points-mémoire comportant chacun une cellule-mémoire (CELij) superposée à un transistor de sélection (TSij), dans lequel les transistors de sélection (TSij) sont fabriqués par le procédé selon l’une des revendications 1 à 3.
  5. 5. Procédé selon la revendication 4, dans lequel ladite liaison électriquement conductrice (GCi) est réalisée de part et d’autre d’un groupe de transistors de sélection partageant leurs grilles verticales, arrangés côte à côte dans la première direction (X).
  6. 6. Procédé selon la revendication 5, comprenant en outre la formation de pistes métalliques (WLi) s’étendant dans la première direction (X), reliées électriquement par des vias verticaux (WLVi) auxdites liaisons électriquement conductrices (GCT).
  7. 7. Procédé selon l’une quelconque des revendications 4 à 6, dans lequel la fabrication des transistors de sélection (TSij) comprend la formation de tranchées d’isolation peu profondes (STI) isolant une à une dans le sens de la première direction (X) les parties de la deuxième région (DP) appartenant individuellement à chaque transistor de sélection (TSij).
  8. 8. Procédé selon Tune quelconque des revendications 4 à 7, dans lequel les cellules-mémoire (CELij) sont des cellules-mémoires résistives.
  9. 9. Circuit intégré, comprenant au moins un transistor MOS à deux grilles verticales (TSij) comportant une zone d’un substrat semiconducteur (ZS) ayant un premier type de conductivité séparée du reste du substrat (SUB) par deux premières tranchées parallèles (GT1, GT2) s’étendant dans une première direction (X), une région isolée de grille (G12, G21) reposant sur chaque flanc de la zone de substrat (ZS) et sur une partie du fond de la tranchée correspondante (GT1, GT2) et formant les deux grilles verticales, au moins une région de connexion de grille (GC1, GC2) reliant électriquement les deux grilles verticales (G12, G21), une première région enterrée (CTR) située sous la zone de substrat (ZS) ayant un deuxième type de conductivité et formant une première électrode de conduction du transistor et une deuxième région (DP) ayant le deuxième type de conductivité, située au voisinage de la surface de la zone de substrat (ZS) et formant une deuxième électrode de conduction du transistor (TSij).
  10. 10. Circuit intégré selon la revendication 9, dans lequel la dimension de ladite partie du fond de la tranchée comptée dans une deuxième direction (Y) perpendiculaire à la première direction (X) est inférieure à la moitié de la dimension (GTL) du fond de la tranchée comptée selon ladite deuxième direction (Y).
  11. 11. Circuit intégré selon l’une quelconque des revendications 9 ou 10, dans lequel lesdites deux premières tranchées (GT1, GT2) sont plus larges que profondes.
  12. 12. Circuit intégré selon l’une quelconque des revendications 9 à 11, dans lequel ladite au moins une région de connexion de grille (GC1, GC2) comprend une deuxième tranchée (GCT1, GCT2) plus profonde que large s’étendant dans une deuxième direction (Y) perpendiculaire à la première direction (X).
  13. 13. Circuit intégré selon l’une quelconque des revendications 9 à 12, comportant des points-mémoire arrangés matriciellement en rangées s’étendant dans la première direction (X) et en colonnes s’étendant dans une deuxième direction (Y) perpendiculaire à la première direction (X) dans un plan-mémoire formé dans et sur le substrat semiconducteur (SUB), chaque point-mémoire comportant une cellule-mémoire (CELij) superposée à un transistor MOS à deux grilles verticales et formant un transistor de sélection (TSij).
  14. 14. Circuit intégré selon la revendication 13, dans lequel lesdites régions isolées de grille (G12, G21) situées sur les flancs en regard des zones de substrats (ZS) respectives de deux transistors de sélection appartenant à une même colonne et à une rangée voisine (TSij, TSi+ij) sont situées dans une même première tranchée et sont distantes l’une de l’autre dans le fond de cette première tranchée.
  15. 15. Circuit intégré selon l’une quelconque des revendications 9 à 14, dans lequel des régions de connexion de grille (GCE) reliant électriquement les deux grilles verticales (Gli, G20 sont situées de part et d’autre d’un groupe de transistors appartenant à une même rangée.
  16. 16. Circuit intégré selon la revendication 15, comportant des 5 tranchées d’isolation peu profonde (STI) séparant les deuxièmes régions (DP) des transistors de sélection d’un même groupe.
  17. 17. Circuit intégré selon l’une quelconque des revendications 9 à 16, comprenant des lignes de mot (WLi) s’étendant dans la première direction (X) et reliées électriquement par des vias verticaux (WLVi)
    10 auxdites régions de connexion de grilles.
  18. 18. Circuit intégré selon l’une quelconque des revendications 9 à 17, dans lequel les cellules-mémoire (CELij) sont des cellulesmémoire résistives.
  19. 19. Appareil électronique (APP), tel qu’un ordinateur 15 personnel, un téléphone portable, ou un ordinateur de bord d’une automobile, comportant un circuit intégré (CI) selon l’une quelconque des revendications 9 à 18.
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