JP2018142663A - 電子回路装置及び電子回路装置の製造方法 - Google Patents

電子回路装置及び電子回路装置の製造方法 Download PDF

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Abstract

【課題】接続する電子部品間の位置ずれ許容量を増大し、接続不良の発生を抑える。
【解決手段】電子回路装置１は、面１０ａに第１ピッチＰ１で設けられた端子１１群を有する電子部品１０と、電子部品１０の面１０ａに対向する面２０ａにピッチＰ２で設けられた端子２１群を有する電子部品２０とを含む。端子２１群のピッチＰ２を、端子１１群のピッチＰ１よりも大きくし、位置ずれが生じても、各端子２１に少なくとも１つの端子１１が接続されるようにすることで、電子部品１０と電子部品２０との間の位置ずれ許容量を増大させ、接続不良の発生を抑える。
【選択図】図３

Description

本発明は、電子回路装置及び電子回路装置の製造方法に関する。
半導体素子と回路基板、或いは半導体素子同士といった電子部品間の接続技術として、それらの端子配設面を対向させて、互いの端子同士を接続する技術が知られている。このような技術に関し、接続する電子部品にマークを設け、電子部品のホルダやステージ、マーク検出用のカメラ等を備えた実装機を用いて、マークの位置合わせにより電子部品間の位置決めを行い、互いの端子同士を接続する手法が知られている。
特開２００４−０７９９０５号公報
電子部品間の互いの端子同士を接続する際、カメラを用いた画像認識の空間的精度やステージの機械的精度等から電子部品間に位置ずれが生じると、端子同士の未接続や意図しない端子同士の接続等、接続不良が生じる可能性が高まる。
１つの態様では、第１面と、前記第１面に第１ピッチで設けられた第１端子群とを有する第１電子部品と、前記第１面に対向する第２面と、前記第２面に前記第１ピッチよりも大きい第２ピッチで設けられ、各々に少なくとも１つの前記第１端子が接続される第２端子群とを有する第２電子部品とを含む電子回路装置が提供される。
また、１つの態様では、第１電子部品の、第１ピッチで第１端子群が設けられた第１面と、第２電子部品の、前記第１ピッチよりも大きい第２ピッチで第２端子群が設けられた第２面とを対向させ、前記第２端子群の各々と、少なくとも１つの前記第１端子とを接続する工程を含む電子回路装置の製造方法が提供される。
１つの側面として、接続される電子部品間の位置ずれの許容量が増大する。
電子部品間の端子接続についての説明図（その１）である。 電子部品間の端子接続についての説明図（その２）である。 第１の実施の形態に係る電子回路装置の構成例を示す図である。 第２の実施の形態に係る電子回路装置の構成例を示す図である。 コンフィグ回路の構成例を示す図である。 コンフィグ回路を適用した電子回路装置の構成例を示す図である。 端子の電気的接続先を設定する処理フローの一例を示す図である。 電子回路装置の一例を示す図（その１）である。 電子回路装置の一例を示す図（その２）である。 端子ピッチに関する説明図である。 効果の説明図である。 第３の実施の形態に係る電子回路装置の構成例を示す図である。 第３の実施の形態に係る電子回路装置の端子の説明図（その１）である。 第３の実施の形態に係る電子回路装置の端子の説明図（その２）である。 第４の実施の形態に係る電子回路装置の構成例を示す図である。 第５の実施の形態に係る電子回路装置の端子の説明図（その１）である。 第５の実施の形態に係る電子回路装置の端子の説明図（その２）である。 第６の実施の形態に係る電子回路装置の構成例を示す図である。 第７の実施の形態に係る電子回路装置の構成例を示す図である。 第７の実施の形態に係る電子回路装置の別の構成例を示す図である。 第８の実施の形態に係る電子機器の説明図である。
はじめに、電子部品間の接続技術の一例について述べる。
ＬＳＩ（Large Scale Integration）チップ等の半導体素子は、フォトリソグラフィ技術を開発及び改善することで、その配線幅の微細化が進められてきた。この微細化により、トランジスタ面積の縮小、動作電圧の低減が図られ、その結果、半導体素子の高密度化、高速化、低消費電力化が実現されてきた。
ところで、このような半導体素子の、回路基板や別の半導体素子とのフリップチップ接続のように、電子部品間を接続する技術として、それらの端子配設面を対向させ、互いの端子同士を接続するものが知られている。
ここで、電子部品の端子は、フォトリソグラフィ技術を用いることで、その平面サイズ（径）を、例えば数十ｎｍ〜数百ｎｍ（半導体素子内層の最小配線サイズの数倍〜数十倍）まで小さくすることができる。今後、配線の微細化が進めば、電子部品の端子の平面サイズは、更に小さくすることもできる。
端子の平面サイズを小さくし、端子数を増大させ、電子部品間を接続する端子を高密度化すると、それらの電子部品を含む電子回路装置の性能を向上させることができる。例えば、電子部品間のデータ伝送に関わる端子を小さくすることで伝送バス幅を１００倍にすることができれば、同一クロックで１００倍のデータを伝送することができる。或いは、電子部品間の伝送クロックを１／１００に落とし、同一性能で電子部品間のＩＯ（Input Output）部の電力消費を抑えることができる。
電子部品間の端子同士を接続する場合、課題になるのは電子部品間の位置合わせ精度である。
図１及び図２は電子部品間の端子接続についての説明図である。
例えば、電子部品同士の接続には、一方の電子部品を保持して搬送するホルダ、載置される他方の電子部品の位置を調整するステージ、電子部品に設けられたアライメントマークを検出するカメラ等を備えた実装機が用いられる。この場合、カメラを用いた画像認識の空間的精度と、載置される電子部品の位置を調整するステージの機械的精度から、電子部品間には０．５μｍ〜数μｍ程度の位置ずれが生じ得る。
実装機で生じ得るこのような電子部品間の位置ずれを見込んで、例えば、図１に示すような対応が採られる場合がある。即ち、接続する電子部品１００の端子１１０及び電子部品２００の端子２１０の平面サイズを予め大きくしておき、位置ずれＧ０が生じても、互いの端子１１０と端子２１０とが接続されるようにしておく。このような対応の場合、端子１１０及び端子２１０の平面サイズＤ０及びピッチＰ０の下限は、実装機で生じ得る、電子部品１００と電子部品２００との間の位置ずれＧ０に制約を受ける。
一方、電子部品１００の端子１１０自体、及び電子部品２００の端子２１０自体は、フォトリソグラフィ技術を用いて小さく形成することができる。前述のように、端子１１０及び端子２１０の平面サイズの縮小化は、端子数を増大させ、電子部品間を接続する端子を高密度化して、電子回路装置の性能向上を図ることができる点で有利となる。
しかし、端子１１０及び端子２１０の平面サイズを縮小化した電子部品１００と電子部品２００とを、上記のような実装機を用いて接続すると、次のような問題が生じ得る。即ち、実装機の性能により、例えば、図２に示すように、電子部品１００と電子部品２００との間に位置ずれＧ０が生じた時に、接続すべき端子１１０と端子２１０との間に、各々のピッチＰ０ａの何倍にもなるような位置ずれが生じてしまう可能性がある。
接続される電子部品群の端子の平面サイズを縮小し、それらの電子部品間の位置合わせに対して、ある程度の位置ずれを許容できるような端子接続構造が実現できれば、端子数を増大させ、電子回路装置の性能向上を図ることが可能になる。
以上のような点に鑑み、ここでは以下に実施の形態として示すような構成を採用し、接続される電子部品間の位置ずれの許容量を増大させる。
まず、第１の実施の形態について説明する。
図３は第１の実施の形態に係る電子回路装置の構成例を示す図である。図３には、電子回路装置の一例の要部断面模式図を示している。
図３に示す電子回路装置１は、対向して配置された電子部品１０及び電子部品２０を含む。電子部品１０は、電子部品２０と対向する面１０ａに、端子１１群を有する。電子部品２０は、電子部品１０と対向する面２０ａに、端子２１群を有する。端子１１群及び端子２１群は、例えば、電極パッド、又は表面に半田等の接合材が設けられた電極パッドである。このほか、端子１１群及び端子２１群は、ピラー、若しくは先端に半田等の接合材が設けられたピラー、又は半田バンプ等の突起状電極でもよい。
ここで、一方の電子部品１０の端子１１群は、各々の平面サイズ（径）がＤ１とされ、隣り合う端子１１間の距離（スペース）がＳ１とされ、隣り合う端子１１の中心間の距離（ピッチ）がＰ１（＝Ｄ１／２＋Ｄ１／２＋Ｓ１）とされる。他方の電子部品２０の端子２１群は、各々の平面サイズがＤ２とされ、隣り合う端子２１間のスペースがＳ２とされ、隣り合う端子２１のピッチがＰ２（＝Ｄ２／２＋Ｄ２／２＋Ｓ２）とされる。電子部品１０の端子１１群と、電子部品２０の端子２１群とは、互いのピッチＰ１とピッチＰ２とが異なるように設けられる。
図３の例では、電子部品１０の端子１１群のピッチＰ１が、電子部品２０の端子２１群のピッチＰ２よりも小さく（狭く）なっている。尚、図３の例では、電子部品１０の各端子１１の平面サイズＤ１と、電子部品２０の各端子２１の平面サイズＤ２とが異なり、端子１１の平面サイズＤ１が、端子２１の平面サイズＤ２よりも小さくなっている。
電子部品１０及び電子部品２０では、ピッチＰ１がピッチＰ２よりも小さな値とされ、電子部品１０と電子部品２０との間に位置ずれが生じても、各端子２１には少なくとも１つの端子１１が接続されるように、端子１１群及び端子２１群が設けられている。
このような電子部品１０及び電子部品２０の少なくとも一方、例えば電子部品１０に、電子部品２０の各端子２１の接続先（電気的接続先）となる電子部品１０の端子１１又は端子１１群を設定する回路３０が設けられる。回路３０は、電子部品１０の端子１１群側の面１０ａと、電子部品２０の端子２１群側の面２０ａとが対向され、電子部品１０と電子部品２０との物理的な接続が行われた後に、端子２１群の各々の電気的接続先を、端子１１群のうちのいずれとするかを設定する。
即ち、電子部品１０と電子部品２０との接続時には、それらの間に位置ずれが生じ得る。電子部品１０と電子部品２０との間に位置ずれが生じると、端子１１群のピッチＰ１が端子２１群のピッチＰ２よりも小さいため、その位置ずれの方向や量によって、いずれの端子２１がいずれの端子１１（１つ又は複数）と接続されたのかが変わってくる。そこで、回路３０により、端子２１群の各々について、端子１１群との電気的な接続が検出され、電気的な接続が検出された端子１１又は端子１１群が電気的接続先として設定される。その際、回路３０により、各端子２１とその電気的接続先に設定された端子１１又は端子１１群との組に対して、信号用、電源用、グランド（ＧＮＤ）用といった用途の割り当てが行われてもよい。
上記のように電子回路装置１では、電子部品１０及び電子部品２０に異なるピッチＰ１及びピッチＰ２で端子１１群及び端子２１群が設けられ、電子部品１０と電子部品２０とが物理的に接続されると、各端子２１に少なくとも１つの端子１１が接続される。そして、電子部品１０と電子部品２０との物理的な接続後に、各端子２１の電気的接続先となる端子１１又は端子１１群が設定される。電子部品１０と電子部品２０との物理的な接続時に、それらの間に位置ずれが生じても、換言すれば、各端子２１がいずれの端子１１又は端子１１群と物理的に接続されても、その状態から各端子２１の電気的接続先となる端子１１又は端子１１群が設定される。そのため、電子部品１０と電子部品２０とが、たとえ位置ずれが生じた状態で接続されたとしても、所定の機能を有する電子回路装置１を実現することができる。即ち、接続される電子部品１０と電子部品２０との間の位置ずれの許容量を増大させることができる。
次に、第２の実施の形態について説明する。
ここでは、上記第１の実施の形態で述べたような電子回路装置１の、より具体的な例を、第２の実施の形態として説明する。
図４は第２の実施の形態に係る電子回路装置の構成例を示す図である。尚、図４では便宜上、上下の電子部品の端子間を離間させている。
図４に示す電子回路装置１Ａは、電子部品として、上下に対向して配置された半導体チップ４０（半導体素子）及び半導体チップ５０（半導体素子）を含む。
上側の半導体チップ４０は、下側の半導体チップ５０と対向する面４０ａに、端子４１群（一例として端子ａ〜ｎ）を有する。端子４１群は、例えば、電極パッド、又は表面に半田等の接合材が設けられた電極パッドである。このほか、端子４１群は、ピラー、若しくは先端に半田等の接合材が設けられたピラー、又は半田バンプ等の突起状電極でもよい。
半導体チップ４０の端子４１群は、各々の平面サイズがＤ４とされ、隣り合う端子４１間のスペースがＳ４とされ、隣り合う端子４１のピッチがＰ４（＝Ｄ４／２＋Ｄ４／２＋Ｓ４）とされる。
半導体チップ４０は更に、その所定の処理機能を実現する回路（チップ回路）４２、及び半導体チップ５０の各端子５１の電気的接続先となる端子４１又は端子４１群を設定する回路（コンフィグ回路）４４を有する。チップ回路４２とコンフィグ回路４４とは、配線４３ｂを通じて電気的に接続される。コンフィグ回路４４は、各端子４１と配線４３ａを通じて電気的に接続される。
下側の半導体チップ５０は、上側の半導体チップ４０と対向する面５０ａに、端子５１群（一例として端子Ａ〜Ｃ）を有する。端子５１群は、例えば、電極パッド、又は表面に半田等の接合材が設けられた電極パッドである。このほか、端子５１群は、ピラー、若しくは先端に半田等の接合材が設けられたピラー、又は半田バンプ等の突起状電極でもよい。
半導体チップ５０の端子５１群は、各々の平面サイズがＤ５とされ、隣り合う端子５１間のスペースがＳ５とされ、隣り合う端子５１のピッチがＰ５（＝Ｄ５／２＋Ｄ５／２＋Ｓ５）とされる。半導体チップ５０の端子５１群のピッチＰ５は、半導体チップ４０の端子４１群のピッチＰ４よりも広くなるように設定されている（Ｐ４＜Ｐ５）。尚、図４の例では、半導体チップ５０の端子５１の平面サイズＤ５が、半導体チップ４０の端子４１の平面サイズＤ４よりも大きくなっている（Ｄ４＜Ｄ５）。
半導体チップ５０は更に、その所定の処理機能を実現する回路（チップ回路）５２を有する。チップ回路５２は、各端子５１と配線５３ａを通じて電気的に接続される。
半導体チップ４０と半導体チップ５０との接続時には、端子４１が設けられた面４０ａと端子５１が設けられた面５０ａとが対向されて位置合わせが行われた後、加熱及び加圧等が行われ、端子４１群と端子５１群とが接続される。
電子回路装置１Ａでは、一方の半導体チップ４０の端子４１群を、他方の半導体チップ５０の端子５１群よりも、平面サイズ及びスペースを小さくし（Ｄ４＜Ｄ５，Ｓ４＜Ｓ５）、ピッチを狭くしている（Ｐ４＜Ｐ５）。そして、半導体チップ４０と半導体チップ５０との接続時に行われる位置合わせにおいて、たとえ位置ずれＧが生じても、比較的広いピッチ（広ピッチ）Ｐ５の端子５１群の各々が、比較的狭いピッチ（狭ピッチ）Ｐ４の端子４１群の少なくとも１つと接続されるようになっている。
半導体チップ４０に設けられるコンフィグ回路４４は、半導体チップ５０の各端子５１の電気的接続先となる端子４１又は端子４１群を設定する。コンフィグ回路４４は、半導体チップ４０と半導体チップ５０とが物理的に接続された後に、半導体チップ５０の各端子５１（例えば端子Ａ）に電気的に接続されている端子４１又は端子４１群（例えば端子ｃ，ｄ，ｅ）を検出する。そして、コンフィグ回路４４は、各端子５１との電気的な接続が検出された端子４１又は端子４１群を、チップ回路４２に接続する。
ここで、コンフィグ回路４４について説明する。
コンフィグ回路４４の構成例を図５に示す。
コンフィグ回路４４は、例えば、図５に示すように、マルチプレクサ（ＭＵＸ）４４ａ、メモリ回路４４ｂ及びスキャン回路４４ｃを含む。
マルチプレクサ４４ａは、セレクタ回路の一種であって、入力信号Ｓにより、入力ピンＩＮ（ＩＮ１〜ＩＮ６）のいずれかを出力ピンＯＵＴに接続する。メモリ回路４４ｂは、マルチプレクサ４４ａと接続される。スキャン回路４４ｃは、制御信号Ｃ１により、マルチプレクサ４４ａに入力する入力信号Ｓを制御してその出力ピンＯＵＴからの出力を監視し、所定の出力が検出された時の出力ピンＯＵＴに接続されている入力ピンＩＮを示す情報をメモリ回路４４ｂに書き込む。
コンフィグ回路４４を含む半導体チップ４０とそれに接続された半導体チップ５０とを含む電子回路装置１Ａの実動作時には、マルチプレクサ４４ａは、それと接続されたメモリ回路４４ｂに書き込まれている設定で、入力ピンＩＮ（１つ又は複数）と出力ピンＯＵＴとを接続する。
上記のようなコンフィグ回路４４を適用した電子回路装置１Ａの構成例を図６に、その電子回路装置１Ａにおける端子の電気的接続先を設定する処理フローの一例を図７に、それぞれ示す。尚、図６では便宜上、上下の端子４１群と端子５１群との間を離間させている。
例えば、図６に示すように、上側の半導体チップ４０に設けられるコンフィグ回路４４は、３つのマルチプレクサ４４ａ１、マルチプレクサ４４ａ２及びマルチプレクサ４４ａ３を含む。
マルチプレクサ（ＭＵＸ）４４ａ１の入力ピンＩＮは、半導体チップ５０の端子Ａ（端子５１）に接続される候補である、半導体チップ４０の６つの端子ａ〜ｆ（端子４１）に接続される。マルチプレクサ（ＭＵＸ）４４ａ２の入力ピンＩＮは、半導体チップ５０の端子Ｂ（端子５１）に接続される候補である、半導体チップ４０の６つの端子ｅ〜ｊ（端子４１）に接続される。マルチプレクサ４４ａ３（ＭＵＸ）の入力ピンＩＮは、半導体チップ５０の端子Ｃ（端子５１）に接続される候補である、半導体チップ４０の６つの端子ｉ〜ｎ（端子４１）に接続される。例えば、端子ａ〜ｎの、各端子Ａ〜Ｃに接続される候補は、半導体チップ４０と半導体チップ５０とを物理的に接続する際に生じ得る位置ずれに基づいて設定される。
これら３つのマルチプレクサ４４ａ１、マルチプレクサ４４ａ２及びマルチプレクサ４４ａ３についてそれぞれ、スキャン回路４４ｃにより入力信号Ｓが入力され、スキャン回路４４ｃにより出力ピンＯＵＴからの出力が監視される。スキャン回路４４ｃには、外部の制御装置６０から制御信号Ｃ１が入力される。この制御装置６０からの制御信号Ｃ１に基づき、スキャン回路４４ｃからマルチプレクサ４４ａ１、マルチプレクサ４４ａ２及びマルチプレクサ４４ａ３に入力される入力信号Ｓが制御される。
下側の半導体チップ５０には、そのチップ回路５２に外部の制御装置６０から制御信号Ｃ２が入力され、チップ回路５２により、端子Ａ〜Ｃが所定の状態（論理Ｈｉｇｈ（Ｈ）レベル、Ｌｏｗ（Ｌ）レベル、Ｈｉｇｈ−Ｚ状態等の組み合わせ）に設定される。
尚、制御装置６０には、プロセッサ及びメモリ等を含むコンピュータが用いられる。コンピュータは、プロセッサによって全体が制御され、例えばそのメモリに記憶されたプログラムを実行することによって制御装置６０の所定の処理機能を実現する。
半導体チップ４０と半導体チップ５０との物理的接続後、コンフィグ回路４４により、端子ａ〜ｎのうち端子Ａ〜Ｃの電気的接続先となるものを設定する際には、例えば、図７に示すような処理が行われる。
まず、制御装置６０は、下側の半導体チップ５０のチップ回路５２に制御信号Ｃ２を送り、端子Ａ〜Ｃ（端子５１）のうち、端子ＡのみをＨレベルに設定し、端子Ｂ及び端子ＣをＬレベルに設定する（ステップＳ１；図７）。
次いで、制御装置６０は、上側の半導体チップ４０に設けられたスキャン回路４４ｃに制御信号Ｃ１を送り、スキャン回路４４ｃによって第１のマルチプレクサ４４ａ１のスキャンを行う（ステップＳ２〜Ｓ５；図７）。
その際は、スキャン回路４４ｃにより、マルチプレクサ４４ａ１の入力信号Ｓが、第１の端子ａ（端子４１）に接続された入力ピンＩＮに設定され（ステップＳ２，Ｓ３；図７）、出力ピンＯＵＴからの出力がＨレベルか否かが検出される（ステップＳ４；図７）。ステップＳ４において、出力がＨレベルである場合は、スキャン回路４４ｃにより、この時点で出力ピンＯＵＴに接続されている入力ピンＩＮ、即ち端子ａを示す情報が、メモリ回路４４ｂに書き込まれる（ステップＳ５；図７）。ステップＳ４において、出力がＨレベルでない場合は、スキャン回路４４ｃにより、マルチプレクサ４４ａ１の入力信号Ｓが、第２の端子ｂに接続された入力ピンＩＮに設定され（ステップＳ２，Ｓ３；図７）、以降、同様にステップＳ２〜Ｓ５の処理が行われる。このように、Ｈレベルの出力が検出されるまで、スキャン回路４４ｃにより、マルチプレクサ４４ａ１の入力ピンＩＮ（端子ａ〜ｆ）がスキャンされる。スキャン回路４４ｃにより、マルチプレクサ４４ａ１の入力ピンＩＮを最後までスキャンしてもＨレベルの出力が検出されなかった場合、この電子回路装置１Ａはエラーと判定される（ステップＳ２；図７）。
マルチプレクサ４４ａ１について、スキャン回路４４ｃにより、いずれかの入力ピンＩＮでＨレベルの出力が検出された場合、制御装置６０は、半導体チップ５０に制御信号Ｃ２を送り、端子Ａ〜Ｃ（端子５１）のうち、端子ＡのみをＬレベルに設定し、端子Ｂ及び端子ＣをＨレベルに設定する（ステップＳ６；図７）。
次いで、制御装置６０は、スキャン回路４４ｃに制御信号Ｃ１を送り、スキャン回路４４ｃによってマルチプレクサ４４ａ１の設定を確認する（ステップＳ７，Ｓ８；図７）。
その際は、スキャン回路４４ｃにより、マルチプレクサ４４ａ１の出力ピンＯＵＴに接続する入力ピンＩＮが、ステップＳ２〜Ｓ５のスキャンで出力ピンＯＵＴからＨレベルの出力が検出された時の入力ピンＩＮに設定される（ステップＳ７；図７）。そして、スキャン回路４４ｃにより、出力ピンＯＵＴからの出力がＬレベルか否かが検出される（ステップＳ８；図７）。ステップＳ８において、出力がＬレベルである場合は、第１のマルチプレクサ４４ａ１についての設定は終了となり、第２のマルチプレクサ４４ａ２について、同様にステップＳ１〜Ｓ８の処理が行われる。ステップＳ８において、出力がＬレベルでない場合、この電子回路装置１Ａはエラーと判定される（ステップＳ８；図７）。
尚、電子回路装置１Ａがエラーと判定された場合（ステップＳ２，Ｓ８；図７）には、半導体チップ４０と半導体チップ５０との物理的接続をやり直してから再度ステップＳ１〜Ｓ８の処理が行われ、或いはエラーと判定された電子回路装置１Ａが廃棄される。
制御装置６０は、上記のようにして半導体チップ４０に含まれる全てのマルチプレクサ４４ａ１、マルチプレクサ４４ａ２及びマルチプレクサ４４ａ３について、ステップＳ１〜Ｓ８の処理を行う。これにより、半導体チップ５０の端子Ａ〜Ｃ（端子５１）の電気的接続先となる入力ピンＩＮ（端子ａ〜ｎ（端子４１））が設定された電子回路装置１Ａが得られる。
電子回路装置１Ａの実動作時には、ステップＳ１〜Ｓ８の処理においてメモリ回路４４ｂに書き込まれた情報が読み出され、マルチプレクサ４４ａ１，４４ａ２，４４ａ３の各々について、読み出された情報に示される入力ピンＩＮが出力ピンＯＵＴに接続される。即ち、その入力ピンＩＮに接続された端子４１が、チップ回路４２に接続される。これにより、半導体チップ５０のチップ回路５２と半導体チップ４０のチップ回路４２とが、互いの端子５１群及び端子４１群（各端子５１に接続されたもの）を通じて、電気的に接続され、チップ回路５２とチップ回路４２との間の電気信号の伝送が行われる。
上記図６のような構成に対して上記図７のような処理フローを適用した場合に得られる電子回路装置１Ａの例を図８及び図９に示す。尚、図８及び図９では便宜上、上下の端子４１群と端子５１群との間を離間させている。
図８には、上記図６の半導体チップ４０及び半導体チップ５０について、下側の半導体チップ５０に対して上側の半導体チップ４０が図面右方向（図８の太矢印方向）にずれて接続された場合の例を示している。
この場合、上記図７の例に従い、端子ａ〜ｆ（端子４１）に接続されたマルチプレクサ４４ａ１（図６）の入力ピンＩＮについて、端子ａに接続されたものから順にスキャンする処理を行うと、端子ａに接続された入力ピンＩＮが、端子Ａ（端子５１）と接続されたものとして検出される。同様に、端子ｅ〜ｊ（端子４１）に接続されたマルチプレクサ４４ａ２（図６）の入力ピンＩＮについて、端子ｅに接続されたものから順にスキャンする処理を行うと、端子ｅに接続された入力ピンＩＮが、端子Ｂ（端子５１）と接続されたものとして検出される。同様に、端子ｉ〜ｎ（端子４１）に接続されたマルチプレクサ４４ａ３（図６）の入力ピンＩＮについて、端子ｉに接続されたものから順にスキャンする処理を行うと、端子ｉに接続された入力ピンＩＮが、端子Ｃ（端子５１）と接続されたものとして検出される。
このように図８の例では、半導体チップ５０と半導体チップ４０とが、互いの端子Ａと端子ａ、端子Ｂと端子ｅ、端子Ｃと端子ｉで、電気的に接続（点線で図示）された電子回路装置１Ａが得られる。
図９には、上記図６の半導体チップ４０及び半導体チップ５０について、下側の半導体チップ５０に対して上側の半導体チップ４０が図面左方向（図９の太矢印方向）にずれて接続された場合の例を示している。
この場合、上記図７の例に従い、端子ａ〜ｆ（端子４１）に接続されたマルチプレクサ４４ａ１（図６）の入力ピンＩＮについて、端子ａに接続されたものから順にスキャンする処理を行うと、端子ｅに接続された入力ピンＩＮが、端子Ａ（端子５１）と接続されたものとして検出される。同様に、端子ｅ〜ｊ（端子４１）に接続されたマルチプレクサ４４ａ２（図６）の入力ピンＩＮについて、端子ｅに接続されたものから順にスキャンする処理を行うと、端子ｊに接続された入力ピンＩＮが、端子Ｂ（端子５１）と接続されたものとして検出される。同様に、端子ｉ〜ｎ（端子４１）に接続されたマルチプレクサ４４ａ３（図６）の入力ピンＩＮについて、端子ｉに接続されたものから順にスキャンする処理を行うと、端子ｎに接続された入力ピンＩＮが、端子Ｃ（端子５１）と接続されたものとして検出される。
このように図９の例では、半導体チップ５０と半導体チップ４０とが、互いの端子Ａと端子ｅ、端子Ｂと端子ｊ、端子Ｃと端子ｎで、電気的に接続（点線で図示）された電子回路装置１Ａが得られる。
尚、図６及び図７（並びに図８及び図９）には、マルチプレクサ４４ａ１，４４ａ２，４４ａ３の各々について、スキャンにより、端子５１側との電気的な接続が最初に検出された１つの端子４１を電気的接続先として設定する例を示した。このほか、各端子５１について、それに電気的に接続される全ての端子４１群を検出し、検出された端子４１群の全部又は一部を、その端子５１の電気的接続先として設定してもよい。
また、ここでは、コンフィグ回路４４の処理機能を、マルチプレクサ４４ａ（４４ａ１，４４ａ２，４４ａ３）、メモリ回路４４ｂ及びスキャン回路４４ｃによって実現する例を示したが、ＦＰＧＡ（Field Programmable Gate Array）によって実現してもよい。
上記の半導体チップ４０及び半導体チップ５０において、端子４１群及び端子５１群の、互いの平面サイズＤ４及び平面サイズＤ５が異なっていることは本質ではなく、互いのピッチＰ４及びピッチＰ５が異なっていることが重要である。狭ピッチＰ４側の端子４１を余らせることで、上下の半導体チップ４０と半導体チップ５０との間に位置ずれＧが生じた場合でも、広ピッチＰ５側の端子５１を接続させることができる。
ここで、半導体チップ４０の端子４１群のピッチＰ４と、半導体チップ５０の端子５１群のピッチＰ５との間には、以下のような規約を設ける。
図１０は端子ピッチに関する説明図である。
図１０には、上側の端子４１群及び下側の端子５１群を、互いの平面サイズＤ４及び平面サイズＤ５が同じで（例えばＤ４＝Ｄ５＝７５ｎｍ）、互いのスペースＳ４及びスペースＳ５が異なる（例えばＳ４＝６５ｎｍ，Ｓ５＝８５ｎｍ）例を示している。
端子４１群と端子５１群との接続において、狭ピッチＰ４の端子４１は余ってもよい（オープンでもよい）が、１つの狭ピッチＰ４の端子４１が複数の広ピッチＰ５の端子５１群に接続される（ブリッジする）ことは避ける。即ち、広ピッチＰ５の端子５１群のスペースＳ５が、狭ピッチＰ４の端子４１群の平面サイズＤ４よりも大きくなるようにする（Ｓ５＞Ｄ４）。
更に、端子４１群と端子５１群との接続において、１つの広ピッチＰ５の端子５１が狭ピッチＰ４の端子４１群の少なくとも１つと接続されるようにし、広ピッチＰ５の端子５１が余ることは避ける。即ち、広ピッチＰ５の端子５１群の平面サイズＤ５が、狭ピッチＰ４の端子４１群のスペースＳ４よりも大きくなるようにする（Ｄ５＞Ｓ４）。
端子４１群及び端子５１群について、このようなＳ５＞Ｄ４で且つＤ５＞Ｓ４となる規約を設けると、この規約の下では、広ピッチＰ５の端子５１群が狭ピッチＰ４の端子４１群と接続されない状況にはならない。但し、端子４１群と端子５１群との間の接合面積を増大させる観点では、広ピッチＰ５の端子５１群の平面サイズＤ５を広くしておくことが好ましい。
続いて、以上述べたような構成を採用することによる効果について説明する。
図１１は効果の説明図である。図１１には、端子ピッチと位置ずれ許容量との関係を模式的に図示している。
端子同士を１対１で接続する従来技術の端子ピッチと位置ずれ許容量との関係を示したのが図１１の〔１〕のエリアである。位置合わせの際の位置ずれ量を０．５μｍとすると、小さくても端子ピッチはその数倍、例えば２μｍ以上、必要となる。
これに対し、上記のように、異なるピッチで設けた端子群同士を物理的に接続し、その後、それらの電気的接続先を設定する構成を採用すると、端子ピッチと位置ずれ許容量との関係は、図１１の〔２〕のエリアに拡大する。従来技術では使用できない小さな端子が使用できるようになり、また、同じ端子ピッチでも許容される位置ずれ量は大きくなり、端子ピッチの数倍の位置ずれが許容されるようになる。より一層狭ピッチの端子同士の接続が可能になれば、上記のような構成と組み合わせることで、図１１の〔２〕のエリアを、更に〔３〕のエリアへ拡大することが可能になる。
図１１において、端子ピッチに対する位置ずれ許容量を表す、エリア〔２〕の斜辺の角度を定義するのは、上記のようなコンフィグ回路の回路規模であり、その入力数を増大させれば、図１１に点線〔４〕で示すように、位置ずれ許容量は増大する。
第２の実施の形態によれば、半導体チップ４０と半導体チップ５０との位置ずれ許容量の増大が図られ、位置ずれに起因した接続不良が抑えられて、性能及び信頼性に優れた電子回路装置１Ａが実現される。
次に、第３の実施の形態について説明する。
図１２は第３の実施の形態に係る電子回路装置の構成例を示す図である。尚、図１２では便宜上、上下の電子部品の端子間を離間させている。
図１２に示す電子回路装置１Ｂは、電子部品として、上下に対向して配置された半導体チップ４０及び半導体チップ５０を含む。
上側の半導体チップ４０は、半導体チップ５０と対向する面４０ａに設けられた端子４１群、各端子４１と配線４３ａを通じて電気的に接続されたコンフィグ回路４４、及びコンフィグ回路４４と配線４３ｂを通じて電気的に接続されたチップ回路４２を有する。端子４１群は、平面サイズＤ４、スペースＳ４及びピッチＰ４で設けられる。
電子回路装置１Ｂの半導体チップ４０は更に、コンフィグ回路４４及びチップ回路４２から、半導体チップ４０の端子４１群が設けられた面４０ａとは反対側の面４０ｂに引き出された導体部４５を有する。例えば、導体部４５には、ＴＳＶ（Through Silicon Via）４５ａが用いられる。導体部４５を通じて、信号、電源、ＧＮＤの各電気信号が、半導体チップ４０の外部から、その内部のコンフィグ回路４４及びチップ回路４２に供給される。
下側の半導体チップ５０は、半導体チップ４０と対向する面５０ａに設けられた端子５１群、及び各端子５１と配線５３ａを通じて電気的に接続されたチップ回路５２を有する。端子５１群は、平面サイズＤ５、スペースＳ５及びピッチＰ５で設けられる。
電子回路装置１Ｂの半導体チップ５０は更に、チップ回路５２から、半導体チップ５０の端子５１群が設けられた面５０ａとは反対側の面５０ｂに引き出された導体部５５を有する。例えば、導体部５５には、ＴＳＶ５５ａが用いられる。導体部５５を通じて、信号、電源、ＧＮＤの各電気信号が、半導体チップ５０の外部から、その内部のチップ回路５２に供給される。
電子回路装置１Ｂの下側の半導体チップ５０には、例えば、ＣＰＵ（Central Processing Unit）を用いることができる。上側の半導体チップ４０には、例えば、メモリチップを用いることができる。上側の半導体チップ４０には、そのチップ回路４２として、メモリ回路、ベクトルの積和演算回路等、各種回路を設けることができ、例えば、そのような各種回路をＦＰＧＡ内に組み込むこともできる。上側の半導体チップ４０には、そのコンフィグ回路４４をセレクタ回路、メモリ回路及びスキャン回路を組み合わせて実現したものや、それと同じ処理機能をＦＰＧＡによって実現したものを用いることができる。
電子回路装置１Ｂでは、一定の規約（Ｓ５＞Ｄ４で且つＤ５＞Ｓ４）の下、一方の半導体チップ４０の端子４１群を、他方の半導体チップ５０の端子５１群よりも、平面サイズ及びスペースを小さくし（Ｄ４＜Ｄ５，Ｓ４＜Ｓ５）、ピッチを狭くしている（Ｐ４＜Ｐ５）。これにより、半導体チップ４０と半導体チップ５０との接続時に行われる位置合わせにおいて、たとえ位置ずれＧが生じても、比較的広ピッチＰ５の端子５１群の各々が、比較的狭ピッチＰ４の端子４１群の少なくとも１つと接続される。
図１３及び図１４は第３の実施の形態に係る電子回路装置の端子の説明図である。
図１３（Ａ）には、上側の半導体チップ４０に設けられる端子４１群の平面レイアウトの一例を図示し、図１３（Ｂ）には、下側の半導体チップ５０に設けられる端子５１群の平面レイアウトの一例を図示している。図１４（Ａ）〜図１４（Ｃ）にはそれぞれ、上側の半導体チップ４０と下側の半導体チップ５０とが接続された時の、互いの端子４１群と端子５１群との重ね合わせイメージの一例を図示している。
一例として、図１３（Ａ）に示す上側の半導体チップ４０の端子４１群は、平面サイズＤ４及びスペースＳ４が共に７５ｎｍで、ピッチＰ４が１５０ｎｍである。一例として、図１３（Ｂ）に示す下側の半導体チップ５０の端子５１群は、平面サイズＤ５及びスペースＳ５が共に１５０ｎｍで、ピッチＰ４が３００ｎｍである。即ち、下側の端子５１群のピッチＰ５は、上側の端子４１群のピッチＰ４の２倍である。
半導体チップ４０及び半導体チップ５０の、互いの端子４１群のピッチＰ４及び端子５１群のピッチＰ５を、例えば、この図１３（Ａ）及び図１３（Ｂ）に示すように異ならせる。この場合、半導体チップ４０と半導体チップ５０との間に平面方向の位置ずれが生じても、例えば図１４（Ａ）〜図１４（Ｃ）に示すように、各端子５１が少なくとも１つの端子４１と接続される。
例えば、図１３（Ａ）及び図１３（Ｂ）に示す例において、上側の半導体チップ４０の横１６個×縦１６個の範囲内の端子４１群と、下側の半導体チップ５０の端子５１とが接続されてよいように、コンフィグ回路４４内のセレクタ回路が構成される。この場合、半導体チップ４０と半導体チップ５０との間の位置ずれ許容量は、約２．４μｍ（１５０ｎｍ×１６）となる。セレクタ回路は２５６入力で１出力、メモリ回路は８ビットとし、上側の半導体チップ４０には、下側の半導体チップ５０に設けられる端子５１群の個数分（約３００個）のセレクタ回路を設けることができる。
上記のような電子回路装置１Ｂでは、半導体チップ４０と半導体チップ５０との物理的接続後、各端子５１の電気的接続先となる端子４１又は端子４１群が設定される。
その場合は、まず、下側の半導体チップ５０のチップ回路５２に、導体部５５を経由して電気信号が供給され、端子５１群のうちの１つのみが例えばＨレベル（電源レベル）とされ、残りが例えばＨｉｇｈ−Ｚ状態とされる。尚、この場合の半導体チップ５０は、電源用及びＧＮＤ用のいずれの端子５１も回路的に個別にＨｉｇｈ−Ｚ状態にできるような構成とされている。
次いで、上側の半導体チップ４０のチップ回路４２及びコンフィグ回路４４に、導体部４５を経由して電気信号が供給され、コンフィグ回路４４のセレクタ回路がスキャン動作状態とされる。そして、コンフィグ回路４４により、セレクタ回路に接続されている端子４１群がスキャンされ、Ｈレベルの端子５１と接続されてセレクタ回路出力がＨレベルになっている端子４１又は端子４１群が検出される。検出された端子４１又は端子４１群を示す情報は、コンフィグ回路４４のメモリ回路に書き込まれる。
このような処理が、半導体チップ５０の各端子５１群について行われ、各端子５１の電気的接続先となる端子４１又は端子４１群が設定される。
メモリ回路に書き込まれた、各端子５１の電気的接続先の端子４１又は端子４１群を示す情報は、ブートシーケンス時等、電子回路装置１Ｂの実動作時に読み出され、読み出された情報に示される端子４１又は端子４１群が、チップ回路４２に接続される。これにより、その情報に示される組み合わせの各端子５１とその電気的接続先の端子４１又は端子４１群を通じて、半導体チップ５０と半導体チップ４０との間の電気信号の伝送が行われる。
電子回路装置１Ｂでは、端子４１群及び端子５１群が、一定の規約の下、異なるピッチＰ４及びピッチＰ５で設けられ、半導体チップ４０と半導体チップ５０との物理的な接続時には、位置ずれＧが生じても、各端子５１が少なくとも１つの端子４１と接続される。そして、半導体チップ４０と半導体チップ５０との物理的な接続後に、コンフィグ回路４４により、各端子５１の電気的接続先となる端子４１又は端子４１群が設定される。これにより、半導体チップ４０と半導体チップ５０との位置ずれ許容量の増大が図られ、位置ずれに起因した接続不良が抑えられて、性能及び信頼性に優れた電子回路装置１Ｂが実現される。
次に、第４の実施の形態について説明する。
図１５は第４の実施の形態に係る電子回路装置の構成例を示す図である。尚、図１５では便宜上、上下の電子部品の端子間を離間させている。
図１５に示す電子回路装置１Ｃは、電子部品として、上下に対向して配置された半導体チップ４０及び半導体チップ５０を含む。
上側の半導体チップ４０は、半導体チップ５０と対向する面４０ａに設けられた端子４１群、各端子４１と配線４３ａを通じて電気的に接続されたコンフィグ回路４４、及びコンフィグ回路４４と配線４３ｂを通じて電気的に接続されたチップ回路４２を有する。端子４１群は、平面サイズＤ４、スペースＳ４及びピッチＰ４で設けられる。
電子回路装置１Ｃの半導体チップ４０は更に、コンフィグ回路４４及びチップ回路４２から、半導体チップ４０の端子４１群が設けられた面４０ａに引き出された導体部４６、及び面４０ａ上に設けられ導体部４６と接続された電極４７を有する。電極４７は、コンフィグ対象の端子４１群が設けられている領域の外側に、端子４１よりも大きな平面サイズで、設けられる。
下側の半導体チップ５０は、半導体チップ４０と対向する面５０ａに設けられた端子５１群、各端子５１と配線５３ａを通じて電気的に接続されたチップ回路５２、及びチップ回路５２から端子５１群側の面５０ａとは反対側の面５０ｂに引き出された導体部５５を有する。端子５１群は、平面サイズＤ５、スペースＳ５及びピッチＰ５で設けられる。例えば、導体部５５には、ＴＳＶ５５ａが用いられる。
電子回路装置１Ｃの半導体チップ５０は更に、チップ回路５２に接続された導体部５６、及び面５０ａ上に設けられ導体部５６に接続された電極５７を有する。例えば、導体部５６には、半導体チップ５０を貫通するＴＳＶ５６ａが用いられる。電極５７は、端子５１群が設けられている領域の外側であって、上側の半導体チップ４０の電極４７と対応する位置に、端子５１よりも大きな平面サイズで、設けられる。
電子回路装置１Ｃにおいて、半導体チップ４０の電極４７と半導体チップ５０の電極５７とは、半導体チップ４０と半導体チップ５０との物理的な接続時に位置ずれが生じても、少なくとも一部同士が接続されるような（平面視で重複するような）平面サイズで設けられる。
半導体チップ４０のコンフィグ回路４４及びチップ回路４２には、半導体チップ５０の導体部５６及び電極５７、それに接続された電極４７及び導体部４６を通じて、信号、電源、ＧＮＤの各電気信号が供給される。半導体チップ５０のチップ回路５２には、導体部５５を通じて、信号、電源、ＧＮＤの各電気信号が供給される。
電子回路装置１Ｃの下側の半導体チップ５０には、例えば、ＣＰＵを用いることができる。上側の半導体チップ４０には、そのチップ回路４２として、メモリ回路、ベクトルの積和演算回路等、各種回路を設けることができ、例えば、そのような各種回路をＦＰＧＡ内に組み込むこともできる。上側の半導体チップ４０には、そのコンフィグ回路４４をセレクタ回路、メモリ回路及びスキャン回路を組み合わせて実現したものや、それと同じ処理機能をＦＰＧＡによって実現したものを用いることができる。
電子回路装置１Ｃでは、一定の規約（Ｓ５＞Ｄ４で且つＤ５＞Ｓ４）の下、一方の半導体チップ４０の端子４１群を、他方の半導体チップ５０の端子５１群よりも、平面サイズ及びスペースを小さくし（Ｄ４＜Ｄ５，Ｓ４＜Ｓ５）、ピッチを狭くしている（Ｐ４＜Ｐ５）。端子４１群及び端子５１群が、一定の規約の下、異なるピッチＰ４及びピッチＰ５で設けられ、半導体チップ４０と半導体チップ５０との物理的な接続時には、位置ずれＧが生じても、各端子５１が少なくとも１つの端子４１と接続される。そして、半導体チップ４０と半導体チップ５０との物理的な接続後に、上記第２及び第３の実施の形態で述べたのと同様に、コンフィグ回路４４により、各端子５１の電気的接続先となる端子４１又は端子４１群が設定される。これにより、半導体チップ４０と半導体チップ５０との位置ずれ許容量の増大が図られ、位置ずれに起因した接続不良が抑えられて、性能及び信頼性に優れた電子回路装置１Ｃが実現される。
次に、第５の実施の形態について説明する。
図１６及び図１７は第５の実施の形態に係る電子回路装置の端子の説明図である。
図１６（Ａ）には、上側の半導体チップ４０に設けられる端子４１群の平面レイアウトの一例を図示し、図１６（Ｂ）には、下側の半導体チップ５０に設けられる端子５１群の平面レイアウトの一例を図示している。図１７（Ａ）及び図１７（Ｂ）にはそれぞれ、上側の半導体チップ４０と下側の半導体チップ５０とが接続された時の、互いの端子４１群と端子５１群との重ね合わせイメージの一例を図示している。
一例として、図１６（Ａ）に示す上側の半導体チップ４０の端子４１群は、平面サイズＤ４及びスペースＳ４が共に７５ｎｍであるとする。一例として、図１６（Ｂ）に示す下側の半導体チップ５０の端子５１群は、平面サイズＤ５が３７５ｎｍであるとする。即ち、下側の端子５１の平面サイズＤ５を、上側の横３個×縦３個の端子４１群の範囲に相当するサイズとする。下側の端子５１の平面サイズＤ５を、上側の端子４１群のピッチＰ４の２倍を超えるサイズとすることで、１つの端子５１に対し、複数の端子４１群が接続されるようになる。
１つの端子５１に対し、複数の端子４１群が接続される場合、例えば図１７（Ａ）及び図１７（Ｂ）に示すように、平面視で、端子４１の全体が端子５１と重複するもの（端子ａ，ｂ，ｄ，ｅ）と、端子４１の一部が端子５１と重複するもの（ｃ，ｆ，ｇ，ｈ，ｉ）とが生じ得る。これらの端子４１はいずれも、上記のようなコンフィグ回路４４を用いることで、端子５１との電気的な接続が検出可能である。複数の端子４１について端子５１との電気的な接続が検出された場合、セレクタ回路でいずれの端子４１を、端子５１の電気的接続先として設定するかは、電子回路装置の性能及び信頼性に影響し得る。
このように複数の端子４１について端子５１との電気的な接続が検出された場合には、それらの端子４１群のうち、より中央に近い端子４１を、その端子５１の電気的接続先として設定することができる。例えば、図１７（Ａ）に示すように、端子ａ〜ｉについて端子５１との電気的な接続が検出される場合であれば、それらの端子ａ〜ｉのうち、中央の端子ｅ（太線で図示）を、その端子５１の電気的接続先として設定する。端子５１との電気的な接続が検出された端子４１群のうち、より中央に近い端子４１ほど、その全体が平面視で端子５１と重複し易いため、接続面積の確保を図ることができる。
また、複数の端子４１について端子５１との電気的な接続が検出された場合には、それらの端子４１群を全て、その端子５１の電気的接続先として設定することもできる。例えば、図１７（Ｂ）に示すように、端子ａ〜ｉについて端子５１との電気的な接続が検出される場合であれば、端子ａ〜ｉを全て（太線で図示）、その端子５１の電気的接続先として設定する。このようにすることで、端子５１と端子４１群との接続面積の増大を図ることができる。
次に、第６の実施の形態について説明する。
図１８は第６の実施の形態に係る電子回路装置の構成例を示す図である。尚、図１８では便宜上、上下の電子部品の端子間を離間させている。
図１８に示す電子回路装置１Ｄは、電子部品として、上下に対向して配置された半導体チップ４０及び回路基板７０を含む。
上側の半導体チップ４０には、例えば、上記第４の実施の形態で述べたような構成を有するものが用いられる。即ち、半導体チップ４０は、端子４１群、各端子４１と配線４３ａを通じて電気的に接続されたコンフィグ回路４４、及びコンフィグ回路４４と配線４３ｂを通じて電気的に接続されたチップ回路４２を有する。端子４１群は、平面サイズＤ４、スペースＳ４及びピッチＰ４で設けられる。半導体チップ４０は更に、コンフィグ回路４４及びチップ回路４２から引き出された導体部４６、及びそれと接続された比較的大面積の電極４７を有する。
下側の回路基板７０には、パッケージ基板やインターポーザ等の各種回路基板が用いられる。回路基板７０は、半導体チップ４０と対向する面７０ａに設けられた端子７１群、各端子７１と電気的に接続された導体部７５を有する。導体部７５は、回路基板７０の面７０ａと面７０ｂとの間を導通するように設けられる。回路基板７０は更に、導体部７６、及びそれと接続された比較的大面積の電極７７を有する。導体部７６は、回路基板７０の面７０ａと面７０ｂとの間を導通するように設けられる。
電子回路装置１Ｄにおいて、半導体チップ４０の電極４７と回路基板７０の電極７７とは、半導体チップ４０と回路基板７０との接続時に位置ずれが生じても、少なくとも一部同士が接続されるような（平面視で重複するような）平面サイズで設けられる。
半導体チップ４０のコンフィグ回路４４及びチップ回路４２には、回路基板７０の導体部７６及び電極７７、それに接続された電極４７及び導体部４６を通じて、信号、電源、ＧＮＤの各電気信号が供給される。
回路基板７０の端子７１群は、各々の平面サイズがＤ７とされ、隣り合う端子７１間のスペースがＳ７とされ、隣り合う端子７１のピッチがＰ７（＝Ｄ７／２＋Ｄ７／２＋Ｓ７）とされる。回路基板７０の端子７１群のピッチＰ７は、半導体チップ４０の端子４１群のピッチＰ４よりも大きくなるように設定されている（Ｐ４＜Ｐ７）。
電子回路装置１Ｄでは、一定の規約（Ｓ７＞Ｄ４で且つＤ７＞Ｓ４）の下、半導体チップ４０の端子４１群を、回路基板７０の端子７１群よりも、平面サイズ及びスペースを小さくし（Ｄ４＜Ｄ７，Ｓ４＜Ｓ７）、ピッチを狭くしている（Ｐ４＜Ｐ７）。端子４１群及び端子７１群が、一定の規約の下、異なるピッチＰ４及びピッチＰ７で設けられ、半導体チップ４０と回路基板７０との物理的な接続時には、位置ずれＧが生じても、各端子７１が少なくとも１つの端子４１と接続される。そして、半導体チップ４０と回路基板７０との物理的な接続後に、上記第２及び第３の実施の形態で述べたのと同様に、コンフィグ回路４４により、各端子７１の電気的接続先となる端子４１又は端子４１群が設定される。これにより、半導体チップ４０と回路基板７０との位置ずれ許容量の増大が図られ、位置ずれに起因した接続不良が抑えられて、性能及び信頼性に優れた電子回路装置１Ｄが実現される。
電子回路装置１Ｄのように、アクティブ回路である半導体チップ４０が、パッシブ回路である回路基板７０と接続される場合でも、回路基板７０の端子７１群、半導体チップ４０のチップ回路４２及びコンフィグ回路４４に外部から電気信号を供給することができる。そのため、コンフィグ回路４４を用いた各端子７１の電気的接続先となる端子４１又は端子４１群の設定、及び電子回路装置１Ｄの実動作を正常に行うことができる。
次に、第７の実施の形態について説明する。
図１９は第７の実施の形態に係る電子回路装置の構成例を示す図である。尚、図１９では便宜上、上下の電子部品の端子間を離間させている。
図１９に示す電子回路装置１Ｅは、電子部品として、上下方向に積層配置された半導体チップ４０、半導体チップ５０及び半導体チップ８０（半導体素子）を含む。
電子回路装置１Ｅの半導体チップ４０は、半導体チップ５０と対向する面４０ａに設けられた端子４１群、各端子４１と配線４３ａを通じて電気的に接続されたコンフィグ回路４４、及びコンフィグ回路４４と配線４３ｂを通じて電気的に接続されたチップ回路４２を有する。端子４１群は、平面サイズＤ４、スペースＳ４及びピッチＰ４で設けられる。
電子回路装置１Ｅの半導体チップ４０は更に、半導体チップ８０と対向する面４０ｂに設けられた端子４１Ｅ群、各端子４１Ｅと配線４３ｃを通じて電気的に接続されたコンフィグ回路４４Ｅ、及びコンフィグ回路４４Ｅとチップ回路４２とを電気的に接続する配線４３ｄを有する。端子４１Ｅ群は、例えば端子４１と同様に、平面サイズＤ４、スペースＳ４及びピッチＰ４で設けられる。コンフィグ回路４４Ｅは、コンフィグ回路４４と同様の構成を有し、半導体チップ８０の各端子８１の電気的接続先となる端子４１Ｅ又は端子４１Ｅ群を設定する。
電子回路装置１Ｅの半導体チップ５０は、半導体チップ４０と対向する面５０ａに設けられた端子５１群、及び各端子５１と配線５３ａを通じて電気的に接続されたチップ回路５２を有する。端子５１群は、平面サイズＤ５、スペースＳ５及びピッチＰ５で設けられる。半導体チップ５０の端子５１群は、半導体チップ４０の端子４１群よりも、大きな平面サイズ（Ｄ４＜Ｄ５）で、広ピッチ（Ｐ４＜Ｐ５）とされる。
電子回路装置１Ｅの半導体チップ８０は、半導体チップ４０と対向する面８０ａに設けられた端子８１群、及び各端子８１と配線８３ａを通じて電気的に接続されたチップ回路８２を有する。端子８１群は、平面サイズＤ８、スペースＳ８及びピッチＰ８で設けられる。半導体チップ８０の端子８１群は、半導体チップ４０の端子４１Ｅ群よりも、大きな平面サイズ（Ｄ４＜Ｄ８）で、広ピッチ（Ｐ４＜Ｐ８）とされる。
ここでは図示を省略するが、電子回路装置１Ｅの半導体チップ４０、半導体チップ５０及び半導体チップ８０には、上記第３又は第４の実施の形態で述べたような例に従い、外部接続用の導体部が設けられる。そのような導体部を通じて、半導体チップ４０のコンフィグ回路４４、コンフィグ回路４４Ｅ及びチップ回路４２、半導体チップ５０のチップ回路５２、並びに半導体チップ８０のチップ回路８２に、信号、電源、ＧＮＤの各電気信号が供給される。
電子回路装置１Ｅの形成においては、半導体チップ４０及び半導体チップ５０の互いの面４０ａ及び面５０ａが対向されて位置合わせが行われた後、加熱及び加圧等が行われ、端子４１群及び端子５１群の接続が行われる。また、半導体チップ４０及び半導体チップ８０の互いの面４０ｂ及び面８０ａが対向されて位置合わせが行われた後、加熱及び加圧等が行われ、端子４１Ｅ群及び端子８１群の接続が行われる。
電子回路装置１Ｅでは、一定の規約（Ｓ５＞Ｄ４で且つＤ５＞Ｓ４）の下、半導体チップ４０の端子４１群を、その下側の半導体チップ５０の端子５１群よりも、平面サイズ及びスペースを小さくし（Ｄ４＜Ｄ５，Ｓ４＜Ｓ５）、ピッチを狭くしている（Ｐ４＜Ｐ５）。これにより、半導体チップ４０と半導体チップ５０との接続時に行われる位置合わせにおいて、たとえ位置ずれＧ１が生じても、比較的広ピッチＰ５の端子５１群の各々は、比較的狭ピッチＰ４の端子４１群の少なくとも１つと接続される。
そして、半導体チップ４０と半導体チップ５０との物理的な接続後、コンフィグ回路４４により、半導体チップ５０の各端子５１に電気的に接続されている端子４１又は端子４１群が検出される。検出された端子４１又は端子４１群を示す情報は、コンフィグ回路４４（そのメモリ回路）に記憶される。このようにして、半導体チップ５０の各端子５１の電気的接続先となる端子４１又は端子４１群が設定される。電子回路装置１Ｅの実動作時には、コンフィグ回路４４に記憶された情報が用いられ、その情報に示される端子４１又は端子４１群がチップ回路４２に接続される。
また、電子回路装置１Ｅでは、一定の規約（Ｓ８＞Ｄ４で且つＤ８＞Ｓ４）の下、半導体チップ４０の端子４１Ｅ群を、その上側の半導体チップ８０の端子８１群よりも、平面サイズ及びスペースを小さくし（Ｄ４＜Ｄ８，Ｓ４＜Ｓ８）、ピッチを狭くしている（Ｐ４＜Ｐ８）。これにより、半導体チップ４０と半導体チップ８０との接続時に行われる位置合わせにおいて、たとえ位置ずれＧ２が生じても、比較的広ピッチＰ８の端子８１群の各々は、比較的狭ピッチＰ４の端子４１Ｅ群の少なくとも１つと接続される。
そして、半導体チップ４０と半導体チップ８０との物理的な接続後、コンフィグ回路４４Ｅにより、半導体チップ８０の各端子８１に電気的に接続されている端子４１Ｅ又は端子４１Ｅ群が検出される。検出された端子４１Ｅ又は端子４１Ｅ群を示す情報は、コンフィグ回路４４Ｅ（そのメモリ回路）に記憶される。このようにして、半導体チップ８０の各端子８１の電気的接続先となる端子４１Ｅ又は端子４１Ｅ群が設定される。電子回路装置１Ｅの実動作時には、コンフィグ回路４４Ｅに記憶された情報が用いられ、その情報に示される端子４１Ｅ又は端子４１Ｅ群がチップ回路４２に接続される。
このように電子回路装置１Ｅでは、端子４１群及び端子５１群が、一定の規約の下、異なるピッチＰ４及びピッチＰ５で設けられ、半導体チップ４０と半導体チップ５０との物理的な接続時には、位置ずれＧ１が生じても、各端子５１が少なくとも１つの端子４１と接続される。そして、半導体チップ４０と半導体チップ５０との物理的な接続後に、コンフィグ回路４４により、各端子５１の電気的接続先となる端子４１又は端子４１群が設定される。また、端子４１Ｅ群及び端子８１群が、一定の規約の下、異なるピッチＰ４及びピッチＰ８で設けられ、半導体チップ４０と半導体チップ８０との物理的な接続時には、位置ずれＧ２が生じても、各端子８１が少なくとも１つの端子４１Ｅと接続される。そして、半導体チップ４０と半導体チップ８０との物理的な接続後に、コンフィグ回路４４Ｅにより、各端子８１の電気的接続先となる端子４１Ｅ又は端子４１Ｅ群が設定される。これにより、半導体チップ４０と半導体チップ５０との位置ずれ許容量の増大、半導体チップ４０と半導体チップ８０との位置ずれ許容量の増大が図られ、位置ずれに起因した接続不良が抑えられて、性能及び信頼性に優れた電子回路装置１Ｅが実現される。
ここでは、半導体チップ４０の面４０ｂに狭ピッチＰ４の端子４１Ｅ群を設け、半導体チップ４０内にコンフィグ回路４４Ｅを設ける例を示した。このほか、上側に積層される半導体チップ８０側に、狭ピッチの端子群を設け、半導体チップ８０内にコンフィグ回路を設けることもできる。
図２０は第７の実施の形態に係る電子回路装置の別の構成例を示す図である。尚、図２０では便宜上、上下の電子部品の端子間を離間させている。
図２０に示す電子回路装置１Ｆでは、半導体チップ４０の面４０ｂ上に比較的広ピッチＰ８で端子４１Ｅ群が設けられ、半導体チップ８０の面８０ａ上に比較的狭ピッチＰ４で端子８１群が設けられる。この半導体チップ８０内にコンフィグ回路４４Ｅが設けられる。電子回路装置１Ｆは、このような点で、上記電子回路装置１Ｅと相違する。
電子回路装置１Ｆでは、半導体チップ８０内に設けられたコンフィグ回路４４Ｅにより、半導体チップ４０の面４０ｂ上に設けられた端子４１Ｅ群の電気的接続先となる、半導体チップ８０の端子８１又は端子８１群が設定される。
この図２０に示すような構成によっても、半導体チップ４０、半導体チップ５０及び半導体チップ８０の位置ずれ許容量の増大が図られ、位置ずれに起因した接続不良が抑えられて、性能及び信頼性に優れた電子回路装置１Ｆが実現される。
尚、ここでは、３つの半導体チップ５０、半導体チップ４０及び半導体チップ８０を積層した例を示したが、層数はこれに限定されるものではなく、４層以上でもよい。
また、電子回路装置１Ｅ及び電子回路装置１Ｆにおいて、半導体チップ８０が上側に積層される半導体チップ４０の下側の接続相手を、半導体チップ５０に替えて、上記第６の実施の形態で述べたような回路基板７０とすることもできる。
次に、第８の実施の形態について説明する。
上記第１〜第７の実施の形態で述べたような電子回路装置１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ等は、各種電子機器に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置といった、各種電子機器に搭載することができる。
図２１は第８の実施の形態に係る電子機器の説明図である。図２１には、電子機器の一例を模式的に図示している。
図２１に示すように、例えば上記第２の実施の形態で述べたような電子回路装置１Ａ（図４）が、各種電子機器９０に搭載（内蔵）される。電子回路装置１Ａでは、一定の規約の下、半導体チップ４０に比較的狭ピッチＰ４で端子４１が設けられ、半導体チップ５０に比較的広ピッチＰ５で端子５１が設けられ、このような半導体チップ４０と半導体チップ５０とが物理的に接続される。半導体チップ４０と半導体チップ５０の物理的な接続時に、たとえ位置ずれＧが生じても、比較的広いピッチ（広ピッチ）Ｐ５の端子５１群は、比較的狭いピッチ（狭ピッチ）Ｐ４の端子４１群の少なくとも１つと接続される。電子回路装置１Ａでは、半導体チップ４０と半導体チップ５０との物理的な接続後に、コンフィグ回路４４により、各端子５１の電気的接続先となる端子４１又は端子４１群が設定される。これにより、半導体チップ４０と半導体チップ５０との位置ずれ許容量の増大が図られ、位置ずれに起因した接続不良が抑えられて、性能及び信頼性に優れた電子回路装置１Ａが実現される。このような電子回路装置１Ａを搭載する、性能及び信頼性に優れた電子機器９０が実現される。
ここでは、上記第２の実施の形態で述べたような電子回路装置１Ａを搭載する電子機器９０を例示した。このほか、上記第１及び第３〜第７の実施の形態で述べたような他の電子回路装置１，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ等も同様に、各種電子機器に搭載することが可能である。
１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ 電子回路装置
１０，２０，１００，２００ 電子部品
１０ａ，２０ａ，４０ａ，４０ｂ，５０ａ，５０ｂ，７０ａ，７０ｂ，８０ａ 面
１１，２１，４１，４１Ｅ，５１，７１，８１，１１０，２１０ 端子
３０ 回路
４０，５０，８０ 半導体チップ
４２，５２，８２ チップ回路
４３ａ，４３ｂ，４３ｃ，４３ｄ，５３ａ，８３ａ 配線
４４，４４Ｅ コンフィグ回路
４４ａ，４４ａ１，４４ａ２，４４ａ３ マルチプレクサ
４４ｂ メモリ回路
４４ｃ スキャン回路
４５，４６，５５，５６，７５，７６ 導体部
４５ａ，５５ａ，５６ａ ＴＳＶ
４７，５７，７７ 電極
６０ 制御装置
７０ 回路基板
９０ 電子機器
Ｇ０，Ｇ，Ｇ１，Ｇ２ 位置ずれ
Ｄ０，Ｄ１，Ｄ２，Ｄ４，Ｄ５，Ｄ７，Ｄ８ 平面サイズ
Ｓ１，Ｓ２，Ｓ４，Ｓ５，Ｓ７，Ｓ８ スペース
Ｐ０，Ｐ０ａ，Ｐ１，Ｐ２，Ｐ４，Ｐ５，Ｐ７，Ｐ８ ピッチ
Ｓ 入力信号
Ｃ１，Ｃ２ 制御信号
ＩＮ（ＩＮ１〜ＩＮ６） 入力ピン
ＯＵＴ 出力ピン

Claims (9)

  1. 第１面と、前記第１面に第１ピッチで設けられた第１端子群とを有する第１電子部品と、
    前記第１面に対向する第２面と、前記第２面に前記第１ピッチよりも大きい第２ピッチで設けられ、各々に少なくとも１つの前記第１端子が接続される第２端子群とを有する第２電子部品と
    を含むことを特徴とする電子回路装置。
  2. 隣り合う前記第２端子間のスペースは、前記第１端子の平面サイズよりも大きく、且つ、隣り合う前記第１端子間のスペースは、前記第２端子の平面サイズよりも小さいことを特徴とする請求項１に記載の電子回路装置。
  3. 前記第１端子の平面サイズは、前記第２端子の平面サイズよりも小さいことを特徴とする請求項１又は２に記載の電子回路装置。
  4. 前記第１電子部品に、前記第２端子と、前記第２端子に接続される少なくとも１つの前記第１端子との組み合わせを検出する回路を含むことを特徴とする請求項１乃至３のいずれかに記載の電子回路装置。
  5. 前記回路は、検出された前記組み合わせを示す情報を記憶するメモリを含むことを特徴とする請求項４に記載の電子回路装置。
  6. 前記メモリに記憶された前記情報を用い、前記組み合わせの前記第２端子と少なくとも１つの前記第１端子とを通じて、前記第１電子部品と前記第２電子部品との間で電気信号を伝送することを特徴とする請求項５に記載の電子回路装置。
  7. 第１電子部品の、第１ピッチで第１端子群が設けられた第１面と、第２電子部品の、前記第１ピッチよりも大きい第２ピッチで第２端子群が設けられた第２面とを対向させ、前記第２端子群の各々と、少なくとも１つの前記第１端子とを接続する工程を含むことを特徴とする電子回路装置の製造方法。
  8. 前記第１電子部品に設けられた回路を用い、前記第２端子と、前記第２端子に接続される少なくとも１つの前記第１端子との組み合わせを検出する工程を含むことを特徴とする請求項７に記載の電子回路装置の製造方法。
  9. 検出された前記組み合わせを示す情報をメモリに記憶する工程を含むことを特徴とする請求項８に記載の電子回路装置の製造方法。
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