JP2011058828A - 半導体試験装置、および半導体装置の試験方法 - Google Patents

Abstract

【課題】試験対象の半導体装置のデバイスピンの配置、数、およびサイズならびにＰＫＧサイズなどの規格に変更があっても対応可能な半導体試験装置を提供する。
【解決手段】試験対象の半導体装置が搭載される、複数のテストピンを含むテストボードと、複数のテストピンと複数のデバイスピンとの導通を試験するテスト部と、複数のテストピンのうち、デバイスピンと導通するテストピンを特定し、デバイスピンの座標を参照してデバイスピンに接続するテストピンを割り当てる制御部とを有する。
【選択図】図１

Description

本発明は、半導体試験装置、および半導体装置の試験方法に関する。

半導体装置の選別試験の際、半導体デバイスの端子の一種である半田ボール１つに対して１つのテストピンを割り当てている。そのため、半導体デバイスのボールの配置、ボール数、ボールサイズ、およびパッケージ（ＰＫＧ）サイズに合わせて、テストソケットまたはテストボードを作製して試験を行っていた。

しかし、試験対象の半導体デバイスのボール配置、ボール数、ボールサイズ、およびＰＫＧサイズのどれか１つでも変更が生じれば、その変更のたびに、テストソケットまたはテストボードを作製し直す必要があり、コストと時間がかかっていた。

その問題を解決するために、汎用性の高いソケットが特許文献１で提案されている。特許文献１に開示されているＩＣソケットは、円柱状のポゴピンがマトリックス状または千鳥格子状に配置されている。ポゴピンの断面円の直径はＩＣチップの電極の直径よりも小さく、ポゴピンの配置ピッチはＩＣチップの電極の配置ピッチよりも小さい構成である。

特開２００８−１０８５０５号公報

特許文献１のＩＣソケットでは、ボード基板上に設けられたパッドにＩＣチップの電極がプローブピンを介して接続される。特許文献１の図１を参照すると、パッドはボード基板上に一定の間隔で設けられており、ボード基板上における、パッドの位置が固定されている。このＩＣソケットでは、ＩＣチップの電極をパッドの位置に対応させて、プローブピンにＩＣチップの電極を接触させなければならない。ＩＣチップの電極をパッドの位置に対応させないで、ＩＣチップをＩＣソケットに搭載すると、正しく測定できなくなってしまう。

また、パッドが一定の間隔で設けられているため、電極の配置ピッチが異なる他のＩＣチップに対しては、パッドの位置を変更する必要がある。そのため、試験対象のＩＣチップの電極の配置ピッチに対応してパッドを一定の間隔で設けたボードを、ＩＣチップの種類毎に作製しなければならない。

特許文献１に開示されたＩＣソケットは、ＩＣチップの電極の配置ピッチが同一のＩＣチップに適用範囲が限られ、電極の位置、サイズ、配置ピッチ、および数のいずれかが異なる多品種のＩＣチップに適用範囲を広げることはできない。

一実施形態における半導体試験装置は、
試験対象の半導体装置が搭載される、該半導体装置に設けられた複数のデバイスピンよりも配置ピッチが小さく、かつ、該複数のデバイスピンよりも数の多い複数のテストピンを含むテストボードと、
前記複数のデバイスピンのそれぞれの種類の座標を示すデバイスピン座標が格納された記憶部と、
前記複数のデバイスピンと前記複数のテストピンとの導通を調べる接続試験を行うテスト部と、
前記半導体装置の試験開始の指示が入力されると、前記テスト部に前記接続試験を実行させることにより、前記複数のデバイスピン毎にデバイスピンと導通するテストピンを特定し、特定したテストピンと前記デバイスピン座標とを対応させ、特定したテストピンのそれぞれを前記複数のデバイスピンのいずれかに割り当てる制御部と、
を有する構成である。

また、半導体装置の試験方法は、
試験対象の半導体装置を、該半導体装置に設けられた複数のデバイスピンよりも配置ピッチが小さく、かつ、該複数のデバイスピンよりも数の多い複数のテストピンを含むテストボードに搭載し、
前記複数のデバイスピンと前記複数のテストピンとの導通を調べる接続試験を行い、
前記接続試験の結果から、前記複数のデバイスピン毎にデバイスピンと導通するテストピンを特定し、
特定したテストピンと前記複数のデバイスピンのそれぞれの種類の座標を示すデバイスピン座標とを対応させ、特定したテストピンのそれぞれを前記複数のデバイスピンのいずれかに割り当てるものである。

複数のテストピンを含むテストボードに試験対象の半導体装置を載せ、複数のテストピンのうち、デバイスピンと導通するテストピンを特定し、デバイスピンの座標を参照してデバイスピンに接続するテストピンを割り当てているので、デバイスピンの数および配置に合わせて、デバイスピンとテストピンとの接続を変更することが可能である。

本発明によれば、試験対象の半導体装置のデバイスピンの配置、数、およびサイズならびにＰＫＧサイズなどの規格のいずれかに変更があっても、テストボードを作製し直すことなく、電気特性の試験を行うことができる。

本実施形態の半導体試験装置の一構成例を示すブロック図である。 テストボードの一例を示す外観斜視図である。 テストピン表の一例を示す図である。 テスタの一構成例を説明するためのブロック図である。 デバイスピン座標の一例を示す図である。 半導体デバイスをテストボードに載せたときのデバイスピンの様子を示す模式図である。 コンタクトチェック後のテストピン表の一例を示す図である。 図６Ｂに示したテストピン表に対応する、コンタクトチェックの結果を示す表である。 デバイスピンに対するテストピンの割り当ての一例を示す図である。 本実施形態における、半導体デバイスの試験方法の手順を示すフローチャートである。 テストピン表の一例である。 コンタクトチェックの結果の一例を示す表である。 実施例１の半導体試験装置におけるテスタの構成を説明するためのブロック図である。 実施例１において、回路ブロックとロータリースイッチ群を説明するための模式図である。

本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。ただし、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。

一実施形態の半導体試験装置は、試験対象の半導体装置のデバイスピンと複数のテストピンとの導通をチェックし、複数のテストピンのうちデバイスピンと導通するテストピンを特定し、特定したテストピンとデバイスピンの種類の座標とを対応させ、電気特性の試験に用いるテストピンをデバイスピンに割り当てる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。図１は本実施形態の半導体試験装置の一構成例を示すブロック図である。

図１に示すように、半導体試験装置は、試験対象の半導体デバイス４０が搭載されるテストボード１０と、半導体デバイス４０の電気特性を測定するテスタ２０と、テスタ２０を制御する情報処理装置３０とを有する。テスタ２０は、信号線を介して情報処理装置３０と接続され、測定用ケーブルを介してテストボード１０と接続されている。以下では、半導体デバイス４０の端子を半球形状の半田ボールとし、この端子をデバイスピン４１と称する。

図１に示すテストボード１０の構成を詳しく説明する。図２はテストボードの一例を示す外観斜視図である。

図２に示すように、テストボード１０は、枠１２内に円柱形状のテストピン１１が複数設けられている。複数のテストピン１１は、等間隔に平面状に配置されている。図２に示す例では、テストピン１１が、Ｘ軸方向に２０本以上配置され、Ｙ軸方向に２０本以上配置されている。このテストピン１１は、円柱形状の長手方向に伸縮可能なポゴピンであってもよい。ポゴピンの一例が特許文献１に開示されている。

図２は、半導体デバイスがテストボード１０の上に置かれた状態を模式的に示している。ここでは、デバイスピン４１とテストピン１１がどのように接触しているかをわかりやすく示すために、デバイスピン４１の数を６つとし、また、デバイスピン４１のみを図２に示し、デバイス本体を図に示すことを省略している。図２を見てわかるように、テストピン１１の断面円の直径がデバイスピン４１の半田ボールの直径よりも小さく、テストピン１１の配置ピッチがデバイスピン４１の半田ボールの直径よりも小さいので、１つのデバイスピン４１に複数のテストピン１１が接触している。

次に、テストボード１０のテストピンの座標を示すテストピン表の一例を説明する。ここでは、テストボード１０に、２５本×１７本のテストピンが設けられているものとする。

図３はテストピン表の一例を示す図である。図３に示す表では、Ｘ軸座標を数字の１から２５で表し、Ｙ軸座標をアルファベットのＡからＱで表している。各テストピンの座標を、Ｙ軸座標、Ｘ軸座標の順で表記している。例えば、図に示す表で最上段の一番左のテストピンは、Ｙ軸座標がＡであり、Ｘ軸座標が１であることから、座標「Ａ１」と表されている。

次に、テスタ２０の構成を説明する。

図１に示すように、テスタ２０は、デバイスピンとテストピンとのコンタクトチェックを行うためのＤＣＴＵ（ＤＣ Ｔｅｓｔ Ｕｎｉｔ）２１と、半導体デバイスの電気特性を測定するための選別測定部２２と、ＤＣＴＵ２１および選別測定部２２を制御する制御部２５とを有する。ＤＣＴＵ２１は、電流発生／電圧測定装置（以下では、ＩＳＶＭと表記する）２１１、および電圧発生／電流測定装置（以下では、ＶＳＩＭと表記する）２１２を有する。

図４はテスタの構成をより詳しく説明するためのブロック図である。ここでは、テストピンの接続を説明するためにテストボード１０の構成も図に示している。その反対に、図４では、制御部２５を図に示すことを省略している。

また、図４には、図３のテストピン表に示すピンのうち、座標がＢ３〜Ｂ９などの２８本のテストピンを代表的に示し、他のテストピンを図に表示することを省略している。テストピン毎に示される「Ｐ」または「Ｆ」については後で詳細に説明し、ここでは、簡単に説明する。「Ｐ」はコンタクトチェックによりテストピンがデバイスピンと接触していると判定されたことを示し、「Ｆ」はコンタクトチェックによりテストピンがデバイスピンと接触していないと判定されたことを示している。以下では、座標（Ｙ軸座標，Ｘ軸座標）のテストピンを、「テストピン（Ｙ軸座標）（Ｘ軸座標）」と表記する。例えば、座標（Ａ，１）のテストピンを、テストピンＡ１と表記する。

図４に示すように、選別測定部２２は、回路ブロック２５１〜２５４と、複数のスイッチとを有する。

回路ブロック２５１は、半導体デバイスのアドレス端子などにテスト信号を送信するためのＮ個（Ｎは２以上の整数）のドライバ回路ｄｒ１〜ｄｒＮを有する。回路ブロック２５２は、半導体デバイスのデータ入力／出力端子にテスト信号を送信するためのＮ個のＩ／Ｏ回路ｉｏ１〜ｉｏＮを有する。回路ブロック２５３は、半導体デバイスのＶＤＤ端子に電源電圧を供給するためのＮ個の電源電圧回路ｖｄ１〜ｖｄＮを有する。回路ブロック２５４は、半導体デバイスのＶＳＳ端子に接地電位を供給するためのＮ個の接地（ＧＮＤ）接続回路ｇｎ１〜ｇｎＮを有する。以下では、各回路ブロックに設けられた回路のそれぞれを、ドライバーカードと称する。

制御部２５は、情報処理装置３０から接続試験を実行する旨の制御信号を受信すると、ＤＣスイッチ２１５、２１６を制御し、各テストピンについて抵抗値を測定する。抵抗値の測定方法の例として、２つの方法を説明する。１つめの方法は、制御部２５がＩＳＶＭ２１１を制御することで、ＩＳＶＭ２１１がテストピンに所定の電流を供給してテストピンとＧＮＤ間の電圧を測定し、制御部２５が電流値および電圧値から抵抗値を算出するものである。２つ目は、制御部２５がＶＳＩＭ２１２を制御することで、ＶＳＩＭ２１２がテストピンに所定の電圧を印加してテストピンとＧＮＤ間の電流を測定し、制御部２５が電圧値および電流値から抵抗値を算出するものである。テストピン毎に抵抗値を測定した後、制御部２５は、各テストピンの抵抗値の情報を含む抵抗測定結果を情報処理装置３０に送信する。

なお、本実施形態では、上述したように、制御部２５が電圧値と電流値から抵抗値を算出する場合で説明するが、制御部２５が各テストピンについて電圧値と電流値の情報を情報処理装置３０に送信し、制御部３２が電圧値と電流値から各テストピンの抵抗値を算出してもよい。

図１に示した選別測定部２２には、指定されたテストピンを選別測定部２２に接続するためのスイッチ２２１と、指定されたテストピンをどの回路ブロックに接続するかを選択するためのスイッチ２２２〜２２５と、回路ブロック２５１〜２５４に対応して設けられたスイッチ群２２７〜２３０とが設けられている。なお、これらのスイッチ２２１〜２２５およびスイッチ群２２７〜２３０は、テストボード１０のテストピン毎に設けられているが、図４では、説明を簡単にするために、テストピンが１本の場合を示している。

スイッチ２２１〜２２５およびスイッチ群２２７〜２３０のそれぞれのスイッチのオン／オフは、制御部２５が情報処理装置３０から受信する制御信号にしたがって設定する。以下に、その設定の一例を説明する。ここでは、後述するコンタクトチェックによりテストピンＢ３が半導体デバイスのＶＤＤ端子と接触していると判定されたものとする。制御部２５は、テストピンＢ３を電源電圧回路ｖｄ１と接続する旨の制御信号を情報処理装置３０から受信すると、テストピンＢ３に対応するスイッチ２２１をオンに設定し、スイッチ２２４をオンに設定し、スイッチ群２２９のうち電源電圧回路ｖｄ１に接続されたスイッチをオンに設定する。これにより、テストピンＢ３は、回路ブロック２５３内の電源電圧回路ｖｄ１のドライバーカードと接続される。

次に、情報処理装置３０の構成を説明する。

図１に示すように、情報処理装置３０は、記憶部３１と、制御部３２とを有する。制御部３２には、プログラムにしたがって処理を実行するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）（不図示）と、プログラムを格納するためのメモリ（不図示）とが設けられている。本実施形態の記憶部３１には、デバイスピンに対応するテストピンを特定するためのプログラムが格納されている。以下では、このプログラムをボールスキャンプログラムと称する。また、記憶部３１には、半導体デバイス４０に対する試験項目の測定をテスタ２０に実行させるための選別プログラムが格納されている。ＣＰＵ（不図示）がプログラムにしたがって処理を実行する際には、プログラムは記憶部３１から読み出され、制御部３２内のメモリ（不図示）に格納される。

また、記憶部３１には、デバイスピン毎の種類の座標を示すデバイスピン座標が格納される。図５はデバイスピン座標の一例を示す図である。このデバイスピン座標の半導体デバイスは、４個×６個のデバイスピンを有している。

図５に示すＶＤＤは電源電圧が供給されるＶＤＤ端子を示し、ＶＳＳは接地電位に接続されるＶＳＳ端子を示す。Ａ１からＡ８はメモリ素子のアドレスを指定するための信号が入力されるアドレス端子を示す。ＤＱ０からＤＱ５はデータの入力／出力のためのデータ入／出力端子を示す、ＣＬＫはクロック信号が入力されるＣＬＫ端子を示す。ＣＡＳはカラムアドレスを指定するための信号が入力されるＣＡＳ端子を示し、ＲＡＳはローアドレスを指定するための信号が入力されるＲＡＳ端子を示す。ＷＥはライトイネーブル信号が入力されるＷＥ端子を示す。ＢＡ０およびＢＡ１はバンクアドレスを指定するための信号が入力されるＢＡ端子を示す。

なお、図５では、便宜上、左上端を原点とし、デバイスピンを示す座標を数字とアルファベットで表現しているが、図３に示したテストピン表の数字およびアルファベットとは対応していない。

さらに、記憶部３１には、テストボード１０について図３に示したテストピン表が格納されている。このテストピン表のテストピン毎に、コンタクトチェックの判定結果が記憶部３１に記録される。

制御部３２は、デバイスピン座標の情報が入力されると、デバイスピン座標の情報を記憶部３１に格納する。また、制御部３２は、半導体デバイス４０の試験開始の指示が入力されると、記憶部３１からボールスキャンプログラムを読み出し、ボールスキャンプログラムにしたがって処理を実行する。制御部３２がボールスキャンプログラムを実行することで、どのテストピンをどのデバイスピンに対応させるかが決定される。

ここで、ボールスキャンプログラムによって実行される処理に含まれる、２つの処理について説明する。２つの処理とは、デバイスピンに接触しているテストピンを調べるためのコンタクトチェック処理と、コンタクトチェックの結果に基づいてデバイスピンにテストピンを対応づけるためのピン割り当て処理である。コンタクトチェックは、平面状に配置されたテストピン１１の全てを対象にスキャン処理される。図６Ａから図６Ｃ、および図７はボールスキャン処理およびピン割り当て処理を説明するための図である。

図６Ａは半導体デバイスをテストボードに載せたときのデバイスピンの様子を示す模式図である。図６Ａでは、図３に示したテストピン表の座標Ａ１〜Ａ１０、Ｂ１〜Ｂ１０、Ｃ１〜Ｃ１０およびＤ１〜Ｄ１０までの４０本のテストピン１１のみを表し、図５に示したデバイスピンのうちＤＱ０とＤＱ１のピンのみを表している。デバイスピン４１ａがＤＱ０のピンに相当し、デバイスピン４１ｂがＤＱ１のピンに相当する。図２に示したテストボード１０の複数のテストピンの上に半導体デバイスを置くと、図６Ａに示すように、デバイスピン４１ａとデバイスピン４１ｂがテストピン１１と接触する。

制御部３２は、半導体デバイス４０の選別試験前に、各テストピンについて、いずれかのデバイスピンと導通しているか、どのデバイスピンとも非導通であるかを調べるためのコンタクトチェックを行う。コンタクトチェックは、テストピンに電圧を印加または電流を供給して抵抗値を測定したとき、テストピンがオープン状態とデバイスピンに接触している状態とで抵抗値が異なる性質を利用して、テストピンがデバイスピンに接触しているか否かを判定するものである。

制御部３２は、上記コンタクトチェックを次のようにして行う。

制御部３２は、半導体デバイス４０の試験開始の指示が入力されると、接続試験を実行する旨の制御信号をテスタ２０に送信し、各テストピンの抵抗値をテスタ２０に測定させる。そして、制御部３２は、テスタ２０から抵抗測定結果を受け取ると、テストピン毎に、測定された抵抗値とテストピンがオープン状態のときの抵抗値とを比較する。比較の結果、制御部２５は、測定された抵抗値がオープン状態の抵抗値と異なっている場合、テストピンがデバイスピンに接触していると判定し、導通を意味する「Ｐａｓｓ」と判定する。一方、比較の結果、制御部２５は、測定された抵抗値がオープン状態の抵抗値と同等である場合、テストピンがデバイスピンに接触していないと判定し、非導通を意味する「Ｆａｉｌ」と判定する。そして、制御部３２は、各テストピンの判定結果を、記憶部３１に格納されたテストピン表に書き込む。その際、制御部３２は、テストピン毎の抵抗値をテストピン表に記録してもよい。

なお、テストピンがオープン状態のときの抵抗値は、予めボールスキャンプログラムに記述されていてもよく、半導体デバイスがテストボード１０に載せられる前の状態で制御部２５がＤＣＴＵ２１に電圧および電流を測定させ、これらの値から抵抗値を算出して抵抗値判定結果とともに情報処理装置３０に送信してもよい。

図６Ｂはコンタクトチェック後のテストピン表の一例を示す図である。図６Ｂに示す表では、コンタクトチェックの結果がＰａｓｓのテストピンの座標に丸印が付いている。

図６Ｃは、図６Ｂに示したテストピン表に対応する、コンタクトチェックの判定結果を示す表である。判定結果がＰａｓｓのテストピンの座標には「Ｐ」の文字が表示され、判定結果がＦａｉｌのテストピンの座標には「Ｆ」の文字が表示されている。テストピンＢ２〜Ｂ４、Ｂ７〜Ｂ９と、テストピンＣ３、Ｃ４、Ｃ８、Ｃ９の判定結果がＰａｓｓであり、他のピンの判定結果はＦａｉｌになっている。ボールスキャン処理の後、図６Ｃに示す表が記憶部３１に登録される。

制御部３２は、図６Ｃに示したコンタクトチェックの結果と図５に示したデバイスピン座標とを照合して、デバイスピン座標のデバイスピンと判定結果がＰａｓｓのテストピンとを対応させるピン割り当て処理を行う。具体的には、次のようにして、制御部３２は、各デバイスピンがどのテストピンに接触しているかを判定して、デバイスの選別試験に使用するテストピンを特定する。

図６Ｃの表に示すように、座標（Ｂ２、Ｂ３、Ｂ４、Ｃ３、Ｃ４）と座標（Ｂ７、Ｂ８、Ｂ９、Ｃ８、Ｃ９）の判定結果はＰａｓｓであり、その周りの判定結果はＦａｉｌである。図５のデバイスピン座標と図６Ｃのコンタクトチェック結果表を対応させることで、Ｆａｉｌで囲まれた、座標（Ｂ２、Ｂ３、Ｂ４、Ｃ３、Ｃ４）のＰａｓｓのテストピンがＤＱ０のデバイスピン４１ａと接触していることがわかる。これと同様にして、Ｆａｉｌで囲まれた、座標（Ｂ７、Ｂ８、Ｂ９、Ｃ８、Ｃ９）のＰａｓｓのテストピンがＤＱ１のデバイスピン４１ｂと接触していることがわかる。この２つのデバイスピンに対するテストピンの割り当て処理をまとめた結果を図７に示す。これと同様にして、制御部３２は、他のデバイスピンについてもテストピンの割り当て処理を行えばよい。

ここで、１つのデバイスピンに複数のテストピンが接触している場合、制御部３２は、記憶部３１に格納した、各テストピンの抵抗値の情報を参照し、最も抵抗値の小さいテストピンをデバイス選別試験時のテストピンに指定してもよい。抵抗値が小さいほどテストピンとデバイスピンとの導通状態が良好であり、抵抗値の小さいテストピンを測定に使用することで、電圧測定および電流測定を高い精度で行うことができるからである。

さらに、制御部３２は、ボールスキャンプログラムを実行することで、上述のようにして、デバイスピンに割り当てるテストピン１１を特定した後、特定したテストピン１１を選別測定部２２のドライバーカードに接続するための制御信号をテスタ２０に送信する。その後、制御部３２は、記憶部３１から選別プログラムを読み出し、選別プログラムにしたがってテスタ２０を制御し、半導体デバイス４０の選別試験を行う。そして、制御部３２は、テスタ２０から受け取る、半導体デバイス４０の測定結果を記憶部３１に格納し、または、測定結果に基づいて算出した値を記憶部３１に格納する。

次に、本実施形態の半導体試験装置による、半導体デバイスの試験方法の手順について説明する。図８は、本実施形態における、半導体デバイスの試験方法の手順を示すフローチャートである。

半導体試験装置の使用者が、試験対象の半導体デバイスを図２に示したテストボード１０に置く。その際、使用者は、半導体デバイスの向きをデバイスピン座標に対応させれば、テストボード１０上のどの位置に半導体デバイスを置いてもよい。

制御部３２は、使用者の操作により試験対象の半導体デバイスのデバイスピン座標の情報が入力されると、デバイスピン座標の情報を記憶部３１に格納する。続いて、制御部３２は、使用者の操作により半導体デバイスの試験開始の指示が入力されると、各テストピンについてコンタクトチェックを行い（ステップ１０１）、その結果を記憶部３１に格納する。

図９Ａはテストピン表の一例であり、図９Ｂはコンタクトチェックの結果の一例を示す表である。図９Ａのテストピン表では、コンタクトチェックの結果がＰａｓｓになったテストピンの座標を太い枠で囲んでいる。図９Ｂに示すコンタクトチェックの結果は図９Ａのテストピン表に対応している。図９Ａと図９Ｂを見比べると、例えば、テストピンＢ３、Ｂ４、Ｃ３、Ｃ４のコンタクトチェックの判定結果がＰａｓｓになっており、この４つのテストピンを囲む周りのテストピンのコンタクトチェックの判定結果がＦａｉｌになっていることがわかる。

制御部３２は、図９Ｂに示す表を参照して、Ｆａｉｌに囲まれたＰａｓｓ群を見つける。制御部３２は、図９Ｂに示すテストピン表と図５に示したデバイスピン座標とを照合し、図９Ｂに示す表のＰａｓｓ群のうち一番左上のＰａｓｓ群（Ｂ３、Ｂ４、Ｃ３、Ｃ４）を半導体デバイスのＶＤＤ端子に割り当てる。続いて、制御部３２は、ＶＤＤ端子を基準にしてＸ軸方向を調べ、１つ目のＰａｓｓ群（Ｂ３、Ｂ４、Ｃ３、Ｃ４）の次のＰＡＳＳ群（Ｂ７、Ｂ８、Ｃ７、Ｃ８）を半導体デバイスのＶＳＳ端子に割り当てる。このようにして、制御部３２は、順番にデバイスピンとテストピンを対応させ、各デバイスピンにテストピンを割り当てる（ステップ１０２）。

続いて、制御部３２は、デバイスピンに割り当てたテストピンをそのデバイスピンに対応するドライバーカードに接続する旨の制御信号をテスタ２０に送信し、テスタ２０の制御部２５にテストピンをドライバーカードに接続させる（ステップ１０３）。その後、制御部３２は、選別プログラムにしたがって半導体デバイスの測定をテスタ２０に実行させる（ステップ１０４）。

次に、複数の半導体デバイスをテストボード１０に搭載して選別試験を行う場合について説明する。ここでは、同種の半導体デバイスを４つ測定するものとし、４つの半導体デバイスをＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）１〜ＤＵＴ４と表記する。

試験対象のＤＵＴ１〜ＤＵＴ４のそれぞれをテストボード１０に搭載する予定の範囲を、テストピン表として予め記憶部３１に登録しておく。その予定の範囲は半導体デバイスのサイズよりも大きい方が望ましい。

使用者は、予め、ＤＵＴ１のテストピン表を座標（Ａ１〜Ａ５０、Ｂ１〜Ｂ５０、Ｃ１〜Ｃ５０、Ｄ１〜Ｄ５０）と登録し、ＤＵＴ２のテストピン表を座標（Ａ５１〜Ａ１００、Ｂ５１〜Ｂ１００、Ｃ５１〜Ｃ１００、Ｄ５１〜Ｄ１００）と登録し、ＤＵＴ３のテストピン表を座標（Ｅ１〜Ｅ５０、Ｆ１〜Ｆ５０、Ｇ１〜Ｇ５０、Ｈ１〜Ｈ５０）と登録し、ＤＵＴ４のテストピン表を座標（Ｅ５１〜Ｅ１００、Ｆ５１〜Ｆ１００、Ｇ５１〜Ｇ１００、Ｈ５１〜Ｈ１００）と登録しておく。

制御部３２は、半導体デバイスの試験開始の指示が入力されると、ＤＵＴ１〜ＤＵＴ４のそれぞれに対して、試験対象の半導体デバイスが１つの場合と同様にして、図８に示したフローチャートの手順で処理を行う。

なお、複数の同種の半導体デバイスをテストボード１０に搭載して選別試験を行う場合を説明したが、異なる種類の半導体デバイスであってもよい。この場合、半導体デバイスの種類毎にテストピン座標とテストピン表とを対応づけて記憶部３１に予め登録しておけばよい。

本実施形態では、複数のテストピンを有するテストボードの上に半導体装置を置くことにより、半導体装置のデバイスピンがテストピンと接触する。その後、コンタクトチェックを行うことで、複数のテストピンのうち、デバイスピンと導通するテストピンを特定し、デバイスピンの座標を参照してデバイスピンに接続するテストピンを割り当てている。このようにして、選別試験前にコンタクトチェックを行って半導体装置のデバイスピンに割り当てるテストピンを決めているので、デバイスピンとテストピンとの接続を変更することが可能である。そのため、半導体装置のデバイスピンの配置、数、およびサイズならびに半導体装置のＰＫＧサイズなどの規格のいずれかに変更があっても、テストボードを作製し直すことなく、対応できる。

また、半導体装置を置く方向をデバイスピン座標に対応させれば、半導体装置をテストボードのどの場所に置いても半導体装置を試験することが可能である。

また、コンタクトチェックのスキャン処理の判定結果でＰａｓｓしたテストピンのみを、半導体装置の各デバイスピンの種類に対応して、電源電圧供給回路やＩ／Ｏ回路などのドライバーカードに接続している。そのため、半導体試験装置に必要なハードウェアが通常よりも少なくなり、その分コスト面を節約できるだけでなく、半導体試験装置のサイズも小さくできる。通常の半導体試験装置よりも、テストピンの数に対応したハードウェアを少なくできる。

なお、本実施形態では、テスタ２０と情報処理装置３０とを別の構成として説明したが、これらの装置が一体になっていてもよい。

本実施例は、テストピンとドライバーカードを接続するスイッチにロータリースイッチを用いた構成である。本実施例では、上述の実施形態の構成と異なる点について詳細に説明し、上述の実施形態と同様な構成および動作についての詳細な説明を省略する。

本実施例の半導体試験装置の構成を説明する。図１０は本実施例の半導体試験装置におけるテスタの構成を説明するためのブロック図である。図１０においても、図４と同様に、制御部２５を図に示すことを省略している。

本実施例では、試験対象の半導体デバイス４０のデバイスピン４１の数が１００個の場合とする。また、図２に示したテストボード１０において、複数のテストピン４１が１０個のエリアに区分けされているものとする。１区から１０区のそれぞれのエリアを識別しやすくするために、区分けしたエリアのエリア名にアルファベットＡ、Ｂ、Ｃ、・・・が順に添えられている。図１０では、１０区のうち、エリアＡからエリアＣの３つに関連する構成を表示し、残り７つのエリアに関連する構成を示すことを省略している。

１００個のデバイスピン４１を１０区で分けるので、テストボード１０の１区に対応するデバイスピン４１の数は１０個になる。テストピン１１のピッチをデバイスピン４１のピッチの１／８とし、１個のデバイスピン４１に対して４本のテストピン１１が接触するようにし、さらに、１区あたりの周辺余裕分として１６本のテストピン１１を考慮すると、１区に割り振られるテストピン１１の総数は、（８×８＋１６）×１０＝８００本となる。

図１０に示すように、テスタ２０の選別測定部２２には、各エリアに対応する回路ブロックが設けられている。また、テスタ２０には、エリア毎に、テストボード１０のテストピン１１を回路ブロック内のドライバーカードに接続するためのロータリースイッチ群が設けられている。図１０では、一例として、回路ブロック３１０ａ〜３１０ｃを示し、ロータリースイッチ群３２０ａ〜３２０ｃを示している。

本実施例では、回路ブロック毎に１０個のドライバーカードが設けられている。図１０に示す回路ブロック３１０ａには、ドライバ回路Ａ１〜ＡＸ、Ｉ／Ｏ回路Ａ１〜ＡＸおよび電源電圧回路Ａ１〜ＡＸの１０個のドライバーカードが設けられている。なお、ドライバーカードの例として、ドライバ回路、Ｉ／Ｏ回路および電源電圧回路を挙げているが、ドライバーカードは、これらの回路に限られない。また、他の回路ブロックの構成についても、回路ブロック３１０ａと同様であり、その詳細な説明を省略する。

図１１は回路ブロックとロータリースイッチ群を説明するための模式図である。図１１は、図１０に示したエリアＡにおける回路ブロック３１０ａとロータリースイッチ群３２０ａの構成を示す。

ロータリースイッチ群３１０ａは、図１１に示すように、ロータリースイッチ３３０ａ〜３３９ａを含む構成である。ロータリースイッチ３３０ａ〜３３９ａのそれぞれはドライバーカードに接続されている。図１１に示す例では、ロータリースイッチ３３０ａはドライバ回路Ａ１と接続され、ロータリースイッチ３３１ａはドライバ回路ＡＸに接続され、ロータリースイッチ３３９ａは電源電圧回路ＡＸに接続されている。

また、ロータリースイッチ３３０ａ〜３３９ａのそれぞれに、エリアＡの区に属する８００本のテストピン１１のうち８０本ずつ割り当てられ、各ロータリースイッチは８０本のテストピン１１と接続されている。図１１の例に示すように、各ロータリースイッチが接続される８０本のテストピン１１の座標はロータリースイッチ毎に異なっている。

また、ロータリースイッチ３３０ａ〜３３９ａのそれぞれの８０本の端子は、１番から８０番の対応する端子同士が接続されている。この構成により、例えば、テストピンＢ５がロータリースイッチ３３０ａにおいてオフであっても、ロータリースイッチ３３９ａでテストピンＢ２３がオンになっていると、テストピンＢ５も電源電圧回路ＡＸに接続される。

ロータリースイッチは、制御部２５の制御にしたがって、デバイスピン４１と導通のあるテストピン１１のうち最も抵抗値の小さいテストピン１１をドライバーカードに接続する。

本実施例では、１つのロータリースイッチが８０本のテストスイッチのうち、いずれか１本のテストピンと接続されるため、１つのロータリースイッチに接続可能なテストピンの数は８０本となる。また、テストピン側から見ると、１本のテストピンは１０個のロータリースイッチと接続可能な構成であるため、１０種のドライバーカードのいずれかと接続可能となる。

本願の基本的技術思想はこれらに限らず、例えば、半導体装置のパッケージ形状、ボールの形状、ソケットの形状、ドライバーカードの種別は問わない。

また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことはもちろんである。

１０ テストボード
１１ テストピン
２０ テスタ
２１ ＤＣＴＵ
２５ 制御部
３０ 情報処理装置
３１ 記憶部
３２ 制御部
４０ 半導体デバイス
４１ デバイスピン
３３０ａ〜３３９ａ ロータリースイッチ

Claims (10)

1. 試験対象の半導体装置が搭載される、該半導体装置に設けられた複数のデバイスピンよりも配置ピッチが小さく、かつ、該複数のデバイスピンよりも数の多い複数のテストピンを含むテストボードと、
   前記複数のデバイスピンのそれぞれの種類の座標を示すデバイスピン座標が格納された記憶部と、
   前記複数のデバイスピンと前記複数のテストピンとの導通を調べる接続試験を行うテスト部と、
   前記半導体装置の試験開始の指示が入力されると、前記テスト部に前記接続試験を実行させることにより、前記複数のデバイスピン毎にデバイスピンと導通するテストピンを特定し、特定したテストピンと前記デバイスピン座標とを対応させ、特定したテストピンのそれぞれを前記複数のデバイスピンのいずれかに割り当てる制御部と、
   を有する半導体試験装置。
2. 前記複数のデバイスピンの種類に対応して接続される複数のドライバーカードと、
   前記複数のドライバーカードと前記テストボードの間に設けられ、前記複数のテストピンのいずれか１つを該複数のドライバーカードのいずれか１つに接続する複数のロータリースイッチがさらに設けられ、
   前記制御部は、
   前記複数のロータリースイッチを制御することで、前記複数のデバイスピン毎に割り当てたテストピンを該デバイスピンに対応する前記複数のドライバーカードに接続させる、請求項１に記載の半導体試験装置。
3. 前記制御部は、
   前記テスト部による前記接続試験の結果に基づいて、前記複数のテストピン毎に前記複数のデバイスピンのいずれかとの導通または非導通を記録した表であるテストピン表を作成し、該テストピン表と前記デバイスピン座標を照合し、該テストピン表において非導通のテストピンに囲まれた導通のテストピンを前記デバイスピン座標にしたがってデバイスピンに割り当てる、請求項１または２に記載の半導体試験装置。
4. 前記制御部は、
   前記接続試験に前記テスト部に前記複数のテストピンの抵抗値を測定させ、
   前記複数のデバイスピンのうち、いずれか１つのデバイスピンに割り当てたテストピンが複数あるとき、前記テスト部による抵抗値の測定結果に基づいて、複数の該テストピンのうち最も抵抗値の小さいテストピンを該デバイスピンに割り当てる、請求項１から３のいずれか１項に記載の半導体試験装置。
5. 前記テストボードに搭載される複数の前記半導体装置毎の前記デバイスピン座標が前記記憶部に予め格納され、
   前記制御部は、
   前記複数の半導体装置毎に前記デバイスピン座標に対応して、特定したテストピンを前記複数のデバイスピンに割り当てる、請求項１から４のいずれか１項に記載の半導体試験装置。
6. 前記複数のテストピンのそれぞれが円柱形状であり、前記複数のデバイスピンのそれぞれが半球形状であり、
   前記複数のテストピンのそれぞれの断面円の直径および該複数のテストピンの配置ピッチが前記複数のデバイスピンのそれぞれの直径よりも小さい、請求項１から５のいずれか１項に記載の半導体試験装置。
7. 前記複数のテストピンのそれぞれは、円柱形状で、かつ、該円柱形状の長手方向に伸縮可能なポゴピンである、請求項１から６のいずれか１項に記載の半導体試験装置。
8. 試験対象の半導体装置を、該半導体装置に設けられた複数のデバイスピンよりも配置ピッチが小さく、かつ、該複数のデバイスピンよりも数の多い複数のテストピンを含むテストボードに搭載し、
   前記複数のデバイスピンと前記複数のテストピンとの導通を調べる接続試験を行い、
   前記接続試験の結果から、前記複数のデバイスピン毎にデバイスピンと導通するテストピンを特定し、
   特定したテストピンと前記複数のデバイスピンのそれぞれの種類の座標を示すデバイスピン座標とを対応させ、特定したテストピンのそれぞれを前記複数のデバイスピンのいずれかに割り当てる、半導体装置の試験方法。
9. 前記接続試験の結果に基づいて、前記複数のテストピン毎に前記複数のデバイスピンのいずれかとの導通または非導通を記録した表であるテストピン表を作成し、
   前記複数のデバイスピン毎にデバイスピンと導通するテストピンを特定して前記複数のデバイスピンのいずれかに割り当てる際、前記テストピン表と前記デバイスピン座標を照合し、該テストピン表において非導通のテストピンに囲まれた導通のテストピンを前記デバイスピン座標にしたがってデバイスピンに割り当てる、請求項８に記載の半導体装置の試験方法。
10. 前記接続試験の際、前記複数のテストピンの抵抗値を測定し、
    前記複数のデバイスピンのうち、いずれか１つのデバイスピンに割り当てたテストピンが複数あるとき、前記抵抗値の測定結果に基づいて、複数の該テストピンのうち最も抵抗値の小さいテストピンを該デバイスピンに割り当てる、請求項８または９に記載の半導体装置の試験方法。

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