JP2014179617A - チップ装置 - Google Patents

Abstract

【課題】
例えば歩留まりを向上させ得る第１のチップおよび第２のチップを含んだチップ装置を提供する。
【解決手段】
チップ装置は、第１のコンタクトと、第２のコンタクトと、第１のコンタクトを第２のコンタクトに電気的に結合する再配線構造とを含む第１のチップと、コンタクトを含む第２のチップと、第１のチップの第２のコンタクトに電気的に結合される複数の相互接続とを含み得る。上記複数の相互接続のうちの少なくとも１つの相互接続が、第１のチップの第２のコンタクトを第２のチップのコンタクトに電気的に結合する。
【選択図】図３

Description

様々な態様は、チップ装置に関する。

メモリーチップは、多くのデバイスを適切に動作させるために不可欠なものであり得る。メモリーチップは、例えば論理チップの上に積み重ねることができて、それによって、例えば論理チップとメモリーチップとの間で交換される信号によって、データがメモリーチップから読み出され、および／またはメモリーチップに書き込まれることが可能になる。

メモリーチップおよび／または論理チップが動作することができ、且つ／或いは互いに相互動作することができるスピードは、より高いデータレートおよび／またはより高いバンド幅（例えばマルチメディアアプリケーションにおいて）に対する増加しつつある要求と足並みをそろえなければならない可能性がある。例えば、メモリーチップおよび／または論理チップにおけるより高いバンド幅は、例えばメモリーチップおよび論理チップを互いに結合させる（例えば、電気的に結合させる）ことができる、メモリーチップと論理チップとの間の、より多くの数の相互接続（例えば、数百、または数千、またはそれより多くの相互接続）を用いることで達成することができる。

多数の相互接続を、プロセスフローの１つの工程で（例えばはんだ付けによって、例えばリフローはんだ付けによって）、メモリーチップおよび／または論理チップに接続しなければならなくなり得る。これは挑戦的な課題であり得るが、それは例えば、多数の相互接続がミクロンのオーダーの寸法（例えば高さおよび／または幅）をもち得るからである。したがって、メモリーチップおよび論理チップを互いに結合させる（例えば、電気的に結合させる）ことに失敗させ得る相互接続は、メモリーチップおよび／または論理チップの歩留まりの低下をもたらすおそれがある。メモリーチップおよび論理チップを互いに結合させる（例えば電気的に結合させる）新規な方法が必要となり得る。

第１のチップと第２のチップと相互接続とを含むチップ装置を提供する。

第１のコンタクトと、第２のコンタクトと、第１のコンタクトを第２のコンタクトに電気的に結合する再配線構造とを含む第１のチップと、コンタクトを含む第２のチップと、第１のチップの第２のコンタクトに電気的に結合される複数の相互接続と、を含み得るチップ装置が提供される。複数の相互接続のうちの少なくとも１つの相互接続が、第１のチップの第２のコンタクトを第２のチップのコンタクトに電気的に結合する。

さらに、第１のコンタクトと、第２のコンタクトと、第１のコンタクトを第２のコンタクトに電気的に結合する再配線構造とを含む第１のチップと、コンタクトを含む第２のチップと、第２のチップのコンタクトに電気的に結合される複数の相互接続と、を含み得るチップ装置が提供される。複数の相互接続のうちの少なくとも１つの相互接続が、第２のチップのコンタクトを第１のチップの第２のコンタクトに電気的に結合する。

さらに、第１のコンタクトと、第２のコンタクトと、第１のコンタクトを第２のコンタクトに電気的に結合する再配線構造とを含む第１のチップと、第１のコンタクトと、第２のコンタクトと、該第１のコンタクトを該第２のコンタクトに電気的に結合する再配線構造とを含む第２のチップと、第１のチップの第１のコンタクトおよび第２のチップの第１のコンタクトのうちの少なくとも一方に電気的に結合される第１の相互接続と、第１のチップの第２のコンタクトおよび第２のチップの第２のコンタクトのうちの少なくとも一方に電気的に結合される第２の相互接続と、を含み得るチップ装置が提供される。第１の相互接続および第２の相互接続のうちの少なくとも一方が、第１のチップの第１のコンタクトを第２のチップの第１のコンタクトに電気的に結合する。

図面において、類似の符号は、一般的に、異なる図面の全体にわたって同一の要素を示す。図面は必ずしも同一スケールではなく、それよりも、一般的に、本発明の原理を図示することに強調が置かれる。以下の説明では、本発明の様々な態様を、以下の図面を参照して記載する。

論理チップおよび少なくとも１つのメモリーチップを含む従来のチップ装置の図を示す。 論理チップおよび少なくとも１つのメモリーチップを含む従来のチップ装置の図を示す。 論理チップおよび少なくとも１つのメモリーチップを含む従来のチップ装置の図を示す。 論理チップおよび少なくとも１つのメモリーチップを含む従来のチップ装置の図を示す。 チップ装置において用いることができるチップの平面図を示す。 第１のチップおよび第２のチップを含むことができるチップ装置を示す。 第１のチップおよび第２のチップを含むチップ装置を示し、複数の相互接続が第１のチップの第１のコンタクトと第２のコンタクトとの間に配置されている。 第１のチップ、第２のチップ、および少なくとも１つのヒューズを含むチップ装置を示す。 第１の貫通ビアおよび第２の貫通ビアを含み得る第１のチップを含むチップ装置を示す。 コンタクト、第２のコンタクト、および再配線構造を含み得る第２のチップを含むチップ装置を示す。 各チップが第１のコンタクト、第２のコンタクトおよび再配線構造を含み得る第１のチップおよび第２のチップを含むチップ装置を示す。 ワイドＩ／Ｏロジック−メモリーインターフェースの入力／出力（Ｉ／Ｏ）接続を示す表である。

以下の詳細な説明は、例示として、本発明を実施することができる具体的な詳細および態様を示す添付の図面を参照する。これらの態様は、当業者が本発明を実施することができるように十分に詳細に記載される。他の態様を利用することが可能であり、本発明の範囲を逸脱することなく、構造的、論理的および電気的な変更を行うことができる。様々な態様が必ずしも相互に排他的であるというわけではなく、いくつかの態様を１つまたは複数の他の態様と組み合わせて、新規な態様を形成することができる。様々な態様が構造またはデバイスについて記載され、様々な態様が方法について記載される。構造またはデバイスに関連して記載される１つまたは複数の（例えば全ての）態様は、方法に対しても同様に適用することができ、またその逆も同じであることが理解され得る。

「典型的な」という語は、本明細書では、「実施例、実例または例示として役立つ」ことを意味するために用いる。本明細書で「典型的な」ものとして記載されるいかなる態様または設計も、必ずしも、他の態様または設計より好適または有利なものとして解釈されるわけではない。

例えば面または表面「上の」層のように、フィーチャ（造形部）を形成することを記述するために本明細書で用いられる「上の」という語は、例えば層などのそのフィーチャが暗に示された面または表面の「上に直接的に」（例えば直接接触して）形成され得ることを意味するために用いられることがある。例えば面または表面「上の」層のように、フィーチャを形成することを記述するために本明細書で用いられる「上の」という語は、例えば層などのそのフィーチャが、暗に示された面または表面と形成された層との間に配置される１つまたは複数の付加的な層を伴って、暗に示された面または表面の「上に間接的に」形成され得ることを意味するために用いられることもある。

同様に、例えば面または表面を「覆う」層のように、別のものを覆うように配置されるフィーチャを記述するために本明細書で用いられる「覆う」という語は、例えば層などのそのフィーチャが暗に示された面または表面の上に、直接接触して配置され得ることを意味するために用いられることがある。例えば面または表面を「覆う」層のように、別のものを覆うように配置されるフィーチャを記述するために本明細書で用いられる「覆う」という語は、例えば層などのそのフィーチャが、暗に示された面または表面と覆う層との間に配置される１つまたは複数の付加的な層を伴って、暗に示された面または表面の上に、間接的に接触して配置され得ることを意味するために用いられることもある。

少なくとも１つの他の暗に示されたフィーチャに接続されるフィーチャを記述するために本明細書で用いられる「結合される」および／または「電気的に結合される」および／または「接続される」および／または「電気的に接続される」という語は、そのフィーチャおよび少なくとも１つの他の暗に示されたフィーチャが、直接結合されなければならないか、または直接互いに接続されなければならないことを意味するものではなく、そのフィーチャと少なくとも１つの他の暗に示されたフィーチャとの間に、介在するフィーチャを設けられていてもよい。

例えば「上方の」、「下方の」、「最上部の」、「最下部の」、「左側の」、「右側の」などの方向を示す用語は、記載された図面の方向を参照して用いることができる。図面の構成要素は多くの異なる方向に置くことができるので、方向を示す用語が説明のために用いられるが、決して限定するものではない。本発明の範囲を逸脱することなく、構造的または論理的な変更を行うことができることを理解すべきである。

最新の電子デバイス（例えばセル式電話、コンピュータなど）はチップ装置を含むことができ、チップ装置は論理チップおよびメモリーチップを含むことができる。論理チップは、例えば、メモリーチップからデータを読み出し、且つ／或いはメモリーチップにデータを記憶することができるプロセッサ（例えばＣＰＵ（中央処理装置）、ＧＰＵ（グラフィック処理装置）、ＡＰ（アプリケーションプロセッサ）、ベースバンドモデム、マイクロコントローラなど）を含んでもよいし、あるいは、プロセッサであってもよい。

図１Ａは、論理チップ１０２およびメモリーチップ１０４を含む従来のチップ装置１００の断面図を示す。

論理チップ１０２は、第１の面１０２ａおよび第１の面１０２ａの反対側の第２の面１０２ｂを有することができる。論理チップ１０２の第１の面１０２ａおよび第２の面１０２ｂは、それぞれ論理チップ１０２の背面および前面（またはアクティブ面）を含んでもよいし、あるいは、それぞれ論理チップ１０２の背面および前面であってもよい。別の例として、論理チップ１０２の第１の面１０２ａおよび第２の面１０２ｂは、それぞれ論理チップ１０２の頂面および底面を含んでもよいし、あるいは、それぞれ論理チップ１０２の頂面および底面であってもよい。

論理チップ１０２は、論理チップ１０２の第１の面１０２ａに形成される（例えば、そこに、またはその上に配置される）少なくとも１つのコンタクト１０２ｃ−１、１０２ｃ−２、１０２ｃ−３、１０２ｃ−４を含むことができる。４つのコンタクト１０２ｃ−１、１０２ｃ−２、１０２ｃ−３、および１０２ｃ−４が例として示されているが、コンタクト１０２ｃ−ｘ（ここで、そして以下では、「１０２ｃ−ｘ」のような小さい「ｘ」の符号は「１」と最大値との間の全ての値をとり得る添字を表現することができる）の個数は、４より小さくてもよいし、あるいは４より大きくてもよく、例えば、論理チップ１０２の第１の面１０２ａに形成される（例えば、そこに、またはその上に配置される）５個、６個、７個、８個、９個、数十個、数百個、または数千個のコンタクトであってもよい。

論理チップ１０２は、少なくとも１つの貫通ビア１２２−１、１２２−２、１２２−３、１２２−４を含むことができる。４つの貫通ビア１２２−１、１２２−２、１２２−３、および１２２−４が例として示されているが、貫通ビア１２２の個数は、４より小さくてもよいし、あるいは４より大きくてもよく、例えば５個、６個、７個、８個、９個、数十個、数百個、または数千個の貫通ビアであってもよい。貫通ビア１２２の個数は、コンタクト１０２ｃの個数と同じでもよい。

少なくとも１つの貫通ビア１２２−１、１２２−２、１２２−３、１２２−４は、論理チップ１０２の少なくとも１つのコンタクト１０２ｃ−１、１０２ｃ−２、１０２ｃ−３、１０２ｃ−４に電気的に結合することができる。例えば、論理チップ１０２のそれぞれの貫通ビアは、論理チップ１０２のそれぞれのコンタクトに結合する（例えば電気的に結合する）ことができる。例えば、図１Ａに示されるチップ装置１００では、論理チップ１０２の貫通ビア１２２−１は、論理チップ１０２のコンタクト１０２ｃ−１に結合する（例えば電気的に結合する）ことができる。同様に、論理チップ１０２の貫通ビア１２２−２は、論理チップ１０２のコンタクト１０２ｃ−２に結合する（例えば電気的に結合する）ことができる。論理チップ１０２の貫通ビア１２２−３および１２２−４、ならびに論理チップ１０２のコンタクト１０２ｃ−３および１０２ｃ−４についても、それぞれ同様の観察がなされ得る。

メモリーチップ１０４は、第１の面１０４ａおよび第１の面１０４ａの反対側の第２の面１０４ｂを有することができる。メモリーチップ１０４の第１の面１０４ａおよび第２の面１０４ｂは、それぞれメモリーチップ１０４の前面および背面を含んでもよいし、あるいはそれぞれメモリーチップ１０４の前面および背面であってもよい。別の例として、メモリーチップ１０４の第１の面１０４ａおよび第２の面１０４ｂは、それぞれメモリーチップ１０４の底面および頂面を含んでもよいし、あるいはそれぞれメモリーチップ１０４の底面および頂面であってもよい。

メモリーチップ１０４は、メモリーチップ１０４の第１の面１０４ａに形成される（例えば、そこに、またはその上に配置される）少なくとも１つのコンタクト１０４ｃ−１、１０４ｃ−２、１０４ｃ−３、１０４ｃ−４を含むことができる。４つのコンタクト１０４ｃ−１、１０４ｃ−２、１０４ｃ−３、および１０４ｃ−４だけが例として示されているが、コンタクト１０４ｃ−ｘの個数は、４より小さくてもよいし、あるいは４より大きくてもよく、例えば、メモリーチップ１０４の第１の面１０４ａに形成される（例えば、そこに、またはその上に配置される）５個、６個、７個、８個、９個、数十個、数百個、または数千個のコンタクトであってもよい。メモリーチップ１０４のコンタクト１０４ｃ−ｘの個数は、論理チップ１０２のコンタクト１０２ｃ−ｘの個数と同じとし得る。

メモリーチップ１０４は、揮発性メモリーチップ（例えば、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）チップ、スタティックランダムアクセスメモリー（ＳＲＡＭ）チップなどのランダムアクセスメモリー（ＲＡＭ）チップ）および不揮発性メモリーチップ（例えば、消去可能なプログラム可能読出し専用メモリー（ＥＰＲＯＭ）チップ、電子的に消去可能なプログラム可能読出し専用メモリー（ＥＥＰＲＯＭ）チップなどの読出し専用メモリー（ＲＯＭ）チップ）のいずれか１つ、またはそれらのいかなる組み合わせも含むことができる。ただし、他のタイプのメモリーチップも同様に可能である。

メモリーチップ１０４は、分散アーキテクチャを有することができる。その場合には、メモリーチップ１０４の様々なコンポーネントは、論理チップ１０２によってアクセスされ得るが、互いに離隔されて配置され得る。

論理チップ１０２およびメモリーチップ１０４は、図１Ａに示すように、論理チップ１０２の第１の面１０２ａがメモリーチップ１０４の第１の面１０４ａに対向するように、チップ装置１００内に配置することができる。上述したように、論理チップ１０２の第１の面１０２ａは、論理チップ１０２の背面であってもよいし、またメモリーチップ１０４の第１の面１０４ａは、メモリーチップ１０４の前面であってもよい。このような例では、論理チップ１０２およびメモリーチップ１０４は、背面対前面の配置にすることができる。論理チップ１０２は、前面１０２ｂを下に向けて（論理チップ１０２とメモリーチップ１０４との間の接合面に背を向けて）、例えば図１Ａに示すボールグリッドアレイに向けて、典型的なフリップチップ配置のように配置されてもよい。

論理チップ１０２およびメモリーチップ１０４は、例えば少なくとも１つの相互接続（インターコネクト）１０６−１、１０６−２、１０６−３、１０６−４を介して、互いに結合する（例えば電気的に結合する）ことができる。４つの相互接続１０６−１、１０６−２、１０６−３および１０６−４だけが例としてチップ装置１００に示されているが、相互接続の個数は、４より小さくてもよいし、あるいは４より大きくてもよく、例えば、５個、６個、７個、８個、９個、数十個、数百個、または数千個の相互接続であってもよい。相互接続１０６−ｘの個数は、論理チップ１０２のコンタクト１０２ｃ−ｘの個数およびメモリーチップ１０４のコンタクト１０４ｃ−ｘの個数と同じとし得る。

少なくとも１つの相互接続１０６−１、１０６−２、１０６−３、１０６−４は、論理チップ１０２をメモリーチップ１０４に電気的に結合するよう作用することができる。より詳細には、少なくとも１つの相互接続１０６−１、１０６−２、１０６−３、１０６−４は、論理チップ１０２の少なくとも１つのコンタクト１０２ｃ−１、１０２ｃ−２、１０２ｃ−３、１０２ｃ−４を、メモリーチップ１０４の少なくとも１つのコンタクト１０４ｃ−１、１０４ｃ−２、１０４ｃ−３、１０４ｃ−４に電気的に結合するよう作用することができる。

図１Ａに示すように、それぞれの相互接続は、論理チップ１０２のそれぞれのコンタクトを、メモリーチップ１０４のそれぞれのコンタクトに結合させる（例えば電気的に結合させる）ことができる。例えば、図１Ａに示すチップ装置１００では、相互接続１０６−１は、論理チップ１０２のコンタクト１０２ｃ−１とメモリーチップ１０４のコンタクト１０４ｃ−１とを互いに結合させる（例えば電気的に結合させる）ことができる。同様に、相互接続１０６−２は、論理チップ１０２のコンタクト１０２ｃ−２とメモリーチップ１０４のコンタクト１０４ｃ−２とを互いに結合させる（例えば電気的に結合させる）ことができる。相互接続１０６−３および１０６−４、論理チップ１０２のコンタクト１０２ｃ−３および１０２ｃ−４、ならびにメモリーチップ１０４の１０４ｃ−３および１０４ｃ−４についても、同様の観察がなされ得る。

少なくとも１つの相互接続１０６−１、１０６−２、１０６−３、１０６−４は、バンプを含んでもよいし、バンプであってもよい。バンプとしては、例えば、はんだバンプ、マイクロバンプ（例えばマイクロはんだバンプ）、フリップチップバンプ（例えばマイクロフリップチップバンプ）またはピラーバンプ（例えばマイクロピラーバンプ）などがある。

少なくとも１つの相互接続１０６−１、１０６−２、１０６−３、１０６−４は、高さＨを有することができる。ここで高さＨは、例えば、論理チップ１０２の第１の面１０２ａに垂直な方向および／またはメモリーチップ１０４の第１の面１０４ａに垂直な方向に測定される、少なくとも１つの相互接続１０６−１、１０６−２、１０６−３、１０６−４の最も広い大きさを指すことができる。少なくとも１つの相互接続１０６−１、１０６−２、１０６−３、１０６−４の高さＨは、約５０μｍ以下とすることができ、例えば約２５μｍ以下、例えば約２０μｍ以下、例えば約１５μｍ以下、例えば約１５μｍから約２５μｍまでの範囲、例えば約２０μｍとし得る。あるいは、高さＨは他の値であってもよい。高さＨは、例えば、相互接続同士の間の距離に依存してもよい。

少なくとも１つの相互接続１０６−１、１０６−２、１０６−３、１０６−４は、幅Ｗを有することができる。ここで幅Ｗは、例えば、高さＨに垂直な方向に測定される、少なくとも１つの相互接続１０６−１、１０６−２、１０６−３、１０６−４の最も広い大きさを指すことができる。少なくとも１つの相互接続１０６−１、１０６−２、１０６−３、１０６−４の幅Ｗは、約３０μｍ以下とすることができ、例えば約２０μｍ以下、例えば約１７μｍ以下、例えば約１５μｍ以下、例えば約１５μｍから約１９μｍまでの範囲、例えば約１７μｍとし得る。あるいは、幅Ｗは他の値であってもよい。幅Ｗは、例えば、相互接続同士の間の距離に依存してもよい。

論理チップ１０２の少なくとも１つのコンタクト１０２ｃ−１、１０２ｃ−２、１０２ｃ−３、１０２ｃ−４、および、メモリーチップ１０４の少なくとも１つのコンタクト１０４ｃ−１、１０４ｃ−２、１０４ｃ−３、１０４ｃ−４は、論理チップ１０２およびメモリーチップ１０４の領域Ｒにそれぞれ配置することができる。領域Ｒは、例えば、論理チップ１０２および／またはメモリーチップ１０４の中心もしくはその近くであり得る領域を含んでもよいし、あるいはその領域であってもよい。

チップ装置１００は、例えば、メモリーチップ１０４および／または論理チップ１０２に機械的支持を提供することができる少なくとも１つの支持バンプ１０８を含んでもよい。少なくとも１つの支持バンプ１０８は、論理チップ１０２とメモリーチップ１０４との間に配置することができる。少なくとも１つの支持バンプ１０８は、論理チップ１０２および／またはメモリーチップ１０４の端もしくはその近くに配置することができる。

チップ装置１００は、複数のはんだボール１１２を含むことができる。複数のはんだボール１１２は、ボールグリッドアレイを形成することができる。論理チップ１０２は、再配線層（ＲＤＬ）１１６によって、複数のはんだボール１１２のうちの少なくとも１つのはんだボールに電気的に接続され得る。ＲＤＬ１１６は、例えば、絶縁層１１７（例えば誘電体層）内に部分的に、または完全に配置することができる。ＲＤＬ１１６は、論理チップ１０２から複数のはんだボール１１２までの電気接続を再分配且つ／或いは再配置することができる。図１Ａに示すチップ装置１００は、例えば複数のはんだボール１１２を介して、プリント回路基板（ＰＣＢ）１１８に電気的に接続することができる。

図１Ｂは、図１Ａの線Ａ−Ａ’または線Ｂ−Ｂ’に沿ったチップ装置１００のビュー（眺め）１０１を示す。

ビュー１０１はチップ１０Ｘを示し、それは、例えば、図１Ａに示す論理チップ１０２および／またはメモリーチップ１０４と同一なものとすることができる。チップ１０Ｘは第１の面１０Ｘａを有することができ、それは、例えば、論理チップ１０２の第１の面１０２ａおよび／またはメモリーチップ１０４の第１の面１０４ａと同じものとみなすことができる。

ビュー１０１は、少なくとも１つのコンタクト１０Ｘｃ−１〜１０Ｘｃ−８を示し、それは、例えば、図１Ａに示した論理チップ１０２の少なくとも１つのコンタクトおよび／またはメモリーチップ１０４の少なくとも１つのコンタクトを含んでもよいし、あるいはそれらのコンタクトであってもよい。例えば、少なくとも１つのコンタクト１０Ｘｃ−１、１０Ｘｃ−２、１０Ｘｃ−３、１０Ｘｃ−４は、図１Ａに示した論理チップ１０２の少なくとも１つのコンタクト１０２ｃ−１、１０２ｃ−２、１０２ｃ−３、１０２ｃ−４、および／またはメモリーチップ１０４の少なくとも１つのコンタクト１０４ｃ−１、１０４ｃ−２、１０４ｃ−３、１０４ｃ−４であってもよい。

ビュー１０１は、少なくとも１つのコンタクト１０Ｘｃ−１〜１０Ｘｃ−８に形成される（例えば上に配置される）少なくとも１つの相互接続１０６−１〜１０６−８を示す。少なくとも１つの相互接続１０６−１〜１０６−８は、少なくとも１つのコンタクト１０Ｘｃ−１〜１０Ｘｃ−８に結合する（例えば電気的に結合する）ことができる。例えば、図１Ｂに示す少なくとも１つの相互接続１０６−１、１０６−２、１０６−３および１０６−４は、図１Ａに示した少なくとも１つの相互接続１０６−１、１０６−２、１０６−３および１０６−４であってもよい。

図１Ｂに示すように、少なくとも１つの相互接続１０６−１〜１０６−８は、論理チップ１０２および／またはメモリーチップ１０４の中心もしくはその近くであり得る領域Ｒに配置することができる。８個の相互接続１０６−１〜１０６−８が例として示されているが、領域Ｒに配置される相互接続の個数は８より小さくてもよいし、あるいは８より大きくてもよく、例えば、９個、数十個、数百個、または数千個の相互接続であってもよい。

領域Ｒは、第１の方向に沿って第１の大きさＬ１、および第１の方向に垂直であり得る第２の方向に沿って第２の大きさＬ２を有することができる。

図１Ｂに示すように、少なくとも１つの相互接続１０６−１〜１０６−８は、行および列を含むことができるアレイ状に配列することができる。第１のピッチＰ１は、少なくとも１つの相互接続１０６−１〜１０６−８のうちの１つの相互接続の中央と、第１の大きさＬ１の方向に隣接する相互接続（例えば、すぐ隣の相互接続）の中央との間の距離を指すことができる。第１のピッチＰ１は、例えば約４０μｍから約６０μｍまでの範囲とすることができ、例えば約５０μｍとし得る。

第２のピッチＰ２は、少なくとも１つの相互接続１０６−１〜１０６−８のうちの１つの相互接続の中央と、第２の大きさＬ２の方向に隣接する相互接続（例えば、すぐ隣の相互接続）の中央との間の距離を指すことができる。第２のピッチＰ２は、例えば約３０μｍから約５０μｍまでの範囲とすることができ、例えば約４０μｍとし得る。

領域Ｒの第１の大きさＬ１および第２の大きさＬ２は、例えば、第１および第２の方向に沿ったコンタクト１０Ｘｃまたは相互接続１０６−ｘの個数、ならびに第１および第２の方向に沿ったコンタクト１０Ｘｃまたは相互接続１０６−ｘのピッチＰ１、Ｐ２および／または寸法に依存し得る。例えば、ＪＥＤＥＣ（電子デバイス技術連合評議会）標準規格によるワイドＩ／Ｏロジック−メモリーインターフェースでは、１２００個のコンタクトが４つのブロック（インターフェースの４つのチャネルに対応する）に配置され、各ブロックは６行×５０列（行は第１の方向に対応し、列は第２の方向に対応する）に配列される３００個の相互接続を有し、行方向のピッチ（第１のピッチＰ１）は５０μｍであり、列方向のピッチ（第２のピッチＰ２）は４０μｍである。このワイドＩ／Ｏロジック−メモリーインターフェースを有する論理チップ１０２および／またはメモリーチップ１０４の場合には、第１の大きさＬ１は約５．２５ｍｍ＋Ｗとすることができ、第２の大きさＬ２は約０．５２ｍｍ＋Ｗとすることができる。ここで、Ｗは図１Ａに示したような相互接続１０６−ｘの幅（例えば１つのマイクロピラーの直径）とすることができる。他の場合には、Ｌ１および／またはＬ２は、他の値にすることができる。

上述したように、論理チップ１０２は、メモリーチップ１０４からデータを読み出し、且つ／或いは、メモリーチップ１０４にデータを格納することができる。これは、例えば、論理チップ１０２とメモリーチップ１０４との間で交換される信号によって達成され得る。例えば、論理チップ１０２は、データを例えばメモリーチップ１０４に格納するために、メモリーチップ１０４に書き込み命令を送ることができる。別の例では、論理チップ１０２は、例えばメモリーチップ１０４からデータを読み出すために、メモリーチップ１０４に読出し命令を送ることができる。

信号は、データパスを介して論理チップ１０２とメモリーチップ１０４との間で交換することができる。データパスは、例えば、情報がメモリーチップ１０４へ、および／またはメモリーチップ１０４から進行するための通路とし得る。情報がメモリーチップ１０４へ書き込まれる場合には、データパスはメモリーチップ１０４に対する入力パスとして機能することができる。情報がメモリーチップ１０４から読み出される場合には、データパスはメモリーチップ１０４からの出力パスとして機能することができる。データパスは、入力／出力（Ｉ／Ｏ）パスまたは入力／出力（（Ｉ／Ｏ）とも呼ぶことができる。

Ｉ／Ｏは、例えば、少なくとも１つの貫通ビア１２２−１、１２２−２、１２２−３、１２２−４を含んでもよいし、あるいはそれらによって提供されてもよい。したがって、論理チップ１０２とメモリーチップ１０４との間のＩ／Ｏの個数は、論理チップ１０２に含まれる貫通ビアの個数に実質的に等しくてもよい。上述したように、それぞれの相互接続が、論理チップ１０２のそれぞれの貫通ビアと、例えば、論理チップ１０２のそれぞれのコンタクトによって結合（例えば電気的に結合）され得る。例えば、図１Ａに示すように、相互接続１０６−１は、論理チップ１０２の貫通ビア１２２−１と、例えば、論理チップ１０２のコンタクト１０２ｃ−１によって結合する（例えば電気的に結合する）ことができる。例えば、それぞれのＩ／Ｏ（例えば貫通ビア１２２−１）上の信号は、１本の信号パスを介して（例えば相互接続１０６−１を介して）、論理チップ１０２とメモリーチップ１０４との間で交換されることができる。

メモリーチップ１０４は、例えば、提供され得るＩ／Ｏの数によって分類することができる。Ｉ／Ｏの数がより多いほど、単位時間当たりにメモリーチップ１０４から読み出され且つ／或いはそれへ書き込まれ得る情報量は大きくなる。言い換えれば、Ｉ／Ｏの数がより多いほど、メモリーチップ１０４のバンド幅はより大きくなり得る。ＪＥＤＥＣによって与えられたワイドＩ／Ｏインターフェース標準規格に従って設計されるＩ／Ｏインターフェースを備えるメモリーチップ１０４（例えばＤＲＡＭチップ）は、「ワイドＩ／Ｏ」メモリーチップと呼ぶことができる。例えば、メモリーチップ１０４は、ワイドＩ／Ｏメモリーチップ（例えばワイドＩ／Ｏ ＲＡＭチップ、例えばワイドＩ／Ｏ ＤＲＡＭチップ）を含んでもよいし、あるいはこれらのメモリーであってもよい。

ワイドＩ／Ｏメモリーチップは、例えば、モバイル産業（例えば移動通信産業）において有益であり得る。例えば、マルチメディアアプリケーションの人気の上昇によって高いバンド幅が要求されることがあり得るが、その結果として、高いバンド幅を有することができるワイドＩ／Ｏメモリーチップの使用が望ましくなり得る。

ワイドＩ／Ｏチップ標準規格は、高いバンド幅を有することができるワイドＩ／Ｏメモリーチップの使用を規定することもできる。例えば、このような標準規格は、より低い周波数を用いてより高いバンド幅のために設計することができる。それは他のメモリーチップと比較して消費電力をより少なくすることができる。上述したように、より高いバンド幅に対する要求は、メモリーチップ１０４と論理チップ１０２との間に多数のＩ／Ｏを必要とし得る。例えば、上述のＪＥＤＥＣ（電子デバイス技術連合評議会）によるワイドＩ／Ｏインターフェース標準規格は、１２００個のＩ／Ｏの使用を規定することができる。このような例では、上述したように、図１Ｂに示すビュー１０１の領域Ｒに配置される相互接続１０６−ｘの個数を１２００個とすることができる。このような例では、１２００個のＩ／Ｏを領域Ｒに配置することができ、領域Ｒは４つのブロックを含み、各ブロックは、インターフェースの４つのチャネル（「チャネルＡ」、「チャネルＢ」、「チャネルＣ」、「チャネルＤ」）のうちの１つに対応し、上述したように、６行×５０列に配列される３００個のＩ／Ｏを有する。

例えば、図１ＣはＪＥＤＥＣ標準規格による広いＩ／Ｏインターフェースのチャネルマップ１０３を示す。図１Ｃに示す領域Ｒ’は、例えば、図１Ａおよび図１Ｂに示す領域Ｒの一部と同一のものとすることができる。例えば、図１Ｃは、広いＩ／Ｏインターフェース全体の一部分を示す。チャネルＡおよびチャネルＤの５０列Ｃ１〜Ｃ５０のうちの列Ｃ４４〜Ｃ５０のみを示し、またチャネルＢおよびチャネルＣの列Ｃ５０〜Ｃ１のうちの列Ｃ５０〜Ｃ４４のみを示す。

図１Ａのチップ装置に示すように、メモリーチップ１０４（例えばワイドＩ／Ｏ ＤＲＡＭ）は、論理チップ１０２の上に配置することができる。したがって、チップ装置１００を製造することができるプロセスフローは、例えば、論理チップ１０２上にメモリーチップ１０４（例えばワイドＩ／Ｏ ＤＲＡＭ）をピックアンドプレースすることを必要とし得る。別の例では、逆も真であり得る。すなわち、例えば、メモリーチップ１０４（例えば、ワイドＩ／Ｏ ＤＲＡＭなどのワイドＩ／Ｏメモリー）上に論理チップ１０２をピックアンドプレースしてもよい。

従来のチップ装置は、複数のメモリーチップおよび論理チップを含むことができる。

図１Ｄは、複数のメモリーチップ１０４、１１４および論理チップ１０２を含む従来のチップ装置１０５を示す。

図１Ｄの符号で図１Ａの符号と同じものは、図１Ａの要素と同一または類似の要素を示す。したがって、それらの要素については、ここで再度詳しく述べることはしないで、上記の記述を参照する。以下では、図１Ｄと図１Ａとの違いを説明する。

チップ装置１０５は、論理チップ１０２と、メモリーチップ１０４と、メモリーチップ１０４の上に積み重なる第２のメモリーチップ１１４とを含むことができる。

図１Ｄに示すように、メモリーチップ１０４は、論理チップ１０２の上に積み重ねることができる。メモリーチップ１０４および論理チップ１０２は、論理チップ１０２の第１の面１０２ａに形成される（例えば上に配置される）少なくとも１つの相互接続１０６−１、１０６−２、１０６−３、１０６−４、および、これら少なくとも１つの相互接続１０６−１、１０６−２、１０６−３、１０６−４に形成される（例えば上に配置される）少なくとも１つの相互接続１２６−１、１２６−２、１２６−３、１２６−４を介して、結合する（例えば電気的に結合する）ことができる。例えば、図１Ｄに示すように、相互接続１２６−１は、相互接続１０６−１に形成する（例えば上に配置する）ことができる。したがって、メモリーチップ１０４および論理チップ１０２は、少なくとも１つの相互接続１２６−１、１２６−２、１２６−３、１２６−４および少なくとも１つの相互接続１０６−１、１０６−２、１０６−３、１０６−４を介して、互いに結合する（例えば電気的に結合する）ことができる。

少なくとも１つの相互接続１２６−１、１２６−２、１２６−３、１２６−４は、バンプを含んでもよいし、バンプであってもよい。バンプとしては、例えば、はんだバンプ、マイクロバンプ（例えばマイクロはんだバンプ）、フリップチップバンプ（例えばマイクロフリップチップバンプ）またはピラーバンプ（例えばマイクロピラーバンプなどがある。

少なくとも１つの相互接続１２６−１、１２６−２、１２６−３、１２６−４および少なくとも１つの相互接続１０６−１、１０６−２、１０６−３、１０６−４がバンプであり得る例では、少なくとも１つの相互接続１２６−１、１２６−２、１２６−３、１２６−４が、少なくとも１つの相互接続１０６−１、１０６−２、１０６−３、１０６−４に形成される（例えば上に配置される）ことができる配置は、バンプ対バンプ配置と呼ぶことができる。少なくとも１つの相互接続１２６−１、１２６−２、１２６−３、１２６−４の寸法は、例えば、少なくとも１つの相互接続１０６−１、１０６−２、１０６−３、１０６−４の寸法（例えば高さＨおよび／または幅Ｗ）に実質的に等しくてもよい。

少なくとも１つの相互接続１２６−１、１２６−２、１２６−３、１２６−４の各相互接続１２６−ｘは、メモリーチップ１０４の少なくとも１つのコンタクト１０４ｃ−１、１０４ｃ−２、１０４ｃ−３、１０４ｃ−４のそれぞれのコンタクト１０４ｃ−ｘに結合することができる。

メモリーチップ１０４は、少なくとも１つの貫通ビア１４２−１、１４２−２、１４２−３、１４２−４を含むことができる。４つの貫通ビア１４２−１、１４２−２、１４２−３、および１４２−４が例として示されているが、貫通ビアの個数は、４より小さくてもよいし、あるいは４より大きくてもよく、例えば５個、６個、７個、８個、９個、数十個、数百個、または数千個の貫通ビアであってもよい。貫通ビア１４２−ｘの個数は、メモリーチップ１０４のコンタクト１０４ｃ−ｘの個数に等しくてもよい。各貫通ビア１４２−ｘは、メモリーチップ１０４のそれぞれのコンタクト１０４ｃ−ｘに結合することができる。

メモリーチップ１０４がシリコンを含むことができ、あるいはシリコンから構成され得る例では、少なくとも１つの貫通ビア１４２−１、１４２−２、１４２−３、１４２−４は、例えば、シリコン貫通ビア（ＴＳＶ）と呼ぶことができる。

メモリーチップ１０４の少なくとも１つの貫通ビア１４２−１、１４２−２、１４２−３、１４２−４は、例えば約２０μｍから約６０μｍまでの範囲の、例えば約３０μｍから約５０μｍまでの範囲の、例えば約４０μｍのピッチを有することができる。

メモリーチップ１０４は、メモリーチップ１０４の第２の面１０４ｂに形成される（例えば、そこに、またはその上に配置される）少なくとも１つのコンタクト１２４ｃ−１、１２４ｃ−２、１２４ｃ−３、１２４ｃ−４を含むことができる。４つのコンタクト１２４ｃ−１、１２４ｃ−２、１２４ｃ−３、および１２４ｃ−４が例として示されているが、コンタクト１２４ｃ−ｘの個数は、４より小さくてもよいし、あるいは４より大きくてもよく、例えば、メモリーチップ１０４の第２の面１０４ｂに形成される（例えば、そこに、またはその上に配置される）５個、６個、７個、８個、９個、数十個、数百個、または数千個のコンタクトであってもよい。コンタクト１２４ｃ−ｘの個数は、貫通ビア１４２−ｘの個数と同じでもよい。各コンタクト１２４ｃ−ｘは、メモリーチップ１０４のそれぞれの貫通ビア１４２−ｘに結合することができる。

第２のメモリーチップ１１４は、メモリーチップ１０４の第２の面１０４ｂに面する第２のメモリーチップ１１４の面１１４ａに形成される（例えば、そこに、またはその上に配置される）少なくとも１つのコンタクト１１４ｃ−１、１１４ｃ−２、１１４ｃ−３、１１４ｃ−４を含むことができる。４つのコンタクト１１４ｃ−１、１１４ｃ−２、１１４ｃ−３、および１１４ｃ−４が例として示されているが、コンタクト１１４ｃの個数は、４より小さくてもよいし、あるいは４より大きくてもよく、例えば、メモリーチップ１０４の面１１４ａに形成される（例えば、そこに、またはその上に配置される）５個、６個、７個、８個、９個、数十個、数百個、または数千個のコンタクトであってもよい。第２のメモリーチップ１１４のコンタクト１１４ｃの個数は、メモリーチップ１０４のコンタクト１２４ｃ−ｘの個数と同じとし得る。

少なくとも１つの相互接続１３６−１、１３６−２、１３６−３、１３６−４が、メモリーチップ１０４の少なくとも１つのコンタクト１２４ｃ−ｘと第２のメモリーチップ１１４の少なくとも１つのコンタクト１１４ｃとの間に配置され得る。相互接続１３６−ｘの個数は、メモリーチップ１０４のコンタクト１２４ｃ−ｘの個数および第２のメモリーチップ１１４のコンタクト１１４ｃの個数と同じとし得る。

メモリーチップ１０４の少なくとも１つの貫通ビア１４２−１、１４２−２、１４２−３、１４２−４は、例えば、第２のメモリーチップ１１４を論理チップ１０２に結合させる（例えば電気的に結合させる）ことができる。例えば、図１Ｄに示すように、第２のメモリーチップ１１４および論理チップ１０２は、少なくとも１つの貫通ビア１４２−１、１４２−２、１４２−３、１４２−４、およびメモリーチップ１０４と第２のメモリーチップ１１４との間に配置される少なくとも１つの相互接続１３６−１、１３６−２、１３６−３、１３６−４を介して互いに結合する（例えば電気的に結合する）ことができる。

少なくとも１つの相互接続１３６−１、１３６−２、１３６−３、１３６−４は、バンプを含んでもよいし、バンプであってもよい。バンプとしては、例えば、はんだバンプ、マイクロバンプ（例えばマイクロはんだバンプ）、フリップチップバンプ（例えばマイクロフリップチップバンプ）またはピラーバンプ（例えばマイクロピラーバンプ）などがある。

少なくとも１つの相互接続１３６−１、１３６−２、１３６−３、１３６−４がバンプであり、少なくとも１つの貫通ビア１４２−１、１４２−２、１４２−３、１４２−４がＴＳＶである例では、少なくとも１つの相互接続１３６−１、１３６−２、１３６−３、１３６−４が、少なくとも１つの貫通ビア１４２−１、１４２−２、１４２−３、１４２−４に形成される（例えば、その上に配置される）ことができる配置は、バンプ対ＴＳＶ配置と呼ぶことができる。少なくとも１つの相互接続１３６−１、１３６−２、１３６−３、１３６−４の寸法は、例えば、少なくとも１つの相互接続１０６−１、１０６−２、１０６−３、１０６−４の寸法（例えば高さＨおよび／または幅Ｗ）に実質的に等しくてもよい。

第２のメモリーチップ１１４は、揮発性メモリーチップ（例えば、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）チップ、スタティックランダムアクセスメモリー（ＳＲＡＭ）チップなどのランダムアクセスメモリー（ＲＡＭ）チップ）および不揮発性メモリーチップ（例えば、消去可能なプログラム可能読出し専用メモリー（ＥＰＲＯＭ）チップ、電子的に消去可能なプログラム可能読出し専用メモリー（ＥＥＰＲＯＭ）チップなどの読出し専用メモリー（ＲＯＭ）チップ）のいずれか１つ、またはそれらのいかなる組み合わせも含むことができる。ただし、他のタイプのメモリーチップも同様に可能である。

図１Ｄのチップ装置に示すように、メモリーチップ１０４（例えばワイドＩ／Ｏ ＤＲＡＭ）は、論理チップ１０２の上に配置することができる。さらに、第２のメモリーチップ１１４（例えばワイドＩ／Ｏ ＤＲＡＭ）は、メモリーチップ１０４（例えばワイドＩ／Ｏ ＤＲＡＭ）の上に積み重ねることができる。したがって、チップ装置１０５を製造することができるプロセスフローは更に、例えば、メモリーチップ１０４（例えばワイドＩ／Ｏ ＤＲＡＭ）上に第２のメモリーチップ１１４（例えばワイドＩ／Ｏ ＤＲＡＭ）をピックアンドプレースすることを必要とし得る。別の例では、逆も真であり得る。すなわち、例えば、第２のメモリーチップ１１４（例えばワイドＩ／Ｏ ＤＲＡＭ）上にメモリーチップ１０４（例えばワイドＩ／Ｏ ＤＲＡＭ）をピックアンドプレースすることが必要とされ得る。

チップ装置１００および／またはチップ装置１０５では、多数の相互接続（例えば相互接続１０６−ｘおよび／または相互接続１２６−ｘおよび／または相互接続１３６−ｘ）が、例えば、他の相互接続（例えば、相互接続１０６−ｘおよび／または相互接続１２６−ｘおよび／または相互接続１３６−ｘ）および／またはコンタクト（例えばコンタクト１０２ｃ−ｘおよび／またはコンタクト１０４ｃ−ｘ）に、プロセスフローの工程（例えば単一のプロセスフロー工程）で接続される必要があり得る。例えば、ＪＥＤＥＣのワイドＩ／Ｏインターフェース標準規格によれば、１２００個のＩ／Ｏが、相互接続（例えば相互接続１０６−ｘおよび／または相互接続１２６−ｘおよび／または相互接続１３６−ｘ）および／またはコンタクト（例えばコンタクト１０２ｃ−ｘおよび／またはコンタクト１０４ｃ−ｘ）に接続される必要があり得る。接続は、例えば、はんだ付け（例えばリフローはんだ付け）によって行われ得る。

図１Ａおよび図１Ｄから分かるように、論理チップ１０２および／またはメモリーチップ１０４および／または第２のメモリーチップ１１４の間の接続（例えばはんだ付け、例えばリフローはんだ付けによる）を形成するためには、相互接続１０６−ｘおよび／または相互接続１２６−ｘおよび／または相互接続１３６−ｘの均一な高さ分布が必要となり得る。例えば、相互接続（例えば１０６−ｘおよび／または１２６−ｘおよび／または１３６−ｘ）の不均一な高さは、論理チップ１０２とメモリーチップ１０４との間、および／またはメモリーチップ１０４と第２のメモリーチップ１１４との間、および／または論理チップ１０２と第２のメモリーチップ１１４との間の信頼できる結合（例えば電気的結合）を形成することを妨げるか、あるいはその確率を実質的に低下させるおそれがある。

図１Ａおよび図１Ｄから分かるように、論理チップ１０２および／またはメモリーチップ１０４および／または第２のメモリーチップ１１４の間の接続（例えばはんだ付け、例えばリフローはんだ付けによる）を形成する際には、論理チップ１０２および／またはメモリーチップ１０４および／または第２のメモリーチップ１１４の間の信頼できる相互接続を形成するために、全ての相互接続（例えば１０６−ｘおよび／または１２６−ｘおよび／または１３６−ｘ）が利用可能であることが必要となり得る。例えば、１つまたは複数の相互接続（例えば１０６−ｘおよび／または１２６−ｘおよび／または１３６−ｘ）が失われている場合には、論理チップ１０２とメモリーチップ１０４との間、および／またはメモリーチップ１０４と第２のメモリーチップ１１４との間、および／または論理チップ１０２と第２のメモリーチップ１１４との間の信頼できる結合（例えば電気的結合）を形成することが妨げられるか、あるいはその確率が実質的に低下するおそれがある。

図１Ａおよび図１Ｄから分かるように、論理チップ１０２とメモリーチップ１０４との間、および／またはメモリーチップ１０４と第２のメモリーチップ１１４との間の接続（例えばはんだ付け、例えばリフローはんだ付けによる）を形成するためには、相互接続（例えば１０６−ｘおよび／または１２６−ｘおよび／または１３６−ｘ）を、他の相互接続（例えば１０６−ｘおよび／または１２６−ｘおよび／または１３６−ｘ）および／またはコンタクト（例えば１０２ｃ−ｘおよび／または１０４ｃ−ｘ）上に正確に配置することが必要となり得る。例えば、濡れ性（例えばフラックス）がコンタクト（例えば１０２ｃ−ｘおよび／または１０４ｃ−ｘ）上で失われている場合には、論理チップ１０２および／またはメモリーチップ１０４および／または第２のメモリーチップ１１４の間の信頼できる結合（例えば電気的結合）を形成することが妨げられるか、あるいはその確率が実質的に低下するおそれがある。

図１Ａおよび図１Ｄから分かるように、論理チップ１０２とメモリーチップ１０４との間、および／またはメモリーチップ１０４と第２のメモリーチップ１１４との間の接続（例えばはんだ付け、例えばリフローはんだ付けによる）を形成するためには、論理チップ１０２および／またはメモリーチップ１０４および／または第２のメモリーチップ１１４の正確なアライメントが必要となり得る。例えば、論理チップ１０２および／またはメモリーチップ１０４および／または第２のメモリーチップ１１４の位置ずれは、論理チップ１０２とメモリーチップ１０４との間、および／またはメモリーチップ１０４と第２のメモリーチップ１１４との間、および／または論理チップ１０２と第２のメモリーチップ１１４との間の信頼できる結合（例えば電気的結合）を形成することを妨げるか、あるいはその確率を実質的に低下させるおそれがある。

図１Ａおよび図１Ｄについて上述したように、相互接続（例えばマイクロバンプなどの１０６−ｘおよび／または１２６−ｘおよび／または１３６−ｘ）の高さＨおよび／または幅Ｗは、数十ミクロン（例えば２、３ミクロン）のオーダーとなり得る。したがって、このような寸法では誤差に対する許容度が低くなり得るので、チップ装置１００および／またはチップ装置１０５に関して上で確認した挑戦的な課題はさらに難しいものになる。

例えば、１つまたは複数の上述した誤差（例えば、相互接続の不均一な高さ、相互接続の欠落、相互接続の不正確な配置、不正確なチップアライメント）のために、論理チップ１０２とメモリーチップ１０４との間の電気接続のうちのわずか１つ（例えばワイドＩ／Ｏメモリースタックの１２００個の接続のうちの１つ）が失敗した場合であっても、チップ装置１００／１０５の全体が、適切に機能することができない。したがって、全体の歩留まりは、ダイをスタックするプロセスにおける不完全な電気接続または相互接続の発生に大きく左右され得る。

例えば、ワイドＩ／Ｏ ＤＲＡＭスタックに関する試験結果は、従来の自動化したスタックプロセスによって得られる全体の歩留まりが７６％程度に低くなり得ることを示している。言い換えれば、製造されたワイドＩ／Ｏ ＤＲＡＭメモリーの約１／４は、スタックプロセス中の上述した誤差の１つまたは複数の発生により、廃棄されなければならない。

更なる試験は、スタックのチップを手動でアライメントすることによって、スタックプロセスの歩留まりを、例えば、約９２％に増加させ得ることを示している。しかしながら、手動アライメントは、時間のかかるプロセスフロー工程となり得るものであり、製造コストを極端に上昇させてしまい得る。歩留まりを改善する別の方法は、高精度ボンダーおよび／または製造中の光学的検査を用いるものである。しかし、これもまた、製造コストを極端に上昇させてしまい得る。

上述した考察からみて、以下のニーズを確認することができる。

高い歩留まりをもたらすことができるチップ装置を提供することが望まれ得る。

低い製造コストで高い歩留まりをもたらすことができるチップ装置を提供することが望まれ得る。

例えばワイドＩ／Ｏメモリースタックプロセスといったロジック−メモリースタックプロセスなどのチップスタックプロセスの歩留まりを向上させることが望まれ得る。

チップ装置に含まれ得る相互接続の高さのばらつきにもかかわらず、高い歩留まりをもたらすことができるチップ装置を提供することが望まれ得る。

チップ装置に１つまたは複数の欠落した相互接続があるにもかかわらず、高い歩留まりをもたらすことができるチップ装置を提供することが望まれ得る。

チップ装置に含まれ得る、他の相互接続上の、および／またはコンタクト上の相互接続の不正確な配置にもかかわらず、高い歩留まりをもたらすことができるチップ装置を提供することが望まれ得る。

チップ装置に含まれ得るチップの不正確なアライメントにもかかわらず、高い歩留まりをもたらすことができるチップ装置を提供することが望まれ得る。

そのようなチップ装置は、例えば、図２に示すチップ２０Ｘによって提供することができる。

図２は、チップ装置で用いることができるチップ２０Ｘの平面ビュー２００を示す。

チップ２０Ｘは、例えば、いくつかの点で図１Ｂに示すチップ１０Ｘに類似し得るが、他の点でチップ１０Ｘと異なり得る。図２の符号で図１Ｂの符号と同じものは、図１Ｂの要素と同一または類似の要素を示す。したがって、それらの要素については、ここで再度詳しく述べることはしないで、上記の記述を参照する。以下では、図２と図１Ｂとの違いを説明する。

チップ２０Ｘは、第１の面２０Ｘａを有することができる。チップ２０Ｘの第１の面２０Ｘａは、例えば、図１Ｂに示したチップ１０Ｘの第１の面１０Ｘａと同一なものとすることができる。

チップ２０Ｘは、少なくとも１つの第１のコンタクト２０Ｘｃ−１〜２０Ｘｃ−８を含むことができ、それらは、例えば、チップ２０Ｘの第１の面２０Ｘａに形成する（例えば、そこに、またはその上に配置する）ことができる。チップ２０Ｘの少なくとも１つの第１のコンタクト２０Ｘｃ−１〜２０Ｘｃ−８は、例えば、チップ１０Ｘの少なくとも１つのコンタクト１０Ｘｃ−１〜１０Ｘｃ−８とそれぞれ同一なものとすることができる。

チップ２０Ｘは、少なくとも１つの第２のコンタクト２０Ｘｄ−１〜２０Ｘｄ−８を含むことができ、それらは、例えば、チップ２０Ｘの第１の面２０Ｘａに形成する（例えば、そこに、またはその上に配置する）ことができる。少なくとも１つの第２のコンタクト２０Ｘｄ−１〜２０Ｘｄ−８のうちの第２のコンタクトは、例えば、再配線構造２０ＸＲ−１〜２０ＸＲ−８によって、チップ２０Ｘの少なくとも１つの第１のコンタクト２０Ｘｃ−１〜２０Ｘｃ−８のうちの第１のコンタクトに結合する（例えば電気的に結合する）ことができる。例えば、それぞれの第２のコンタクトが、それぞれの再配線構造によって、それぞれの第１のコンタクトに結合する（例えば電気的に結合する）ことができる。例えば、図２に示すように、第２のコンタクト２０Ｘｄ−１は、再配線構造２０ＸＲ−１によって、第１のコンタクト２０Ｘｃ−１に結合する（例えば電気的に結合する）ことができる。

複数の相互接続が、チップ２０Ｘの少なくとも１つの第２のコンタクト２０Ｘｄ−１〜２０Ｘｄ−８のそれぞれの第２のコンタクトに結合する（例えば電気的に結合する）ことができる。例えば、図２に示すように、第１の複数の相互接続２０ＸＩＲ−１が、第１の第２のコンタクト２０Ｘｄ−１に結合する（例えば電気的に結合する）ことができる。また、第２の複数の相互接続２０ＸＩＲ−２が、第２の第２のコンタクト２０Ｘｄ−２に結合する（例えば電気的に結合する）ことができる。また、第３の複数の相互接続２０ＸＩＲ−３が、第３の第２のコンタクト２０Ｘｄ−３に結合する（例えば電気的に結合する）ことができる。そして、以後同様である。例として、３個の相互接続がそれぞれの第２のコンタクト２０Ｘｄ−ｘに結合する（例えば電気的に結合する）ことを示しているが、それぞれの第２のコンタクト２０Ｘｄ−ｘに結合される（例えば電気的に結合される）相互接続の個数は、２個でもよく、あるいは３個より多くてもよく、例えば、４個、５個、６個、あるいはそれより多くてもよい。

図１Ｂに示したチップ１０Ｘと比較すると、図２に示すチップ２０Ｘは、再配線構造２０ＸＲ−１〜２０ＸＲ−８を含むことができ、それらは、例えば、それぞれの第１のコンタクト２０Ｘｃ−１〜２０Ｘｃ−８からそれぞれの第２のコンタクト２０Ｘｄ−１〜２０Ｘｄ−８まで電気接続の再経路付けを行うことができる。例えば、図２に示すように、再配線構造２０ＸＲ−１は、第１のコンタクト２０Ｘｃ−１から第２のコンタクト２０Ｘｄ−１まで電気接続を再配線することができる。

図１Ｂに示したチップ１０Ｘと比較すると、図２に示すチップ２０Ｘは、それぞれの第２のコンタクト２０Ｘｄ−１〜２０Ｘｄ−８に結合される（例えば電気的に結合される）複数の相互接続２０ＸＩＲ−１〜２０ＸＩＲ−８を含むことができる。例えば、図２に示すように、第１の複数の相互接続２０ＸＩＲ−１を第１の第２のコンタクト２０Ｘｄ−１に結合させる（例えば電気的に結合させる）ことができる。

図２に示すチップ２０Ｘは、複数の相互接続２０ＸＩＲ−１〜２０ＸＩＲ−８によって、別のチップ（図２では示していないが、例えば図３を参照のこと）に結合する（例えば電気的に結合する）ことができる。

チップ１０Ｘを含む図１Ｂに示した従来の配置では、チップコンタクト１０Ｘｃ−ｘ当たり１つのみの相互接続１０６−ｘがある。したがって、相互接続が多数である場合、比較的高い確率で、チップ１０Ｘと別のチップとの間の相互接続１０６−ｘのうちの少なくとも１つを介した結合（例えば電気的結合）が、以下の理由のうちの少なくとも１つによって失敗することがあり得る。すなわち、複数の相互接続１０６−ｘの不均一な高さ、複数の相互接続１０６−ｘから欠落した少なくとも１つの相互接続、少なくとも１つのコンタクト１０Ｘｃ−ｘ上の失われた濡れ性（例えばフラックス）、汚染（例えば、相互接続１０６−ｘおよび／または少なくとも１つのコンタクト１０Ｘｃ−ｘに、または、その上に配置された汚染物質による）、ならびに、チップ１０Ｘおよび他のチップの位置ずれ、のうちの少なくとも１つによって失敗し得る。したがって、歩留まりが上述したように比較的低くなり得る。

しかし、チップ２０Ｘを含むチップ装置では、各チップコンタクトのために、すなわちチップ２０Ｘの第１のコンタクト２０Ｘｃ−ｘの各々のために、複数の相互接続（例示として１つまたは複数のバックアップ相互接続を含む）を設けることができる。例えば、第１のコンタクト２０Ｘｃ−１は、再配線構造２０ＸＲ−１を介して第１の第２のコンタクト２０Ｘｄ−１に結合され、第１の第２のコンタクト２０Ｘｄ−１（そして、ひいては第１のコンタクト２０Ｘｃ−１）を他のチップに結合させるために、第１の複数の相互接続２０ＸＩＲ−１（この例では３つの相互接続を含む）が設けられる。第１の複数の相互接続２０ＸＩＲ−１のうちの少なくとも１つが、第１の第２のコンタクト２０Ｘｄ−１（そして、ひいては第１のコンタクト２０Ｘｃ−１）を他のチップのそれぞれの対応するコンタクトに実際に結合させる確率は、図１Ｂに示したような１つの相互接続のみの場合より、かなり高くなり得る。同様の考察が、図示のようにやはり１つ以上のバックアップ相互接続を備え得るチップ２０Ｘの他のコンタクト２０Ｘｃ−２、２０Ｘｃ−３、・・・、２０Ｘｃ−８にも当てはまる（図２においては、コンタクト２０Ｘｃ−ｘの全てについて、３つの相互接続が設けられているが、コンタクト２０Ｘｃ−ｘのうちの一部のみにバックアップ相互接続を設けてもよいし、あるいは、様々なコンタクト２０Ｘｃ−１、２０Ｘｃ−２、・・・、２０Ｘｃ−８について、バックアップ相互接続の数が異なってもよい）。したがって、チップ２０Ｘの全てのチップコンタクト（すなわち、示された実施例におけるコンタクト２０Ｘｃ−１、・・・、２０Ｘｃ−８）が他のチップのそれぞれの対応物に電気的に結合される確率は、著しく増加されることができ、このようにして、チップスタックプロセスの歩留まりが増加され得る。

図２に示すチップ２０Ｘによってもたらされる１つの効果は、例えば複数の相互接続２０ＸＩＲ−１〜２０ＸＩＲ−８によって、チップ２０Ｘのコンタクトとチップ２０Ｘに結合され得る（例えば電気的に結合され得る）他のチップのそれぞれ対応するコンタクトとの間の少なくとも１つのバックアップ電気接続の提供であり得る。このように、チップ２０Ｘと他のチップとの間の１つまたは複数の電気接続は、例えば２重化若しくは３重化、または他の係数によって多重化されることができ、このようにして、チップ間の適切な電気的結合の確率を増加させることができる。例えば、上述した理由（または他の理由）のいずれか１つ、またはそれらの任意の組み合わせによって、第１の複数の相互接続２０ＸＩＲ−１のうちの１つの相互接続が、チップ２０Ｘの第１のコンタクト２０Ｘｃ−１を、他のチップのそれぞれの対応するコンタクトに結合させる（例えば電気的に結合させる）ことに失敗することがあったとしても、意図する結合（例えば電気的結合）を提供し得る第１の複数の相互接続２０ＸＩＲ−１のうちの少なくとも１つの他の相互接続が存在し得る。同様の考察が、図２に示す他の第１のコンタクト２０Ｘｃ−２、・・・、２０Ｘｃ−８にも当てはまり得る。例として、チップ２０Ｘのそれぞれの第１のコンタクト２０Ｘｃ−ｘ上の信号は、２つ以上の信号経路を介して（例えば対応する第２のコンタクト２０Ｘｄ−１および再配線構造２０ＸＲ−ｘを介してそれぞれの第１のコンタクト２０Ｘｃ−ｘに結合されたそれぞれの複数の相互接続２０ＸＩＲ−ｘを介して）、チップ２０Ｘと他のチップとの間で交換することができる。したがって、これによって、チップ２０Ｘのそれぞれの第１のコンタクト２０Ｘｃ−ｘと、チップ２０Ｘが結合し得る（例えば電気的に結合し得る）別のチップのそれぞれの対応するコンタクトとの間に少なくとも１つの接続（例えば電気接続）を有する確率を上げることができる。

したがって、チップ２０Ｘによりもたらされる１つの効果は、チップ２０Ｘおよび別のチップの不正確なアライメントにもかかわらずに高い歩留まりとなり得ることである。

チップ２０Ｘによりもたらされる１つの効果は、チップ２０Ｘを含むチップ装置に関する高い歩留まりであり得る。

チップ２０Ｘによりもたらされる１つの効果は、チップ２０Ｘを含むチップ装置に関する低い製造コストでの高い歩留まりであり得る。

チップ２０Ｘによりもたらされる１つの効果は、チップ２０Ｘを含むチップ装置における相互接続の高さばらつきにもかかわらずに高い歩留まりとなり得ることである。

チップ２０Ｘによりもたらされる１つの効果は、チップ２０Ｘを含むチップ装置に１つまたは複数の欠落した相互接続があったとしても高い歩留まりとなり得ることである。

チップ２０Ｘによりもたらされる１つの効果は、チップ２０Ｘを含むチップ装置に含まれ得るコンタクト上および／または他の相互接続上の相互接続の不正確な配置にもかかわらずに高い歩留まりとなり得ることである。

チップ２０Ｘによりもたらされる１つの効果は、例えばワイドＩ／Ｏメモリースタックプロセスといったロジック−メモリースタックプロセスなどのチップスタックプロセスの歩留まりが向上され得ることである。

図３は、第１のチップ２０２および第２のチップ２０４を含むことができるチップ装置３００を示す。

図３に示すチップ装置３００では、第１のチップ２０２は、例えば、図２に示したチップ２０Ｘと同一なものとすることができる。特に、図２に示したビュー２００は、図３に示す線Ｂ−Ｂ’に沿ったチップ装置３００のビューであってもよい。別の例として、図３に示す第１のチップ２０２は、図２に示した線Ｃ−Ｃ’に沿った図２に示したチップ２０Ｘのビューであってもよい。したがって、図２に示したチップ２０Ｘに関して上述した様々な効果は、図３に示すチップ装置３００に、類似して当てはまり得る。

第１のチップ２０２は、第１の面２０２ａおよび第１の面２０２ａの反対側の第２の面２０２ｂを有することができる。第１のチップ２０２の第１の面２０２ａおよび第２の面２０２ｂは、それぞれ第１のチップ２０２の背面および前面を含んでもよいし、あるいは、それぞれ第１のチップ２０２の背面および前面であってもよい。別の例として、第１のチップ２０２の第１の面２０２ａおよび第２の面２０２ｂは、それぞれ第１のチップ２０２の頂面および底面を含んでもよいし、あるいは、それぞれ第１のチップ２０２の頂面および底面であってもよい。第１のチップ２０２は、前面２０２ｂを下に向けて（第１のチップ２０２と第２のチップ２０４との間の接合面に背を向けて）、例えば図３に示すボールグリッドアレイに向けて、典型的なフリップチップ配置のように配置されてもよい。

第１のチップ２０２は半導体基板を含むことができ、半導体基板は半導体材料を含んでもよいし、あるいは半導体材料から構成されてもよい。半導体材料は、シリコン、ゲルマニウム、窒化ガリウム、ガリウム砒素、およびシリコンカーバイドからなる一群の材料から選択される少なくとも１つの材料を含んでもよいし、あるいは、その材料であってもよい。しかし、他の材料も同様に可能である。

第１のチップ２０２は、論理チップを含んでもよいし、あるいは、論理チップであってもよい。言い換えれば、第１のチップ２０２は、論理応用のためのチップ（またはダイ）を含んでもよいし、あるいは、論理応用のためのチップ（またはダイ）であってもよい。例えば、第１のチップ２０２は、中央処理装置（ＣＰＵ）、ＧＰＵ（グラフィック処理装置）、ＡＰ（アプリケーションプロセッサ）、ベースバンドモデム、マイクロコントローラなどのプロセッサを含んでもよいし、あるいは、プロセッサであってもよい。

第１のチップ２０２は、少なくとも１つの第１のコンタクト２０２ｃ−１、２０２ｃ−５を含むことができる。例えば、第１のチップ２０２の第１のコンタクト２０２ｃ−１および第１のコンタクト２０２ｃ−５は、図２に示したチップ２０Ｘの第１のコンタクト２０Ｘｃ−１および第１のコンタクト２０Ｘｃ−５と、それぞれ同一なものとすることができる。

第１のチップ２０２は、少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５を含むことができる。例えば、第１のチップ２０２の第２のコンタクト２０２ｄ−１および第２のコンタクト２０２ｄ−５は、図２に示したチップ２０Ｘの第２のコンタクト２０Ｘｄ−１および第２のコンタクト２０Ｘｄ−５と、それぞれ同一なものとすることができる。

少なくとも１つの第１のコンタクト２０２ｃ−１、２０２ｃ−５、および／または、少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５は、一群の導電性材料から選択される少なくとも１つの導電性材料を含んでもよいし、あるいはそれから構成されてもよい。一群の導電性材料は、金属または金属合金から構成され得るが、他の導電性材料も同様に可能である。例えば、少なくとも１つの第１のコンタクト２０２ｃ−１、２０２ｃ−５、および／または、少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５は、銅、ニッケル、金、パラジウム、チタン、クロム、タングステン、若しくはアルミニウム、または上記の材料の１つ以上を含む金属合金若しくは金属スタックを含んでもよいし、あるいはそれらから構成されてもよい。

第１のチップ２０２は、少なくとも１つの再配線構造２０２Ｒ−１、２０２Ｒ−５を含むことができる。例えば、第１のチップ２０２の再配線構造２０２Ｒ−１および再配線構造２０２Ｒ−５は、図２に示したチップ２０Ｘの再配線構造２０ＸＲ−１および再配線構造２０ＸＲ−５と同一なものとすることができる。

少なくとも１つの再配線構造２０２Ｒ−１、２０２Ｒ−５は、少なくとも１つの第１のコンタクト２０２ｃ−１、２０２ｃ−５を、第１のチップ２０２の少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５に結合させる（例えば電気的に結合させる）ことができる。例えば、少なくとも１つの再配線構造２０２Ｒ−１、２０２Ｒ−５は、第１のチップ２０２の少なくとも１つの第１のコンタクト２０２ｃ−１、２０２ｃ−５から、第１のチップ２０２の少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５までの電気接続を再分配および／または再配置することができ、あるいは逆もまた然りである。

少なくとも１つの再配線構造２０２Ｒ−１、２０２Ｒ−５は、例えば、第１のチップ２０２の第１の面２０２ａに配置することができる再配線層（ＲＤＬ）を含むことができる。少なくとも１つの再配線構造２０２Ｒ−１、２０２Ｒ−５（例えばＲＤＬ）は、例えば、単一レベル（例えば単一層）ＲＤＬを含んでもよいし、あるいは、単一レベル（例えば単一層）ＲＤＬであってもよい。例えば、少なくとも１つの再配線構造２０２Ｒ−１、２０２Ｒ−５は、２層以上の誘電体層の間に配置される単一の金属層を含み得る単一レベルＲＤＬを含んでもよいし、あるいは、その単一レベルＲＤＬであってもよい。少なくとも１つの再配線構造２０２Ｒ−１、２０２Ｒ−５（例えばＲＤＬ）は、例えば、マルチレベル（例えば多層）ＲＤＬを含んでもよいし、あるいは、マルチレベル（例えば多層）ＲＤＬであってもよい。例えば、少なくとも１つの再配線構造２０２Ｒ−１、２０２Ｒ−５は、マルチレベルＲＤＬを含んでもよいし、あるいは、マルチレベルＲＤＬであってもよく、マルチレベルＲＤＬは、複数の金属層および誘電体層、例えば、３層以上の誘電体層を含み得る、またはそれらから構成され得る絶縁層内に配置される少なくとも２層の金属層を含むことができる。

第１のチップ２０２の第１の面２０２ａ（例えば前面）に配置された少なくとも１つの再配線構造２０２Ｒ−１、２０２Ｒ−５は、第１のチップ２０２の前工程メタライゼーション層を含んでもよいし、あるいは、前工程メタライゼーション層であってもよく、例えば、１つまたは複数の最終チップメタル（例えばメタルＮおよび／またはメタル（Ｎ−１）および／またはメタル（Ｎ−２）など）で実現されてもよい。あるいは、少なくとも１つの再配線構造２０２Ｒ−１、２０２Ｒ−５は、前工程メタライゼーション層およびパシベーション層の完了後に形成される再配線層として実現されてもよい。

少なくとも１つの再配線構造２０２Ｒ−１、２０２Ｒ−５は、一群の導電性材料から選択される少なくとも１つの導電性材料を含んでもよいし、あるいはそれから構成されてもよい。一群の導電性材料は、金属または金属合金から構成され得るが、他の導電性材料も同様に可能である。例えば、少なくとも１つの再配線構造２０２Ｒ−１、２０２Ｒ−５は、銅、ニッケル、金、パラジウム、チタン、クロム、タングステン、若しくはアルミニウム、または上記の材料の１つ以上を含む金属合金若しくは金属スタックを含んでもよいし、あるいはそれらから構成されてもよい。

第１のチップ２０２は、少なくとも１つの貫通ビア２２２−１、２２２−５を含むことができる。第１のチップ２０２が、シリコンを含むか、あるいはシリコンから構成される例では、少なくとも１つの貫通ビア２２２−１、２２２−５は、例えば、シリコン貫通ビア（ＴＳＶ）を含んでもよいし、あるいは、ＴＳＶであってもよい。

第１のチップ２０２の少なくとも１つの貫通ビア２２２−１、２２２−５は、第１のチップ２０２の第２の面２０２ｂから第１の面２０２ａまで延在することができ、逆もまた然りである。第１のチップ２０２の少なくとも１つの貫通ビア２２２−１、２２２−５は、第１のチップ２０２の第１の面２０２ａに形成される（例えば、そこに、またはその上に配置される）少なくとも１つの第１のコンタクト２０２ｃ−１、２０２ｃ−５に結合する（例えば電気的に結合する）ことができる。例えば、それぞれの貫通ビアが、それぞれの第１のコンタクトに結合する（例えば電気的に結合する）ことができる。例えば、貫通ビア２２２−１および貫通ビア２２２−５は、それぞれ、第１のチップ２０２の第１のコンタクト２０２ｃ−１および第１のコンタクト２０２ｃ−５に結合する（例えば電気的に結合する）ことができる。

少なくとも１つの貫通ビア２２２−１、２２２−５は、少なくとも１つの第１のコンタクト２０２ｃ−１、２０２ｃ−５の下に配置することができる。例えば、貫通ビア２２２−１および貫通ビア２２２−５は、それぞれ、第１のチップ２０２の第１のコンタクト２０２ｃ−１および第１のコンタクト２０２ｃ−５の下に配置することができる。少なくとも１つの貫通ビア２２２−１、２２２−５（例えば、少なくとも１つの第１のコンタクト２０２ｃ−１、２０２ｃ−５の下に配置される）は、図３に示すように、第１のチップ２０２の少なくとも１つの第１のコンタクト２０２ｃ−１、２０２ｃ−５と接触（例えば物理的に接触、例えば直接に物理的接触）することができる。

少なくとも１つの貫通ビア２２２−１、２２２−５は、例えば、一群の導電性材料から選択される少なくとも１つの導電性材料を含んでもよいし、あるいはそれから構成されてもよい。一群の導電性材料は、金属または金属合金を含んでもよいし、あるいはそれから構成されてもよい。例えば、一群の導電性材料は、アルミニウム、銅、タングステン、チタン、ニッケル、金、導電性ペースト（例えば導電性粒子を充填されたポリマー）およびドープされたシリコンから構成することができるが、他の導電性材料も同様に可能である。

チップ装置３００は、第２のチップ２０４を含むことができる。

第２のチップ２０４は、メモリーチップを含んでもよいし、あるいはメモリーチップであってもよい。例えば、第２のチップ２０４は、例えばダイナミックＲＡＭ（ＤＲＡＭ）チップなどのランダムアクセスメモリー（ＲＡＭ）チップを含んでもよいし、あるいはランダムアクセスメモリー（ＲＡＭ）チップであってもよく、また他のメモリーチップも同様に可能である。

第２のチップ２０４は、第１の面２０４ａおよび第１の面２０４ａの反対側の第２の面２０４ｂを有することができる。第２のチップ２０４の第１の面２０４ａおよび第２の面２０４ｂは、それぞれ第２のチップ２０４の前面および背面を含んでもよいし、あるいはそれぞれ第２のチップ２０４の前面および背面であってもよい。別の例として、第２のチップ２０４の第１の面２０４ａおよび第２の面２０４ｂは、それぞれ第２のチップ２０４の底面および頂面を含んでもよいし、あるいはそれぞれ第２のチップ２０４の底面および頂面であってもよい。

第２のチップ２０４は半導体基板を含むことができ、半導体基板は半導体材料を含んでもよいし、あるいは半導体材料から構成されてもよい。半導体材料は、シリコン、ゲルマニウム、窒化ガリウム、ガリウム砒素、およびシリコンカーバイドからなる一群の材料から選択される少なくとも１つの材料を含んでもよいし、あるいは、その材料であってもよい。しかし、他の材料も同様に可能である。

第２のチップ２０４は、少なくとも１つのコンタクト２０４ｄ−１、２０４ｄ−５を含むことができ、それは、図３に示すように、第２のチップ２０４の第１の面２０４ａに形成することができる。少なくとも１つのコンタクト２０４ｄ−１、２０４ｄ−５は、一群の導電性材料から選択される少なくとも１つの導電性材料を含んでもよいし、あるいはそれから構成されてもよい。一群の導電性材料は、金属または金属合金から構成され得るが、他の導電性材料も同様に可能である。例えば、少なくとも１つのコンタクト２０４ｄ−１、２０４ｄ−５は、銅、ニッケル、金、パラジウム、チタン、クロム、タングステン、若しくはアルミニウム、または上記の材料の１つ以上を含む金属合金若しくは金属スタックを含んでもよいし、あるいはそれらから構成されてもよい。

チップ装置３００は、複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５を含むことができる。

複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５は、一群の導電性材料から選択される少なくとも１つの導電性材料を含んでもよいし、あるいはそれから構成されてもよい。一群の導電性材料は、金属または金属合金から構成することができる。例えば、複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５は、はんだ材料（例えばスズ、銀および銅の合金）から構成することができる。別の例では、複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５は、銅または銅合金から構成することができる。

複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５は、複数のバンプを含んでもよいし、複数のバンプであってもよい。複数のバンプとしては、例えば、はんだバンプおよび／またはマイクロバンプ（例えばマイクロはんだバンプ）および／またはフリップチップバンプ（例えばマイクロフリップチップバンプ）および／またはピラーバンプ（例えばマイクロピラーバンプ）などがある。

複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５は、高さＨを有することができる。ここで高さＨは、例えば、第１のチップ２０２の第１の面２０２ａに垂直な方向および／または第２のチップ２０４の第１の面２０４ａに垂直な方向に測定される、複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５の最も広い大きさを指すことができる。複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５の高さＨは、図１Ａに示した相互接続１０６−ｘの高さＨと類似または同じであってもよい。

複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５は、幅Ｗを有することができる。ここで幅Ｗは、例えば、高さＨに垂直な方向に測定される、複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５の最も広い大きさを指すことができる。複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５の幅Ｗは、図１Ａに示した相互接続１０６−ｘの幅Ｗと類似または同じであってもよい。

第１のチップ２０２は、例えば複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５を介して、第２のチップ２０４に結合する（例えば電気的に結合する）ことができる。第２のチップ２０４は、例えば複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５を介して、第１のチップ２０２に結合する（例えば電気的に結合する）ことができる。言い換えれば、第１のチップ２０２および第２のチップ２０４は、複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５を介して、互いに結合することができる。

第１のチップ２０２と第２のチップ２０４との間に配置された複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５の少なくとも１つの相互接続は、例えば、第１のチップ２０２および第２のチップ２０４を互いに結合させる（例えば電気的に結合させる）ことができる。

複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５は、第１のチップ２０２の少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５に形成する（例えば、そこに、またはその上に配置する）ことができる。このような例では、複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５は、第１のチップ２０２の少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５に結合する（例えば電気的に結合する）ことができる。例えば、複数の相互接続２０２ＩＲ−１および複数の相互接続２０２ＩＲ−５は、それぞれ、第１のチップ２０２の第２のコンタクト２０２ｄ−１および第２のコンタクト２０２ｄ−５に結合する（例えば電気的に結合する）ことができる。第１のチップ２０２の少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５に結合する（例えば電気的に結合する）複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５のうちの１つまたは複数が、第２のチップ２０４の少なくとも１つのコンタクト２０４ｄ−１、２０４ｄ−５に結合（例えば電気的に結合する）され得る。このような例では、複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５の１つまたは複数が、第１のチップ２０２の少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５を、第２のチップ２０４の少なくとも１つのコンタクト２０４ｄ−１、２０４ｄ−５に結合させることができる。例えば、複数の相互接続２０２ＩＲ−１のうちの少なくとも１つの相互接続が、第１のチップ２０２の第２のコンタクト２０２ｄ−１を、第２のチップ２０４のコンタクト２０４ｄ−１に結合させることができる。同様に、複数の相互接続２０２ＩＲ−５のうちの少なくとも１つの相互接続が、第１のチップ２０２の第２のコンタクト２０２ｄ−５を、第２のチップ２０４のコンタクト２０４ｄ−５に結合させることができる。言い換えれば、第１のチップ２０２の第２のコンタクト２０２ｄ−１と第２のチップ２０４のコンタクト２０４ｄ−１との間に、複数の相互接続２０２ＩＲ−１の相互接続のうちの少なくとも１つを介した電気接続が存在し得る。同様に、第１のチップ２０２の第２のコンタクト２０２ｄ−５と第２のチップ２０４のコンタクト２０４ｄ−５との間に、複数の相互接続２０２ＩＲ−５の相互接続のうちの少なくとも１つを介した電気接続が存在し得る。同様の考察が、第１のチップ２０２の他の第２のコンタクトおよび第２のチップ２０４のそれぞれの対応するコンタクトにも当てはまり得る。

複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５は、第２のチップ２０４の少なくとも１つのコンタクト２０４ｄ−１、２０４ｄ−５に形成（例えば、そこに、またはその上に配置）してもよい。このような例では、複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５は、第２のチップ２０４の少なくとも１つのコンタクト２０４ｄ−１、２０４ｄ−５に結合する（例えば電気的に結合する）ことができる。例えば、複数の相互接続２０２ＩＲ−１および複数の相互接続２０２ＩＲ−５が、それぞれ第２のチップ２０４のコンタクト２０４ｄ−１およびコンタクト２０４ｄ−５に結合する（例えば電気的に結合する）ことができる。第２のチップ２０４の少なくとも１つのコンタクト２０４ｄ−１、２０４ｄ−５に結合される（例えば電気的に結合される）複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５のうちの１つまたは複数が、第１のチップ２０２の少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５に結合（例えば電気的に結合）され得る。このような例では複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５の１つまたは複数が、第２のチップ２０４の少なくとも１つのコンタクト２０４ｄ−１、２０４ｄ−５を、第１のチップ２０２の少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５に結合させることができる。例えば、複数の相互接続２０２ＩＲ−１のうちの少なくとも１つの相互接続が、第２のチップ２０４のコンタクト２０４ｄ−１を、第１のチップ２０２の第２のコンタクト２０２ｄ−１に結合させることができる。同様に、複数の相互接続２０２ＩＲ−５のうちの少なくとも１つの相互接続が、第２のチップ２０４のコンタクト２０４ｄ−５を、第１のチップ２０２の第２のコンタクト２０２ｄ−５に結合させることができる。言い換えれば、第２のチップ２０４のコンタクト２０４ｄ−１と第１のチップ２０２の第２のコンタクト２０２ｄ−１との間に、複数の相互接続２０２ＩＲ−１のうちの少なくとも１つの相互接続を介した電気接続が存在し得る。同様に、第２のチップ２０４のコンタクト２０４ｄ−５と第１のチップ２０２の第２のコンタクト２０２ｄ−５との間に、複数の相互接続２０２ＩＲ−５のうちの少なくとも１つの相互接続を介した電気接続が存在し得る。同様の考察が、第２のチップ２０４の他のコンタクトおよび第１のチップ２０２のそれぞれの対応する第２のコンタクトにも当てはまり得る。

チップ装置３００は、複数のはんだボール２１２を含むことができる。第１のチップ２０２（例えば論理チップ）は、再配線層（ＲＤＬ）２１６（例えば前面ＲＤＬ）によって、複数のはんだボール２１２のうちの少なくとも１つのはんだボールに電気的に接続され得る。ＲＤＬ２１６は、例えば、絶縁層２１７（例えば誘電体層）内に部分的に、または完全に配置することができる。ＲＤＬ２１６は、第１のチップ２０２から複数のはんだボール２１２までの電気接続を再分配且つ／或いは再配置することができる。

図１Ａについて上述したように、Ｉ／Ｏ（例えば、第２のチップ２０４と第１のチップ２０２との間で信号が進行するための経路を指す）は少なくとも、例えば、図３に示すように少なくとも１つの第１のコンタクト２０２ｃ−１、２０２ｃ−５に結合（例えば電気的に結合）され得る少なくとも１つの貫通ビア２２２−１、２２２−５によって提供され得る。

図３に示すように、第１のチップ２０２の、少なくとも１つの第１のコンタクト２０２ｃ−１、２０２ｃ−５、少なくとも１つの再配線構造２０２Ｒ−１、２０２Ｒ−５、および少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５は、例えば、少なくとも１つの伝導経路（例えば導電経路）を形成することができる。したがって、少なくとも１つのＩ／Ｏは、第１のチップ２０２の中心またはその近くに位置し得る領域Ｒから、第１のチップ２０２の別の領域（例えば周辺領域またはエッジ領域）まで、（例えば少なくとも１つの再配線構造２０２Ｒ−１、２０２Ｒ−５によって）再経路付けされることができる。

図３に示すように、第１のチップ２０２の少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５と、第２のチップ２０４の少なくとも１つのコンタクト２０４ｄ−１、２０４ｄ−５とに、複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５を結合する（例えば電気的に結合する）ことができる。

したがって、それぞれの貫通ビア２２２−１、２２２−５に対して、２つ以上の信号経路が存在し得る。例えば、貫通ビア２２２−１に対して、３つの信号経路（例えば複数の相互接続２０２ＩＲ−１の各相互接続を介して提供される）が存在し得る。したがって、複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５は、第１のチップ２０２と第１のチップ２０２に結合され得る（例えば電気的に結合され得る）第２のチップ２０４との間に、少なくとも１つのバックアップ電気接続を提供することができる。例えば、複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５のうち１つの相互接続が、第１のチップ２０２を第２のチップ２０４に結合させる（例えば、電気的に結合する）ことに失敗したとしても、意図する結合（例えば電気的結合）を提供し得る少なくとも１つの他の相互接続が存在し得る。例えば、複数の相互接続２０２ＩＲ−１のうち１つの相互接続が、第１のチップ２０２の第２のコンタクト２０２ｄ−１と第２のチップ２０４のコンタクト２０４ｄ−１との間に結合（例えば電気的結合）を形成することに失敗したとしても、意図する結合を提供し得る複数の相互接続２０２ＩＲ−１のうちの少なくとも１つの他の相互接続が存在することができ、このようにして、第１のチップ２０２の第２のコンタクト２０２ｄ−１と第２のチップ２０４のコンタクト２０４ｄ−１との間に、少なくとも１つの信号経路を確保することができる。同様の考察が、第１のチップ２０２の第２のコンタクト２０２ｄ−５と第２のチップ２０４の対応するコンタクト２０４ｄ−５、および／または第１のチップ２０２および第２のチップ２０４の対応し合う他のコンタクトペアにも当てはまり得る。

図３に示す例では、複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５の各相互接続は、少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５に配置することができ、それらは、例えば、第１のチップ２０２のエッジの近くに配置することができる。しかし、別の例では、複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５は、第１のチップ２０２の少なくとも１つの第１のコンタクト２０２ｃ−１、２０２ｃ−５と少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５との間に分布されてもよい。

図４は、複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５が第１のチップ２０２の少なくとも１つの第１のコンタクト２０２ｃ−１、２０２ｃ−５と少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５との間に分布され得る、第１のチップ２０２および第２のチップ２０４を含むチップ装置４００を示している。

図４の符号で図３の符号と同じものは、図３の要素と同一または類似の要素を示す。したがって、それらの要素については、ここで再度詳しく述べることはしないで、上記の記述を参照する。図３に示すチップ装置３００に関して上述した様々な効果は、図４に示すチップ装置４００に、類似して当てはまり得る。以下では、図４と図３の違いを説明する。

図４に示すように、複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５のうちの少なくとも１つの相互接続が、第１のチップ２０２の少なくとも１つの第１のコンタクト２０２ｃ−１、２０２ｃ−５に形成（例えば、そこに、またはその上に配置）され得る。そして、複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５のうちの少なくとも１つの他の相互接続は、第１のチップ２０２の少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５に形成（例えば、そこに、またはその上に配置）され得る。

このような例では、第２のチップ２０４の少なくとも１つのコンタクト２０４ｄ−１、２０４ｄ−５は、横方向の拡がりを有することができ、その横方向の拡がりは、第１のチップ２０２の少なくとも１つの第１のコンタクト２０２ｃ−１、２０２ｃ−５に形成される（例えば、そこに、またはその上に配置される）少なくとも１つの相互接続が、第２のチップ２０４の少なくとも１つのコンタクト２０４ｄ−１、２０４ｄ−５と接触（例えば物理的接触、例えば直接的な物理的接触）し得るように、十分に広くされ得る。これは、例えば、第１のチップ２０２の少なくとも１つの第１のコンタクト２０２ｃ−１、２０２ｃ−５に形成される（例えば、そこに、またはその上に配置される）少なくとも１つの相互接続を、第２のチップ２０４の少なくとも１つのコンタクト２０４ｄ−１、２０４ｄ−５に結合させる（例えば電気的に結合させる）ことができ、あるいは逆もまた然りである。

上述したように、少なくとも１つの貫通ビア２２２−１、２２２−５は、第１のチップ２０２の中心またはその近くに位置し得る領域Ｒに配置することができる。したがって、少なくとも１つの第１のコンタクト２０２ｃ−１、２０２ｃ−５に結合される相互接続は、所与のＩ／Ｏに関して第１のチップ２０２と第２のチップ２０４との間の信号経路の距離を最小にし得る。

第１のチップ２０２の第１の面２０２ａが大きいものとなり得る例では、全ての信号経路が、例えば、第１のチップ２０２の第１の面２０２ａで、（例えば少なくとも１つの貫通ビア２２２−１、２２２−５から、例えば少なくとも１つの再配線構造２０２Ｒ−１、２０２Ｒ−５によって）再経路付けされ得る。

全ての信号経路の再経路付けに適応できるのに十分なほど第１のチップ２０２の第１の面２０２ａが大きくない例では、第１のチップ２０２および／または第２のチップ２０４は、チップの１つまたは複数の側面から横に延在する拡張層によって少なくとも部分的に囲まれてもよく、例えば、埋込型ウエハレベルボールグリッドアレイ（ｅＷＬＢ）パッケージに含められてもよい。それは、例えば、全ての信号経路の再経路付けに十分な大きさの実装領域を提供することができる。

ある例では、全ての信号経路が再経路付けを必要とするわけではないことがある。例えば、チップに対する電源信号（例えば接地、ＶＤＤ、ＶＳＳなど）の供給は、いずれにしろ多くの電気接続によって実現され得るので、故に、これらの接続のうちの１つまたは複数はバックアップされる必要がないことがある。例えば、全てが同じ電源電位（例えば接地電位）を提供する複数の経路のうちの１つの経路は、再経路付けされる必要がないこともあるし、且つ／或いは、例えば複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５を介するなどでバックアップ経路を提供される必要がないこともある。例えば、図９は、ＪＥＤＥＣ標準規格によるワイドＩ／Ｏロジック−メモリーインターフェースの入力／出力（Ｉ／Ｏ）接続を示すテーブル９００を示している。これから分かるように、各ブロックは３００個のＩ／Ｏを有することができるが、Ｉ／Ｏのいくつかは同じ信号を担持し得る。例えば、「ＶＤＤ１」は６個のＩ／Ｏによって提供されることができ、「ＶＤＤ２」は２０個のＩ／Ｏによって提供されることができ、「ＶＤＤＱ」は１６個のＩ／Ｏによって提供されることができる、等々である。また、テーブルに示されるように、Ｉ／Ｏのうちの幾つか（「ＮＣ」）は使用されないか、または接続されることができない。したがって、それらの信号（テーブル中に円で示す）のうちの１つまたは複数は、再経路付けされる必要がないこともあり、且つ／或いは、例えば複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５を介するなどでバックアップ信号経路を提供される必要がないこともある。

それぞれの貫通ビア２２２−１、２２２−５について２つ以上の信号経路を設けることで、チップスタック後のチップ装置３００および／またはチップ装置４００の歩留まりを高めることができるが、第１のチップ２０２（例えば論理チップ）と第２のチップ２０４（例えばメモリーチップ）との間に複数の相互接続（コンタクト当たり）が同時に実現されると、チップ装置（例えば、スタックされたワイドＩ／Ｏ ＤＲＡＭ）の電気的性能が低下することがある。したがって、第１のチップ２０２と第２のチップ２０４との間で、１つの信号が、おそらくは異なる信号伝送特性を有する２つ以上の信号経路によって交換されることを回避するために、スタックプロセス後に、機能する信号経路の数を再び減らす（例えば、貫通ビア２２２−ｘ当たり正確に１つの信号経路にする）ことが望ましい場合がある。信号経路の削減は、例えば、信号経路内に設けられ得る１つ以上のヒューズ（例えばｅヒューズまたはレーザーヒューズ）を溶断することによって、達成することができる。言い換えれば、ヒューズの溶断は、電気接続とそのバックアップ電気接続との選択に適用することができる。

例えば、ある信号が、第１のチップ２０２と第２のチップ２０４との間で、特定の長さを有する信号経路（例えば、貫通ビア２２２−１から、複数の相互接続２０２ＩＲ−１のうちの１つの相互接続を介して、第２のチップ２０４まで通じる信号経路）上で交換されることができるとともに、同一の信号が、第１のチップ２０２と第２のチップ２０４との間で、異なる長さを有するバックアップ信号経路（例えば、貫通ビア２２２−１から、複数の相互接続２０２ＩＲ−１のうちの別の相互接続を介して、第２のチップ２０４まで通じる信号経路）上で交換され得ることがある。このような例において、信号経路とバックアップ信号経路との間での選択にヒューズ溶断を適用することができる。

それぞれの貫通ビア２２２−１、２２２−５について２つ以上の信号経路を設けることで、チップ装置３００および／またはチップ装置４００の歩留まりを高め得るが、第１のチップ２０２と第２のチップ２０４と間の機能していない接続（例えば電気接続）を切断することが望ましい場合がある。

したがって、チップ装置は少なくとも１つのヒューズを含むことができ、そのヒューズは、例えば、第１のチップ２０２と第２のチップ２０４との間の少なくとも１つの機能していない接続（例えば電気接続）を切断するため、および／または、信号経路とバックアップ信号経路との間での選択を行うために、溶断することができる。

溶断は、例えば、複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５の試験（例えば電気的試験）の後で実行することができ、その試験は、例えば、第１のチップ２０２と第２のチップ２０４との間の機能している接続および機能していない接続（例えば電気接続）または相互接続を示すことができる。試験に基づいて、例えば、複数の接続または相互接続のうちの最も好適な接続または相互接続を決定し、それから溶断によって複数の接続または相互接続のうちのより好適でない接続または相互接続を除去することが可能になり得る。

図５は、第１のチップ２０２、第２のチップ２０４、および少なくとも１つのヒューズ５０２−１、５０２−５を含むチップ装置５００を示す。

図５の符号で図３の符号と同じものは、図３の要素と同一または類似の要素を示す。したがって、それらの要素については、ここで再度詳しく述べることはしないで、上記の記述を参照する。図３に示したチップ装置３００に関して上述した様々な効果は、図５に示すチップ装置５００に、類似して当てはまり得る。以下では、図５と図３の違いを説明する。

チップ装置５００は、第１のチップ２０２の第１のコンタクト２０２ｃ−１、２０２ｃ−５と複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５との間に結合（例えば電気的に結合）され得る少なくとも１つのヒューズ５０２−１、５０２−５を含むことができる。例えば、図５に示すチップ装置５００では、少なくとも１つのヒューズ５０２−１は、例えば、少なくとも１つの再配線構造２０２Ｒ−１内に含められることができ、第１のチップ２０２の第１のコンタクト２０２ｃ−１と複数の相互接続２０２ＩＲ−１との間に結合され得る。図５に示すチップ装置５００では、少なくとも１つのヒューズ５０２−５は、例えば、少なくとも１つの再配線構造２０２Ｒ−５内に含められることができ、第１のチップ２０２の第１のコンタクト２０２ｃ−５と複数の相互接続２０２ＩＲ−５との間に結合され得る。上述したように、ヒューズの溶断は、第１のチップ２０２と第２のチップ２０４との間の複数の接続または相互接続の、より好適でない接続または相互接続の除去を可能にすることができる。この点に関しては、少なくとも１つのヒューズ５０２−１、５０２−５を溶断することができ、このようにして、第１のチップ２０２の第１のコンタクト２０２ｃ−１、２０２ｃ−５と複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５との接続（例えば電気接続）を妨げて、その結果、第１のチップ２０２と第２のチップ２０４との間の接続（例えば電気接続）を除去することができる。

代わりに、あるいは加えて、チップ装置５００は、複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５と第２のチップ２０４に含まれる回路（例えばメモリー回路）との間に結合（例えば電気的に結合）され得る少なくとも１つのヒューズを含んでいてもよい（例えば図７に関する以下の記述を参照のこと）。

少なくとも１つのヒューズは、例えば、電流によって溶断することができるｅヒューズ（電気的にプログラム可能なヒューズ）を含んでもよいし、あるいはｅヒューズであってもよい。少なくとも１つのヒューズは、例えば、レーザーによって溶断することができるレーザーヒューズを含んでもよいし、あるいはレーザーヒューズであってもよい。レーザーヒューズは、例えば、第１のチップ２０２および／または第２のチップ２０４の表面（例えば第１の面２０２ａ）の上に配置することができ、例えば、上述したように、再配線構造２０２Ｒ−１、２０２Ｒ−５内に含められ得る。

図６は、少なくとも１つの第１の貫通ビア２２２−１、２２２−５および少なくとも１つの第２の貫通ビア２４２−１、２４２−５を含み得る第１のチップ２０２を含んだチップ装置６００を示している。

図６の符号で図３の符号と同じものは、図３の要素と同一または類似の要素を示す。したがって、それらの要素については、ここで再度詳しく述べることはしないで、上記の記述を参照する。図３に示したチップ装置３００に関して上述した様々な効果は、図６に示すチップ装置６００に、類似して当てはまり得る。以下では、図６と図３の違いを説明する。

図６に示すように、第１のチップ２０２は、例えば、第１のチップ２０２の第２の面２０２ｂから第１の面２０２ａまで延在し得る（逆もまた然りである）少なくとも１つの第２の貫通ビア２４２−１、２４２−５をさらに含むことができる。

少なくとも１つの第２の貫通ビア２４２−１、２４２−５は、第１のチップ２０２の第１の面２０２ａに形成される（例えば、そこに、またはその上に配置される）少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５に結合する（例えば電気的に結合する）ことができる。

少なくとも１つの第２の貫通ビア２４２−１、２４２−５は、少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５の下に配置することができる。例えば、第２の貫通ビア２４２−１および第２の貫通ビア２４２−５は、第１のチップ２０２の第２のコンタクト２０２ｄ−１および第２のコンタクト２０２ｄ−５の下にそれぞれ配置することができる。言い換えれば、少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５は、少なくとも１つの第２の貫通ビア２４２−１、２４２−５の上に配置することができる。

少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５の下に配置することができる少なくとも１つの第２の貫通ビア２４２−１、２４２−５は、図６に示すように、第１のチップ２０２の少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５と接触（例えば物理的接触、例えば直接的な物理的接触）することができる。

上述したように、第１のチップ２０２の少なくとも１つのコンタクト２０２ｃ−１、２０２ｃ−５は、第１のチップ２０２の中心またはその近くに位置し得る領域Ｒから、第１のチップ２０２の別の領域（例えば周辺領域またはエッジ領域）まで、再経路付けされることができる（例えば少なくとも１つの再配線構造２０２Ｒ−１、２０２Ｒ−５によって）。再配線構造２０２Ｒ−１、２０２Ｒ−５を介して第１のチップ２０２の少なくとも１つのコンタクト２０２ｃ−１、２０２ｃ−５に結合され得る第１のチップ２０２の少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５は、領域Ｒの外側にあり得る第１のチップ２０２の位置に配置され得る。図６に示すように、少なくとも１つの第２の貫通ビア２４２−１、２４２−５は、少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５の下に配置することができる。したがって、少なくとも１つの第２の貫通ビア２４２−１、２４２−５は、領域Ｒの外にあり得る第１のチップ２０２の位置に配置され得る。

少なくとも１つの第２の貫通ビア２４２−１、２４２−５は、例えば、一群の導電性材料から選択される少なくとも１つの導電性材料を含んでもよいし、あるいはそれから構成されてもよい。一群の導電性材料は、金属または金属合金を含んでもよいし、あるいはそれから構成されてもよい。例えば、一群の導電性材料は、アルミニウム、銅、タングステン、チタン、ニッケル、金、導電性ペースト（例えば導電性粒子を充填されたポリマー）およびドープされたシリコンから構成することができるが、他の導電性材料も同様に可能である。

図６に示すチップ装置６００によってもたらされる１つの効果（例えば付加的な効果）は、第１のチップ２０２（例えば論理チップ）に１つまたは複数のバックアップ貫通ビア２４２−１、２４２−５が提供されることであり得る。図６に示すチップ装置６００によって（例えば少なくとも１つの第２の貫通ビア２４２−１、２４２−５によって）もたらされる１つの効果（例えば付加的な効果）は、チップ装置６００のより良好な電気的性能であり得る。

図７は、少なくとも１つのコンタクト２０４ｄ−１、２０４ｄ−５を含み得る第２のチップ２０４を含んだチップ装置７００を示している。少なくとも１つのコンタクト２０４ｄ−１、２０４ｄ−５は、第２のチップ２０４の少なくとも１つの第２のコンタクトとし得る。チップ装置は、少なくとも１つの第１のコンタクト２０４ｃ−１、２０４ｃ−５と、少なくとも１つの第１のコンタクト２０４ｃ−１、２０４ｃ−５を少なくとも１つの第２のコンタクト２０４ｄ−１、２０４ｄ−５に電気的に結合する少なくとも１つの再配線構造２０４Ｒ−１、２０４Ｒ−５とをさらに含むことができる。

図７の符号で図３の符号と同じものは、図３の要素と同一または類似の要素を示す。したがって、それらの要素については、ここで再度詳しく述べることはしないで、上記の記述を参照する。図３に示したチップ装置３００に関して上述した様々な効果は、図７に示すチップ装置７００に、類似して当てはまり得る。以下では、図７と図３の違いを説明する。

図７に示すチップ装置７００では、第２のチップ２０４は、例えば、図２に示したチップ２０Ｘと同一なものとすることができる。特に、図２に示したビュー２００は、図７に示す線Ａ−Ａ’に沿ったチップ装置７００のビューとすることができる。別の例として、図７に示す第２のチップ２０４は、図２に示した線Ｃ−Ｃ’に沿った図２に示したチップ２０Ｘのビューであってもよい。したがって、図２に示したチップ２０Ｘに関して上述した様々な効果は、図７に示すチップ装置７００に、類似して当てはまり得る。

図７に示すように、第２のチップ２０４は、少なくとも１つの（第２の）コンタクト２０４ｄ−１、２０４ｄ−５を含むことができるとともに、少なくとも１つの第１のコンタクト２０４ｃ−１、２０４ｃ−５をさらに含むことができる。

第２のチップ２０４の少なくとも１つの第１のコンタクト２０４ｃ−１、２０４ｃ−５は、一群の導電性材料から選択される少なくとも１つの導電性材料を含んでもよいし、あるいはそれから構成されてもよい。一群の導電性材料は、金属または金属合金から構成され得るが、他の導電性材料も同様に可能である。例えば少なくとも１つの第１のコンタクト２０４ｃ−１、２０４ｃ−５は、銅、ニッケル、金、パラジウム、チタン、クロム、タングステン、若しくはアルミニウム、または上記の材料の１つ以上を含む金属合金若しくは金属スタックを含んでもよいし、あるいはそれらから構成されてもよい。

第２のチップ２０４は、少なくとも１つの再配線構造２０４Ｒ−１、２０４Ｒ−５をさらに含むことができる。例えば、第２のチップ２０４の再配線構造２０４Ｒ−１および再配線構造２０４Ｒ−５は、それぞれ、図２に示したチップ２０Ｘの再配線構造２０ＸＲ−１および再配線構造２０ＸＲ−５と同一なものとすることができる。

少なくとも１つの再配線構造２０４Ｒ−１、２０４Ｒ−５は、少なくとも１つの第１のコンタクト２０４ｃ−１、２０４ｃ−５を、第２のチップ２０４の少なくとも１つの第２のコンタクト２０４ｄ−１、２０４ｄ−５に結合させる（例えば電気的に結合させる）ことができる。例えば、少なくとも１つの再配線構造２０４Ｒ−１、２０４Ｒ−５は、第２のチップ２０４の少なくとも１つの第１のコンタクト２０４ｃ−１、２０４ｃ−５から、第２のチップ２０４の少なくとも１つの第２のコンタクト２０４ｄ−１、２０４ｄ−５までの電気接続を再分配且つ／或いは再配置することができ、あるいは逆もまた然りである。

少なくとも１つの再配線構造２０４Ｒ−１、２０４Ｒ−５は、例えば、第２のチップ２０４の第１の面２０４ａに配置することができる再配線層（ＲＤＬ）を含むことができる。少なくとも１つの再配線構造２０４Ｒ−１、２０４Ｒ−５（例えばＲＤＬ）は、例えば、単一レベル（例えば単一層）ＲＤＬを含んでもよいし、あるいは、単一レベル（例えば単一層）ＲＤＬであってもよい。少なくとも１つの再配線構造２０４Ｒ−１、２０４Ｒ−５（例えばＲＤＬ）は、例えば、マルチレベル（例えば多層）ＲＤＬを含んでもよいし、あるいは、マルチレベル（例えば多層）ＲＤＬであってもよい。

第２のチップ２０４の第１の面２０４ａ（例えば前面）に配置された少なくとも１つの再配線構造２０４Ｒ−１、２０４Ｒ−５は、第２のチップ２０４の前工程メタライゼーション層を含んでもよいし、あるいは、前工程メタライゼーション層であってもよく、例えば、最終チップメタル（例えばメタルＮおよび／またはメタル（Ｎ−１）および／またはメタル（Ｎ−２）など）の１つまたは複数で実現されてもよい。あるいは、少なくとも１つの再配線構造２０４Ｒ−１、２０４Ｒ−５は、前工程メタライゼーション層およびパシベーション層の完了後に形成される再配線層として実現されてもよい。

少なくとも１つの再配線構造２０４Ｒ−１、２０４Ｒ−５は、一群の導電性材料から選択される少なくとも１つの導電性材料を含んでもよいし、あるいはそれから構成されてもよい。一群の導電性材料は、金属または金属合金から構成され得るが、他の導電性材料も同様に可能である。例えば、少なくとも１つの再配線構造２０４Ｒ−１、２０４Ｒ−５は、銅、ニッケル、金、パラジウム、チタン、クロム、タングステン、若しくはアルミニウム、または上記の材料の１つ以上を含む金属合金若しくは金属スタックを含んでもよいし、あるいはそれらから構成されてもよい。

図７に示すように、複数の相互接続２０２ＩＲ−１のうちの少なくとも１つの相互接続が、第１のチップ２０２の第２のコンタクト２０２ｄ−１および第２のチップ２０４の第２のコンタクト２０４ｄ−１と接触（例えば物理的接触、例えば直接的な物理的接触）し得る。同様に、複数の相互接続２０２ＩＲ−５のうちの少なくとも１つの相互接続が、第１のチップ２０２の第２のコンタクト２０２ｄ−５および第２のチップ２０４の第２のコンタクト２０４ｄ−５と接触（例えば物理的接触、例えば直接的な物理的接触）し得る。すなわち、それぞれの複数の相互接続２０２ＩＲ−ｘのうちの少なくとも１つの相互接続が、第１のチップ２０２のそれぞれの第２のコンタクト２０２ｄ−ｘおよび第２のチップ２０４のそれぞれの第２のコンタクト２０４ｄ−ｘと接触（例えば物理的接触、例えば直接的な物理的接触）することができる。

図５について上述したように、少なくとも１つのヒューズが、複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５と第２のチップ２０４に含まれる回路（例えばメモリー回路）との間に結合（例えば電気的に結合）され得る。例えば、図７に示すチップ装置７００に示されるように、少なくとも１つのヒューズ７０２−１が、例えば、少なくとも１つの再配線構造２０４Ｒ−１内に含められて、複数の相互接続２０２ＩＲ−１と第２のチップ２０４の第１のコンタクト２０４ｃ−１との間に結合され得る。図７に示すチップ装置７００では、少なくとも１つのヒューズ７０２−５が、例えば、少なくとも１つの再配線構造２０４Ｒ−５内に含められて、複数の相互接続２０２ＩＲ−５と第２のチップ２０４の第１のコンタクト２０４ｃ−５との間に結合され得る。上述したように、ヒューズの溶断は、第１のチップ２０２と第２のチップ２０４との間の複数の接続または相互接続のうち、より好適でない接続または相互接続の除去を可能にし得る。この点に関しては、少なくとも１つのヒューズ７０２−１、７０２−５を溶断することができ、このようにして、複数の相互接続２０２ＩＲ−１、２０２ＩＲ−５と第２のチップ２０４の第１のコンタクト２０４ｃ−１、２０４ｃ−５との間の接続（例えば電気接続）を妨げて、その結果、第１のチップ２０２と第２のチップ２０４（例えば第２のチップ２０４に含まれる回路（例えばメモリー回路））との間の接続（例えば電気接続）を除去することができる。

チップ装置３００〜７００のうちの或るチップ装置を、チップ装置３００〜７００のうちの少なくとも１つの他のチップ装置と組み合わせて、新たなチップ装置を形成してもよい。

そのような装置の１つを図８に示す。

図８は、少なくとも１つの第１のコンタクトと、少なくとも１つの第２のコンタクトと、少なくとも１つの再配線構造とを各々が含み得る第１のチップ２０２および第２のチップ２０４を含んだチップ装置８００を示している。

図８の符号で図３の符号と同じものは、図３の要素と同一または類似の要素を示す。したがって、それらの要素については、ここで再度詳しく述べることはしないで、上記の記述を参照する。図３に示したチップ装置３００に関して上述した様々な効果は、図８に示すチップ装置８００に、類似して当てはまり得る。以下では、図８と図３の違いを説明する。

図８に示すように、第１のチップ２０２は、少なくとも１つの第１のコンタクト２０２ｃ−１、２０２ｃ−５と、少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５と、少なくとも１つの第１のコンタクト２０２ｃ−１、２０２ｃ−５を少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５に結合する（例えば電気的に結合する）少なくとも１つの再配線構造２０２Ｒ−１、２０２Ｒ−５とを含むことができる。

図８に示すように、第２のチップ２０４は、少なくとも１つの第１のコンタクト２０４ｃ−１、２０４ｃ−５と、少なくとも１つの第２のコンタクト２０４ｄ−１、２０４ｄ−５と、少なくとも１つの第１のコンタクト２０４ｃ−１、２０４ｃ−５を少なくとも１つの第２のコンタクト２０４ｄ−１、２０４ｄ−５に結合する（例えば電気的に結合する）少なくとも１つの再配線構造２０４Ｒ−１、２０４Ｒ−５とを含むことができる。

図８に示すように、チップ装置８００は、第１のチップ２０２の少なくとも１つの第１のコンタクト２０２ｃ−１、２０２ｃ−５および／または第２のチップ２０４の少なくとも１つの第１のコンタクト２０４ｃ−１、２０４ｃ−５に結合され（例えば電気的に結合され）得る少なくとも１つの第１の相互接続２０２ＩＲ−１ａ、２０２ＩＲ−５ａを含むことができる。

図８に示すように、チップ装置８００は、第１のチップ２０２の少なくとも１つの第２のコンタクト２０２ｄ−１、２０２ｄ−５および／または第２のチップ２０４の少なくとも１つの第２のコンタクト２０４ｄ−１、２０４ｄ−５に結合され（例えば電気的に結合され）得る少なくとも１つの第２の相互接続２０２ＩＲ−１ｂ、２０２ＩＲ−５ｂを含むことができる。

チップ装置８００によりもたらされる１つの効果は、例えば、それぞれの貫通ビア２２１−１、２２２−５を介して交換され得る信号の１つまたは複数の信号経路の供給であり得る。したがって、少なくとも１つの第１の相互接続２０２ＩＲ−１ａ、２０２ＩＲ−５ａおよび少なくとも１つの第２の相互接続２０２ＩＲ−１ｂ、２０２ＩＲ−５ｂのうちの少なくとも１つが、第１のチップ２０２の少なくとも１つの第１のコンタクト２０２ｃ−１、２０２ｃ−５を、第２のチップ２０４の少なくとも１つの第１のコンタクト２０４ｃ−１、２０４ｃ−５に結合（例えば電気的に結合）させ得る。

例えば、ある信号は、貫通ビア２２２−１、第１のチップ２０２の第１のコンタクト２０２ｃ−１、第１の相互接続２０２ＩＲ−１ａ、および第２のチップ２０４の第１のコンタクト２０４ｃ−１を含む経路に沿って伝搬することができ、このようにして、第１のチップ２０２の第１のコンタクト２０２ｃ−１を第２のチップ２０４の第１のコンタクト２０４ｃ−１に結合させることができる。

その信号は、貫通ビア２２２−１、第１のチップ２０２の第１のコンタクト２０２ｃ−１、再配線構造２０２Ｒ−１、第１のチップ２０２の第２のコンタクト２０２ｄ−１、第２の相互接続２０２ＩＲ−１ｂ、第２のチップ２０４の第２のコンタクト２０４ｄ−１、再配線構造２０４Ｒ−１、および第２のチップ２０４の第１のコンタクト２０４ｃ−１を含む別の経路に沿って伝搬することができ、このようにして、第１のチップ２０２の第１のコンタクト２０２ｃ−１を第２のチップ２０４の第１のコンタクト２０４ｃ−１に結合させることができる。これら選択可能な信号経路のうちの少なくとも１つが機能している確率は、信号当たり１つの信号経路のみを有する従来の装置と比較して高くなり得る。

１つまたは複数の態様によれば、本開示は、チップ装置の設計において、接続されない相互接続に対してバックアップ相互接続を提供することを提案する。

１つまたは複数の態様によれば、本開示は、チップ装置の１つまたは複数の相互接続（例えば各相互接続）を２重、３重、４重、または５重以上にして、例えば、第１のチップと第２のチップとの間の或る相互接続が第１のチップと第２のチップとを接続することに失敗した場合にも、第１のチップと第２のチップとの間にバックアップ接続を提供するようにすることを提案する。

１つまたは複数の態様によれば、本開示は、例えば、第１のチップおよび／または第２のチップ内に少なくとも１つの再配線線を有することによって、歩留まりを改善することを提案する。

１つまたは複数の態様によれば、本開示は、第１のチップおよび／または第２のチップの中心領域から、第１のチップおよび／または第２のチップの少なくとも１つの相互接続領域（例えば周辺領域またはエッジ領域）まで、少なくとも１つの相互接続（例えば全ての相互接続）の再経路付けを行うことを提案する。

１つまたは複数の態様によれば、本開示は、第１のチップおよび／または第２のチップの表面上に複数ブロックの相互接続を収容するのに十分な大きさとし得る第１のチップおよび／または第２のチップを使用することを提案する。

１つまたは複数の態様によれば、本開示は、例えば、第２のチップの上に第１のチップを、あるいはその逆に、スタックするスタックプロセス中に、本来の相互接続およびバックアップ相互接続を接続することを提案する。

１つまたは複数の態様によれば、本開示は、本来の相互接続が第１のチップおよび第２のチップを互いに接続することに失敗する場合に備えて、例えば、相互接続機能を引き継ぐことができる少なくとも１つのバックアップ相互接続を、本来の相互接続の各々が有することを提案する。

１つまたは複数の態様によれば、本開示は、少なくとも１つのバックアップ相互接続を、第１のチップと第２のチップとの間の任意の位置に配置することを提案する。

１つまたは複数の態様によれば、本開示は、少なくとも１つのバックアップ相互接続を、第１のチップおよび／または第２のチップのエッジに配置することを提案する。

１つまたは複数の態様によれば、本開示は、本来の相互接続の各々を、２重、３重、４重、５重、またはそれ以上にバックアップすることを提案する。

１つまたは複数の態様によれば、本開示は、少なくとも１つの本来の相互接続を、２重、３重、４重、５重、またはそれ以上にバックアップすることを提案する。

１つまたは複数の態様によれば、本開示は、電気接続とそのバックアップ電気接続との間で選択を行うように、ヒューズの溶断を適用することを提案する。

１つまたは複数の態様によれば、本開示は、電気接続とそのバックアップ電気接続との間で選択を行うように、例えばレーザーヒューズまたはｅヒューズといったヒューズを使用することを提案する。

本明細書に提示される様々な実施例によれば、第１のコンタクトと、第２のコンタクトと、第１のコンタクトを第２のコンタクトに電気的に結合する再配線構造とを含む第１のチップと、コンタクトを含む第２のチップと、第１のチップの第２のコンタクトに電気的に結合される複数の相互接続と、を含み得るチップ装置を提供することができる。複数の相互接続のうちの少なくとも１つの相互接続が、第１のチップの第２のコンタクトを第２のチップのコンタクトに電気的に結合し得る。

複数の相互接続は、複数のバンプを含んでもよい。

第１のチップの第１のコンタクトおよび／または第２のコンタクトは、パッドを含んでもよいし、あるいはパッドであってもよい。

第２のチップのコンタクトは、パッドを含んでもよいし、あるいはパッドであってもよい。

第１のチップは、論理チップであってもよい。

第２のチップは、メモリーチップであってもよい。

複数の相互接続は、第１のチップと第２のチップとの間に配置されてもよい。

第２のチップのコンタクトは、第２のチップの第２のコンタクトであってもよく、第２のチップは、第１のコンタクトと、第２のチップの第１のコンタクトを第２のチップの第２のコンタクトに電気的に結合する再配線構造とをさらに含むことができ、第１のチップの第２のコンタクトを第２のチップのコンタクトに電気的に結合する複数の相互接続のうちの上記少なくとも１つの相互接続は、第１のチップの第２のコンタクトおよび第２のチップの第２のコンタクトと接触し得る。

第２のチップの第１のコンタクトおよび／または第２のコンタクトは、パッドを含んでもよいし、あるいはパッドであってもよい。

第１のチップは、第１のコンタクトに電気的に結合される貫通ビアを含んでもよい。

第１のチップは、第２のコンタクトに電気的に結合される第２の貫通ビアを含んでもよい。

第１のチップは、第１のコンタクトに電気的に結合される第１の貫通ビアと、第２のコンタクトに電気的に結合される第２の貫通ビアとを含むことができ、第１のコンタクトは第１の貫通ビアの上に配置されてもよく、第２のコンタクトは第２の貫通ビアの上に配置されてもよい。

再配線構造は、第１のチップの表面に配置される再配線層を含んでもよい。

再配線構造は、少なくとも１つの導電性材料を含んでもよい。

再配線構造は、第１のチップの前工程メタライゼーション層を含んでもよい。

第２のチップの再配線構造は、第２のチップの表面に配置される再配線層を含んでもよい。

第２のチップの再配線構造は、少なくとも１つの導電性材料を含んでもよい。

第２のチップの再配線構造は、第２のチップの前工程メタライゼーション層を含んでもよい。

チップ装置は、複数の相互接続と第１のチップに含まれる回路との間に電気的に結合される少なくとも１つのヒューズを含んでもよい。

チップ装置は、複数の相互接続と第１のチップの第１のコンタクトとの間に電気的に結合される少なくとも１つのヒューズを含んでもよい。

チップ装置は、第１のチップの第１のコンタクトと第２のチップの第２のコンタクトとの間に電気的に結合される少なくとも１つのヒューズを含んでもよい。

チップ装置は、複数の相互接続と第２のチップに含まれる回路との間に電気的に結合される少なくとも１つのヒューズを含んでもよい。

チップ装置は、複数の相互接続と第２のチップの第１のコンタクトとの間に電気的に結合される少なくとも１つのヒューズを含んでもよい。

チップ装置は、第２のチップの第１のコンタクトと第２のチップの第２のコンタクトとの間に電気的に結合される少なくとも１つのヒューズを含んでもよい。

本明細書に提示される様々な実施例によれば、第１のコンタクトと、第２のコンタクトと、第１のコンタクトを第２のコンタクトに電気的に結合する再配線構造とを含む第１のチップと、コンタクトを含む第２のチップと、第２のチップのコンタクトに電気的に結合される複数の相互接続と、を含み得るチップ装置を提供することができる。複数の相互接続のうちの少なくとも１つの相互接続が、第２のチップのコンタクトを第１のチップの第２のコンタクトに電気的に結合し得る。

第１のチップは、論理チップであってもよい。

第２のチップは、メモリーチップであってもよい。

第２のチップのコンタクトは、第２のチップの第２のコンタクトであってもよく、第２のチップは、第１のコンタクトと、第２のチップの第１のコンタクトを第２のチップの第２のコンタクトに電気的に結合する再配線構造とをさらに含むことができ、第２のチップのコンタクトを第１のチップの第２のコンタクトに電気的に結合する複数の相互接続のうちの上記少なくとも１つの相互接続は、第２のチップの第２のコンタクトおよび第１のチップの第２のコンタクトと接触し得る。

本明細書に提示される様々な実施例によれば、第１のコンタクトと、第２のコンタクトと、第１のコンタクトを第２のコンタクトに電気的に結合する再配線構造とを含む第１のチップと、第１のコンタクトと、第２のコンタクトと、該第１のコンタクトを該第２のコンタクトに電気的に結合する再配線構造とを含む第２のチップと、第１のチップの第１のコンタクトおよび第２のチップの第１のコンタクトのうちの少なくとも一方に電気的に結合される第１の相互接続と、第１のチップの第２のコンタクトおよび第２のチップの第２のコンタクトのうちの少なくとも一方に電気的に結合される第２の相互接続と、を含み得るチップ装置を提供することができる。第１の相互接続および第２の相互接続のうちの少なくとも一方が、第１のチップの第１のコンタクトを第２のチップの第１のコンタクトに電気的に結合し得る。

第１の相互接続は、第１のチップの第１のコンタクトと第２のチップの第１のコンタクトとの間に配置されてもよく、第２の相互接続は、第１のチップの第２のコンタクトと第２のチップの第２のコンタクトとの間に配置されてもよい。

第１の相互接続は、第１のチップの第１のコンタクトおよび第２のチップの第１のコンタクトのうちの少なくとも一方と接触してもよく、第２の相互接続は、第１のチップの第２のコンタクトおよび第２のチップの第２のコンタクトのうちの少なくとも一方と接触してもよい。

チップ装置は、第１のチップの第１のコンタクトと第２のコンタクトとの間に電気的に結合される少なくとも１つのヒューズをさらに含んでもよい。

チップ装置は、第２のチップの第１のコンタクトと第２のコンタクトとの間に電気的に結合される少なくとも１つのヒューズをさらに含んでもよい。

本明細書に記載したチップ装置若しくはチップパッケージまたは方法のうちの１つの文脈で記載された様々な実施例および態様は、本明細書に記載した他のチップ装置若しくはチップパッケージまたは方法に、類似して当てはまり得る。

本開示のこれらの態様に関して、様々な態様が詳細に図示され記載されているが、添付した特許請求の範囲により定められる開示の趣旨と範囲を逸脱することなく、形式および細部の様々な変更が可能であることが、当業者によって理解されるべきである。本開示の範囲は、添付した特許請求の範囲によって示され、したがって、特許請求の範囲の意味および均等な範囲に入る全ての変更が包含されることを意図するものである。

１００ チップ装置
１０２ 論理チップ
１０２ａ 第１の面
１０２ｂ 第２の面
１０２ｃ コンタクト
１０３ チャネルマップ
１０４ メモリーチップ
１０４ａ 第１の面
１０４ｂ 第２の面
１０４ｃ コンタクト
１０５ チップ装置
１０６ 相互接続
１０８ 支持バンプ
１０Ｘ チップ
１０Ｘａ 第１の面
１０Ｘｃ コンタクト
１１２ はんだボール
１１４ 第２のメモリーチップ
１１４ａ 面
１１４ｃ コンタクト
１１６ 再配線層（ＲＤＬ）
１１７ 絶縁層
１１８ プリント回路基板（ＰＣＢ）
１２２ 貫通ビア
１２４ｃ コンタクト
１２６ 相互接続
１３６ 相互接続
１４２ 貫通ビア
２００ 平面図
２０２ 第１のチップ
２０２ａ 第１の面
２０２ｂ 第２の面
２０２ｃ 第１のコンタクト
２０２ｄ 第２のコンタクト
２０２ＩＲ 相互接続
２０２Ｒ 再配線構造
２０４ 第２のチップ
２０４ａ 第１の面
２０４ｂ 第２の面
２０４ｃ 第１のコンタクト
２０４ｄ 第２のコンタクト
２０４Ｒ 再配線構造
２０Ｘ チップ
２０Ｘａ 第１の面
２０Ｘｃ 第１のコンタクト
２０Ｘｄ 第２のコンタクト
２０ＸＩＲ 相互接続
２０ＸＲ 再配線構造
２１２ はんだボール
２１６ 再配線層（ＲＤＬ）
２１７ 絶縁層
２２１ 貫通ビア
２２２ 貫通ビア
２４２ 第２の貫通ビア
３００ チップ装置
４００ チップ装置
５００ チップ装置
５０２ ヒューズ
６００ チップ装置
７００ チップ装置
７０２ ヒューズ
８００ チップ装置
９００ テーブル（表）

Claims (25)

1. 第１のコンタクトと、第２のコンタクトと、前記第１のコンタクトを前記第２のコンタクトに電気的に結合する再配線構造とを有する第１のチップと、
   コンタクトを有する第２のチップと、
   前記第１のチップの前記第２のコンタクトに電気的に結合される複数の相互接続と
   を有し、
   前記複数の相互接続のうちの少なくとも１つの相互接続が、前記第１のチップの前記第２のコンタクトを前記第２のチップの前記コンタクトに電気的に結合する、
   チップ装置。
2. 前記複数の相互接続は複数のバンプを有する、請求項１に記載のチップ装置。
3. 前記第１のチップは論理チップである、請求項１に記載のチップ装置。
4. 前記第２のチップはメモリーチップである、請求項１に記載のチップ装置。
5. 前記複数の相互接続は、前記第１のチップと前記第２のチップとの間に配置される、請求項１に記載のチップ装置。
6. 前記第２のチップの前記コンタクトは、前記第２のチップの第２のコンタクトであり、
   前記第２のチップは、第１のコンタクトと、前記第２のチップの前記第１のコンタクトを前記第２のチップの前記第２のコンタクトに電気的に結合する再配線構造とをさらに有し、
   前記第１のチップの前記第２のコンタクトを前記第２のチップの前記コンタクトに電気的に結合する前記複数の相互接続のうちの前記少なくとも１つの相互接続は、前記第１のチップの前記第２のコンタクトおよび前記第２のチップの前記第２のコンタクトと接触する、
   請求項１に記載のチップ装置。
7. 前記第１のチップは、前記第１のコンタクトに電気的に結合される貫通ビアを有する、請求項１に記載のチップ装置。
8. 前記第１のチップは、前記第２のコンタクトに電気的に結合される第２の貫通ビアを有する、請求項７に記載のチップ装置。
9. 前記第１のチップは、前記第１のコンタクトに電気的に結合される第１の貫通ビアと、前記第２のコンタクトに電気的に結合される第２の貫通ビアとを有し、
   前記第１のコンタクトは、前記第１の貫通ビアの上に配置され、前記第２のコンタクトは、前記第２の貫通ビアの上に配置される、
   請求項１に記載のチップ装置。
10. 前記再配線構造は、前記第１のチップの表面に配置される再配線層を有する、請求項１に記載のチップ装置。
11. 前記再配線構造は、前記第１のチップの前工程メタライゼーション層を有する、請求項１に記載のチップ装置。
12. 前記第２のチップの前記再配線構造は、前記第２のチップの表面に配置される再配線層を有する、請求項６に記載のチップ装置。
13. 前記第２のチップの前記再配線構造は、前記第２のチップの前工程メタライゼーション層を有する、請求項６に記載のチップ装置。
14. 前記複数の相互接続と前記第１のチップの前記第２のコンタクトとの間に電気的に結合される少なくとも１つのヒューズ、をさらに有する請求項１に記載のチップ装置。
15. 前記複数の相互接続と前記第２のチップに含まれる回路との間に電気的に結合される少なくとも１つのヒューズ、をさらに有する請求項１に記載のチップ装置。
16. 前記複数の相互接続と前記第１のチップの前記第１のコンタクトまたは前記第２のチップの前記第１のコンタクトとの間に電気的に結合される少なくとも１つのヒューズ、をさらに有する請求項６に記載のチップ装置。
17. 第１のコンタクトと、第２のコンタクトと、前記第１のコンタクトを前記第２のコンタクトに電気的に結合する再配線構造とを有する第１のチップと、
    コンタクトを有する第２のチップと、
    前記第２のチップの前記コンタクトに電気的に結合される複数の相互接続と
    を有し、
    前記複数の相互接続のうちの少なくとも１つの相互接続が、前記第２のチップの前記コンタクトを前記第１のチップの前記第２のコンタクトに電気的に結合する、
    チップ装置。
18. 前記第１のチップは論理チップである、請求項１７に記載のチップ装置。
19. 前記第２のチップはメモリーチップである、請求項１７に記載のチップ装置。
20. 前記第２のチップの前記コンタクトは、前記第２のチップの第２のコンタクトであり、
    前記第２のチップは、第１のコンタクトと、前記第２のチップの前記第１のコンタクトを前記第２のチップの前記第２のコンタクトに電気的に結合する再配線構造とをさらに有し、
    前記第２のチップの前記コンタクトを前記第１のチップの前記第２のコンタクトに電気的に結合する前記複数の相互接続のうちの前記少なくとも１つの相互接続は、前記第２のチップの前記第２のコンタクトおよび前記第１のチップの前記第２のコンタクトと接触する、
    請求項１７に記載のチップ装置。
21. 第１のコンタクトと、第２のコンタクトと、該第１のコンタクトを該第２のコンタクトに電気的に結合する再配線構造とを有する第１のチップと、
    第１のコンタクトと、第２のコンタクトと、該第１のコンタクトを該第２のコンタクトに電気的に結合する再配線構造とを有する第２のチップと、
    前記第１のチップの前記第１のコンタクトおよび前記第２のチップの前記第１のコンタクトのうちの少なくとも一方に電気的に結合される第１の相互接続と、
    前記第１のチップの前記第２のコンタクトおよび前記第２のチップの前記第２のコンタクトのうちの少なくとも一方に電気的に結合される第２の相互接続と
    を有し、
    前記第１の相互接続および前記第２の相互接続のうちの少なくとも一方が、前記第１のチップの前記第１のコンタクトを前記第２のチップの前記第１のコンタクトに電気的に結合する、
    チップ装置。
22. 前記第１の相互接続は、前記第１のチップの前記第１のコンタクトと前記第２のチップの前記第１のコンタクトとの間に配置され、
    前記第２の相互接続は、前記第１のチップの前記第２のコンタクトと前記第２のチップの前記第２のコンタクトとの間に配置される、
    請求項２１に記載のチップ装置。
23. 前記第１の相互接続は、前記第１のチップの前記第１のコンタクトおよび前記第２のチップの前記第１のコンタクトのうちの少なくとも一方と接触し、
    前記第２の相互接続は、前記第１のチップの前記第２のコンタクトおよび前記第２のチップの前記第２のコンタクトのうちの少なくとも一方と接触する、
    請求項２１に記載のチップ装置。
24. 前記第１のチップの前記第１のコンタクトと前記第２のコンタクトとの間に電気的に結合される少なくとも１つのヒューズ、をさらに有する請求項２１に記載のチップ装置。
25. 前記第２のチップの前記第１のコンタクトと前記第２のコンタクトとの間に電気的に結合される少なくとも１つのヒューズ、をさらに有する請求項２１に記載のチップ装置。

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