JP2009158605A - 半導体装置 - Google Patents
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Abstract
【課題】センサ用のオペアンプへのノイズを低減する。
【解決手段】 マルチチップパッケージの半導体装置10では、アナログ回路を有するドライバチップ20と、デジタル回路を有するロジックチップ30とが、同一パッケージ内に実装されている。ドライバチップ20は、ロジックチップ30用のロジックチップ電源を作成するロジックチップ用電源回路と、複数のセンサからの検出信号を増幅するオペアンプ群と、を含む。ドライバチップ20は、全体として四角形状であり、前記複数のオペアンプと、前記ロジックチップ用電源回路450とが、対角位置に配置されている。
【選択図】図4
【解決手段】 マルチチップパッケージの半導体装置10では、アナログ回路を有するドライバチップ20と、デジタル回路を有するロジックチップ30とが、同一パッケージ内に実装されている。ドライバチップ20は、ロジックチップ30用のロジックチップ電源を作成するロジックチップ用電源回路と、複数のセンサからの検出信号を増幅するオペアンプ群と、を含む。ドライバチップ20は、全体として四角形状であり、前記複数のオペアンプと、前記ロジックチップ用電源回路450とが、対角位置に配置されている。
【選択図】図4
Description
本発明は、アナログ回路を有するドライバチップと、デジタル回路を有するロジックチップとが、同一パッケージ内に実装されたマルチチップパッケージの半導体装置に関する。
デジタルデータを論理処理するデジタル回路は、通常電圧駆動であり、オンオフ駆動する多数の微細なトランジスタから構成されている。デジタル回路を駆動するために十分な電流駆動能力を備える電源回路をデジタル回路用のチップに内蔵することは難しい。
このため、デジタル回路が集積化されたロジックチップの場合は、これと別チップで構成されるバイポーラトランジスタを利用した電源回路によって、ロジックチップに必要な電源を作成し、供給することが多い。
例えば特許文献1では、異種電源の複数のチップを有する半導体装置が示されているが、各チップでそれぞれ個別の電源を、図示しない電源回路からそれぞれ受けている。
ここで、ロジック回路は、比較的高周波数のクロックに基づいて、各種の論理動作を行う。従って、その動作は、電源ラインや、グランドラインに接続されたトランジスタをオンオフして、信号ラインHレベルにしたり、Lレベルにしたりすることが基本となる。そこで、ロジック回路の電源ラインやグランドラインには、スイッチングノイズがのりやすい。一方、アナログ回路には、ホールセンサや、ジャイロセンサなどの検出信号を増幅するオペアンプが設けられ、これらの検出信号は微小な信号であり、ノイズの影響を極力排除したい。すなわち、スイッチングノイズが電源ラインやグランドラインにのると、オペアンプの出力にこれらの影響が出て、微小な検出信号の増幅信号において、ノイズの増幅信号が含まれてしまう。
本発明は、アナログ回路を有するドライバチップと、デジタル回路を有するロジックチップとが、同一パッケージ内に実装されたマルチチップパッケージの半導体装置であり、前記ドライバチップは、前記ロジックチップ用のロジックチップ電源を作成するロジックチップ用電源回路と、複数のセンサからの検出信号を増幅する複数のオペアンプと、を含み、前記ドライバチップは、全体として四角形状であり、前記複数のオペアンプと、前記ロジックチップ用電源回路とが、対角位置に配置されていることを特徴とする。
また、前記ロジックチップ電源を出力するためのロジックチップ電源出力端子が、前記ロジックチップ用電源回路の近傍に配置されていることが好適である。
また、前記ロジックチップ用電源に供給する基準電圧を発生するバンドギャップ基準電圧発生回路が前記複数のオペアンプと、前記ロジックチップ用電源との間に配置されていることが好適である。
本発明によれば、ドライバチップの1角の付近にセンサ用のオペアンプが配置され、その対角の角にロジックチップ用電源回路が配置される。従って、ロジックチップの電源ラインにのるノイズが、ドライバチップ内部のラインに伝達されても、センサ用のオペアンプへ影響を与えることを効果的に防止できる。
以下、本発明の実施形態について、図面に基づいて説明する。
図4は、本実施形態に係るマルチチップパッケージ(MCP)の半導体装置の概略回路構成を示す。この半導体装置(マルチチップパッケージ)10は、アナログ回路を有するドライバチップ20と、デジタル回路を有するロジックチップ30とが共通の基板に搭載されパッケージングされている。本実施形態では、この半導体装置は、カメラなどに採用される防振機能、いわゆる手ぶれ補正機能を実現するための処理を実行することができる。もちろん、本発明のMCPは、防振装置用半導体装置には限定されないが、本実施形態では、以下、この防振装置用半導体装置を例に説明する。
ビデオカメラ、デジタルスチルカメラ等の撮像機器では、手振れに代表される振動等により被写体像にぶれが発生し、撮影映像が見づらくなることを防止する要求があり、防振機能が設けられている。この防振機能は、被写体に対する撮像機器の振動を検出し、その振動に応じて、光学系(レンズ)やCCDなどの撮像素子をモータによってシフト補正する方法や、撮像データを補正する方法などによって実現できる。
ジャイロセンサなどのセンサを利用した振動検出や、検出された振動から求めた補正信号によるモータの駆動制御の実行は、アナログ信号を取り扱う必要性が有るため、バイポーラトランジスタを少なくとも一部に用いたアナログ回路を有するドライバチップ20によって実行する。一方、検出された振動に基づいて補正信号を求めるには、センサの検出信号をA/D変換したデジタル信号を論理演算することが好適であり、このような補正データ処理を、デジタル回路を有するロジックチップ30によって実行する。
ここで、図5には、アナログ回路を搭載したドライバチップ20の概略平面図を示してある。このドライバチップ20には、その周辺部に複数のパッド(端子)60が設けられている。また、その内部には、オペアンプ群70、バンドギャップ定電圧回路420、出力段80、その他回路90、ロジックチップ用電源回路450が設けられている。
パッド60は、信号や電源電圧の入力や出力に利用される。オペアンプ群70は、多数のオペアンプから形成されており、パッド60から入力された信号や、内部で発生した信号を増幅する。例えば、外部に接続されたホール素子の検出信号を増幅する複数のホールアンプがオペアンプ群70によって形成される。バンドギャップ定電圧回路420は、後述するように、温度や、電源電圧Vccが変化しても、変化しない基準電圧を発生する。出力段80は、光学系を駆動するためのボイスコイルの駆動電流を発生するアンプなどが含まれる。その他回路90には、電源電圧Vccの低下時の処理を行うVcc低電圧カット回路や、加熱時に保護動作を行う過熱保護回路などが含まれる。また、ロジックチップ用電源回路450は、バンドギャップ定電圧回路420からの基準電圧をバッファして、十分な電流能力の電源としてロジックチップ30に供給する。ロジックチップ用電源回路450の図における上方に隣接するパッドがロジック電源の出力ノードNvlogicとなっている。
そして、本実施形態では、ロジックチップ用電源回路450は、ドライバチップ20の図における右上に配置されており、オペアンプ群70は、ドライバチップ20の図における下方に配置されている。特に、微小な検出信号を増幅するホールアンプなどは、ドライバチップ20の図における左下の位置になるべく配置してある。このように、ロジックチップ用電源回路450と、センサの検出信号を増幅するアンプをドライバチップ20の対角位置に配置することで、両者の距離が遠くなる。ロジックチップ用電源回路450からのロジック電源は、ロジックチップ30にその電源として供給されるため、ロジック回路のHレベル、Lレベルの切り換えスイッチング動作に従って、その動作周波数に基づく、高周波のノイズがのりやすく、このロジックチップ用電源回路450の電源、グランドにもノイズがのりやすい。
本実施形態では、ロジックチップ用電源回路450と、センサ検出信号のアンプとが、ドライバチップ20上で最も離れて配置されている。従って、電源、グランドにノイズがのっても、それがセンサ検出信号のアンプに影響を与えることを抑制できる。
また、バンドギャップ定電圧回路420をオペアンプ群70(センサ検出信号のアンプなど)とロジックチップ用電源回路450との間に配置したため、ロジックチップ用電源回路450への基準電圧の供給とオペアンプ群70への基準電圧の供給の両方を効率的に行うことができる。
図1には、ドライバチップ20と、ロジックチップ30の構成例が示してある。ここで、この図1は、回路の内容を示すものであって、各要素は回路の説明がしやすいように配置している。
図1において、MCP10に外付けされたジャイロセンサ510は、振動を検出し、検出された信号を増幅する。増幅された信号は、振動検出信号としてロジックチップ30に供給され、補正量の演算に用いられる。
ドライバチップ20の補正用のアナログ回路220には、ロジックチップ30で求められた振動に応じた補正信号が供給される。ここで、図1の例では、振動補正には、MCP10に外付けされたボイスコイルモータ(VCM)520などを用い、振動による被写体に対する撮像装置のずれをキャンセルするようにレンズ位置を調整することで補正する。VCM520(520p、520y)はピッチ方向、ヨー方向に設けられ、レンズ位置をピッチ方向、ヨー方向にそれぞれにシフトすることを可能としている。補正用のアナログ回路220は、VCM520のコイルをBTL(Bridged Transless)駆動する回路を有し、具体的には、補正信号を所望レベルにシフトした後、BTLアンプで増幅し、VCMコイルに供給し、VCM520を駆動している。
レンズ位置は、MCP10に外付けされたホール素子530を駆動して検出しており、ドライバチップ20のホール素子用アナログ回路230は、ホール素子530にバイアス電圧を印加するバイアス回路232と、ホール素子530から得られる信号を増幅して位置検出信号を作成するホールアンプ234を有する。なお、この位置検出信号は、ロジックチップ30に供給され、上記VCM520によるレンズ駆動のフィードバックに用いられる。
ロジックチップ30は、ジャイロセンサ510から得られる振動検出信号、ホールアンプ234から得られる位置検出信号等、アナログ信号をデジタル信号に変換するアナログデジタル変換回路(ADC)310を備える。また、振動検出信号から振動量を求める振動演算部320、位置検出信号と振動量から補正用の位置制御信号を求める位置演算部330、演算部320,330の動作などを制御するための処理部(CPU)340を有する。さらに、得られた位置制御信号をアナログ信号に変換してドライバチップ20に供給するためのデジタルアナログ変換回路(DAC)350を備える。また演算時に必要なデータなどを記憶するROMやSRAMなどのメモリ部360、外部入出力端子回路(I/Oセル)370等もチップ内に集積されている。
ここで、ロジックチップ30において、I/Oセル370については外部の装置電源回路より供給される3.3V電源の供給を受けて動作する。しかし、内部ロジック回路(振動演算部320、位置演算部330、CPU340等)は、本実施形態において1.2V電源の供給を受けて動作する低電圧型回路を採用している。
ロジックチップ30では、CMOSトランジスタなどを用いたデジタル回路であるため、この外部電源から供給される3.3V電源から1.2V電源を得るためには、面積の大きな降圧回路を必要とする上、CMOSトランジスタだけでは十分な電流供給能力を持つ電源を作成することができない。本実施形態では、専用の電源回路チップを用いることなく、ロジックチップ30で用いる電源(1.2V電源)を、このロジックチップ30と共にパッケージングされる上記ドライバチップ20内に作成している。
上述のようにドライバチップ20は、バイポーラトランジスタなどを備える振動補正用、ホール素子用のアナログ回路220,230等を用いている。したがって、これらのアナログ回路の形成時に同一の半導体基板上に、バンドギャップ定電圧回路などを利用した安定した電源回路を集積することが出来る。
また、図2に示すように、ドライバチップ20とロジックチップ30とは1つのパッケージ内に共通のパッケージについての基板100に対して樹脂などのモールド材50によってパッケージングされる。なお、図2の例では、この2つのチップは、基板100に実装したロジックチップ30の上にドライバチップ20を積み重ね、これら全体を覆ってモールド材50を配している。チップは積み重ねる方式には限定されず、水平方向に並べて配置しても良い。また、基板100は、コア基板を採用しても良いが、より高密度、薄型実装をするために配線パターンフィルムの上に直接チップを搭載したパッケージ方法を採用することができる。さらに、パッケージするチップは2つに限定される訳ではなく、他にも必要に応じて別のチップを一緒に実装してもよい。このようにMCP10では、異なるチップであっても、1つにパッケージングされるため、端子間距離を非常に短くすることができ、少ない電力損失で、ドライバチップ20からロジックチップ30へ1.2V電源を供給することができる。なお、ドライバチップ20は、バイポーラトランジスタと、MOSトランジスタとの両方を備えるbi−CMOS型のチップを採用している。
そして、本実施形態では、このドライバチップ20の中に、ドライバチップ20では不使用のロジックチップ用の電源回路40を設けている。この電源回路40は、図示しない電源装置から供給されるVcc(2.7V〜5.5V)に基づいて、基準電圧を発生するバンドギャップ定電圧回路420と、基準電圧をバッファするロジックチップ用電源回路450からなり、このロジックチップ用電源回路450からロジックチップ30に必要なVccと異なる電圧(ここでは1.2V)の電源を供給する。
図3は、ドライバチップ20内に形成された1.2V電源回路(ロジックチップ用電源回路)40の概略回路構成の一例を示している。
ドライバチップ20には、外部装置電源回路から該ドライバチップ20の動作電源としてVcc(要求に応じた2.7V〜5.5V程度)が供給されている。図3のロジックチップ用電源回路40は、大別すると、バンドギャップ定電圧回路420とロジックチップ用電源回路450を備える。バンドギャップ定電圧回路420は、NPNトランジスタQ11,Q12,Q13、抵抗R2,R3,R4を有する。
トランジスタQ11のベースとコレクタとは接続され、かつ、このQ11のコレクタは抵抗R2を介してノードNrefに接続されている。また、Q11のエミッタはGNDに接続されている。Q11のベースには、Q11の整数倍のエミッタ面積を持つトランジスタQ12のベースが接続され、このQ12のエミッタは、抵抗R4を介してGNDに接続され、Q12のコレクタは抵抗R3を介してノードNrefに接続されている。
Q12のコレクタと抵抗R3との接続点には、トランジスタQ13のベースが接続され、このQ13のエミッタはGND、コレクタはノードNrefに接続されている。
なお、バンドギャップ定電圧回路420と電源Vccとの間には定電流源410が設けられており、バンドギャップ定電圧回路420に定電流を供給している。なお、定電流源410とGNDとの間には、定電流源410における電流量を調整するNPNトランジスタQ3のコレクタエミッタと抵抗R1が設けられている。
ここで、Q12のエミッタ面積Ae2はQ11のエミッタ面積Ae1の整数倍Nに設定され、両トランジスタのベースが共通接続となっている。このため、Q11のベース・エミッタ間電圧Vbe1と、Q12のベース・エミッタ間電圧Vbe2との電圧差△Vbeは、抵抗R4に生ずる電圧に等しく、下記式(1)で表すことが出来る。
△Vbe=Vbe1−Vbe2
=(kT/q)×ln[(Ie1/Ae1)/(Ie2/Ae2)]
=(kT/q)×ln[(Ie1/Ie2)N] ・・・・(1)
ここで、式(1)において、kはボルツマン定数、Tは絶対温度、qは電子の電荷量、Ie1はQ11のエミッタ電流、Ie2はQ12のエミッタ電流である。
=(kT/q)×ln[(Ie1/Ae1)/(Ie2/Ae2)]
=(kT/q)×ln[(Ie1/Ie2)N] ・・・・(1)
ここで、式(1)において、kはボルツマン定数、Tは絶対温度、qは電子の電荷量、Ie1はQ11のエミッタ電流、Ie2はQ12のエミッタ電流である。
Q12のエミッタ電流Ie2は、下記式(2)で示され、
Ie2=△Vbe/R4 ・・・(2)
式(2)式において、R4は抵抗R4の抵抗値である。
Ie2=△Vbe/R4 ・・・(2)
式(2)式において、R4は抵抗R4の抵抗値である。
また、抵抗R3の両端に発生する電圧VR3は、下記式(3)で示され、
VR3=Ic2×R3+Ib3×R3 ・・・(3)
式(3)において、Ic2はQ12のコレクタ電流、Ib3はQ13のベース電流である。用いるトランジスタの電流増幅率hFEが充分に大きく、ベース電流が無視できるものとすると、上記(3)式は下式(4)
VR3=Ie2×R3=R3/R4×△Vbe ・・・(4)
で示すことができる。よって、ノードNrefにおける電圧Vrefは、下式(5)
Vref =Vbe3+(R3/R4)×△Vbe
=Vbe3
+(R3/R4)×(kT/q)×ln[(Ie1/Ie2)N]・・・(5)
で決定される電圧となる。ここで抵抗R2及びR3の抵抗値を等しくすると、Q11及びQ12のコレクタ電流が等しくなり、かつ、両トランジスタの電流増幅率hFEが充分に大きく、各ベース電流を無視できるものとすると、Q11及びQ12のエミッタ電流は等しく、(5)式は、下記式(6)
Vref=Vbe3+(R3/R4)×(kT/q)×ln[N] ・・・(6)
で表される。
VR3=Ic2×R3+Ib3×R3 ・・・(3)
式(3)において、Ic2はQ12のコレクタ電流、Ib3はQ13のベース電流である。用いるトランジスタの電流増幅率hFEが充分に大きく、ベース電流が無視できるものとすると、上記(3)式は下式(4)
VR3=Ie2×R3=R3/R4×△Vbe ・・・(4)
で示すことができる。よって、ノードNrefにおける電圧Vrefは、下式(5)
Vref =Vbe3+(R3/R4)×△Vbe
=Vbe3
+(R3/R4)×(kT/q)×ln[(Ie1/Ie2)N]・・・(5)
で決定される電圧となる。ここで抵抗R2及びR3の抵抗値を等しくすると、Q11及びQ12のコレクタ電流が等しくなり、かつ、両トランジスタの電流増幅率hFEが充分に大きく、各ベース電流を無視できるものとすると、Q11及びQ12のエミッタ電流は等しく、(5)式は、下記式(6)
Vref=Vbe3+(R3/R4)×(kT/q)×ln[N] ・・・(6)
で表される。
以上のように、バンドギャップ定電圧回路420においてノードNrefに電圧Vrefが作成される。このノードNrefとGNDとの間には分割抵抗として抵抗R5,R6がこの順に接続されており、抵抗R5と抵抗R6との接続点が、本実施形態において目的とする1.2Vのロジックチップ用電源電圧となるように抵抗R5及びR6の抵抗値が設定されている。
抵抗R5とR6との接続点である出力ノードNoutは、ロジックチップ用電源回路450に接続されており、このロジックチップ用電源回路450で電流量が調整される。
ロジックチップ用電源回路450は、一例として図3に示すように差動部454を備える。差動部454は、出力ノードNoutに抵抗R7を介してベースが接続されたNPNトランジスタQ20と、電源出力ノードNVlogicに抵抗R8を介してベースが接続されたNPNトランジスタQ21を備える。このトランジスタQ20,Q21のエミッタは定電流源452に接続され、トランジスタQ20のコレクタはVccとの間に設けられた第1カレントミラー回路(以下、第1ミラー回路)456のPNPトランジスタQ22に接続され、電流供給を受けている。また、トランジスタQ21のコレクタもVccとの間に設けられた第2カレントミラー回路(以下、第2ミラー回路)460のPNPトランジスタQ26のベース・コレクタに接続されており、電流供給を受けている。
上記カレントミラー回路456の出力側のPNPトランジスタQ23のコレクタは、GNDとの間に設けられた第3カレントミラー回路(以下、第3ミラー回路)458のNPNトランジスタQ24のベース・コレクタに接続されている。Q23には、差動部454のQ20に第1ミラー回路456のQ22が流す電流に等しい電流が流れ、この電流が第3ミラー回路458のQ24に供給される。第3ミラー回路458の出力側NPNトランジスタQ25は、第2ミラー回路のPNPトランジスタQ27のコレクタとPMOSトランジスタM1のゲートとの接続ノードNgに接続され、Q25は、Q24の電流と等しい電流をGNDに向けて流す。
一方、第2ミラー回路の出力側のPNPトランジスタQ27は、ベースが共通接続されているQ26が流す電流(差動部454のQ21に供給する電流)に等しい電流をVccから接続ノードNgに向けて流す。この接続ノードNgにゲートの接続された上記M1は、そのソース又はドレインの一方がVccに接続され他方が電源出力ノードNVlogicが接続されている。また、この電源出力ノードNVlogicとGNDとの間には抵抗R9が接続されている。
接続ノードNgの電圧は、この第2ミラー回路460から供給される電流と、第3ミラー回路458が引き抜く電流によって調整される。接続ノードNgの電圧に応じてPMOSトランジスタM1が動作し、このPMOSトランジスタM1に流れる電流が抵抗R9に流れ、電源出力ノードOUTの電圧が決定されるが、この電源出力ノードNVlogicは、抵抗R8を介し差動部454のトランジスタQ21のベースに抵抗R8を介し負帰還されている。そこで、抵抗R8と、抵抗R7が同一の抵抗値であれば、電源出力ノードNVlogicにおける電圧が、バンドギャップ定電圧回路420からの出力ノードNoutの電圧に揃うようにロジックチップ用電源回路450が動作する。
この電源出力ノードNVlogicは、ドライバチップ20のロジック電源出力端子(TVout)に相当し、作成されたロジック電源は、図1および図2に示すように同一のパッケージ内に設けられるロジックチップ30のロジック入力端子TVinに供給される。
なお、抵抗R7とR8を同一抵抗値と知ることによって、ロジックチップ用電源回路450の増幅率が1となる。また、抵抗R7,R8は省略し短絡することもできる。その場合の回路が図6に示してある。このように、抵抗R9の上側の出力(ノードNvlogic)の電圧をオペアンプに負帰還することで、入力電圧と、出力電圧が一致して出力トランジスタM1から十分な出力が端子(ノードNvlogic)に供給される。
上述のノードNrefには、Vcc低電圧カット回路430が接続されており、Vcc起動時や、バッテリなどの放電によるVcc低下時等、所定電圧よりVcc電圧が低下した場合に、出力電圧TVoutが低下することを防止するため、トランジスタM1をオフさせる。また、ノードNrefには、過熱保護回路440も接続されており、バンドギャップ定電圧回路420での過熱時に、発熱源となるトランジスタM1の動作を停止させて電源回路を保護する。図3の例では、Vcc低電圧カット回路430、過熱保護回路440は、図示しない電流制御配線経路によって、トランジスタM1のゲート(Ng)電位を制御しており、これによりM1の動作を停止させ、電源回路およびこの電源を受ける回路の保護と出力電圧の安定化を図ることができる。また、ドライバチップ20内にドライバチップ用のバンドギャップ定電圧回路を用いた電源回路を備える場合には、このドライバチップ用の電源回路でも、同じ上記Vcc低電圧カット回路430及び過熱保護回路440を利用してこれらの電源回路の保護を行ってもよい。
10 マルチチップパッケージ(MCP)半導体装置、20 ドライバチップ、30 ロジックチップ、40 電源回路、50 モールド材、60 パッド、70 オペアンプ群、80 出力段、90 その他回路、100 基板、220 補正用アナログ回路、310 AD変換回路、320 振動演算部(ジャイロイコライザ)、330 位置演算部(ホールイコライザ)、340 DA変換回路、510 ジャイロセンサ。
Claims (3)
- アナログ回路を有するドライバチップと、デジタル回路を有するロジックチップとが、同一パッケージ内に実装されたマルチチップパッケージの半導体装置であり、
前記ドライバチップは、
前記ロジックチップ用のロジックチップ電源を作成するロジックチップ用電源回路と、
複数のセンサからの検出信号を増幅する複数のオペアンプと、
を含み、
前記ドライバチップは、全体として四角形状であり、前記複数のオペアンプと、前記ロジックチップ用電源回路とが、対角位置に配置されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記ロジックチップ電源を出力するためのロジックチップ電源出力端子が、前記ロジックチップ用電源回路の近傍に配置されていることを特徴とする半導体装置。 - 前記ロジックチップ用電源に供給する基準電圧を発生するバンドギャップ基準電圧発生回路が前記複数のオペアンプと、前記ロジックチップ用電源との間に配置されていることを特徴とする半導体装置。
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