KR20090069245A - 반도체 장치 - Google Patents

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Abstract

센서용의 오피 앰프에의 노이즈를 저감한다. 멀티 칩 패키지의 반도체 장치(10)에서는, 아날로그 회로를 갖는 드라이버 칩(20)과, 디지털 회로를 갖는 로직 칩(30)이, 동일 패키지 내에 실장되어 있다. 드라이버 칩(20)은 로직 칩(30)용의 로직 칩 전원을 작성하는 로직 칩용 전원 회로와, 복수의 센서로부터의 검출 신호를 증폭하는 오피 앰프군을 포함한다. 드라이버 칩(20)은, 전체로서 사각 형상이며, 상기 복수의 오피 앰프와, 상기 로직 칩용 전원 회로(450)가, 대각 위치에 배치되어 있다.
반도체 장치, 드라이버 칩, 로직 칩, 몰드재, 패드, 로직 칩용 전원 회로

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 아날로그 회로를 갖는 드라이버 칩과, 디지털 회로를 갖는 로직 칩이, 동일 패키지 내에 실장된 멀티 칩 패키지의 반도체 장치에 관한 것이다.
디지털 데이터를 논리 처리하는 디지털 회로는, 통상 전압 구동이며, 온 오프 구동하는 다수의 미세한 트랜지스터로 구성되어 있다. 디지털 회로를 구동하기 위해 충분한 전류 구동 능력을 구비하는 전원 회로를 디지털 회로용의 칩에 내장하는 것은 어렵다.
이 때문에, 디지털 회로가 집적화된 로직 칩인 경우에는, 이와 별도의 칩으로 구성되는 바이폴라 트랜지스터를 이용한 전원 회로에 의해, 로직 칩에 필요한 전원을 작성하여, 공급하는 경우가 많다.
예를 들면 특허 문헌 1에서는, 이종 전원의 복수의 칩을 갖는 반도체 장치가 기재되어 있는데, 각 칩에서 각각 개별의 전원을, 도시하지 않은 전원 회로로부터 각각 받고 있다.
[특허 문헌 1] 일본 특허 공개 제2002-57270호 공보
[특허 문헌 2] 일본 특허 공개 평7-23277호 공보
[특허 문헌 3] 일본 특허 공개 평11-187308호 공보
여기서, 로직 회로는 비교적 고주파수의 클럭에 기초하여, 각종의 논리 동작을 행한다. 따라서, 그 동작은 전원 라인이나, 그라운드 라인에 접속된 트랜지스터를 온 오프하여, 신호 라인 H 레벨로 하거나, L 레벨로 하거나 하는 것이 기본으로 된다. 따라서, 로직 회로의 전원 라인이나 그라운드 라인에는 스위칭 노이즈가 실리기 쉽다. 한편, 아날로그 회로에는 홀 센서나, 자이로 센서 등의 검출 신호를 증폭하는 오피 앰프가 설치되고, 이들 검출 신호는 미소한 신호이며, 노이즈의 영향을 극력 배제하고자 한다. 즉, 스위칭 노이즈가 전원 라인이나 그라운드 라인에 실리면, 오피 앰프의 출력에 이들의 영향이 미쳐, 미소한 검출 신호의 증폭 신호에서, 노이즈의 증폭 신호가 포함되게 된다.
본 발명은, 아날로그 회로를 갖는 드라이버 칩과, 디지털 회로를 갖는 로직 칩이, 동일 패키지 내에 실장된 멀티 칩 패키지의 반도체 장치로서, 상기 드라이버 칩은, 상기 로직 칩용의 로직 칩 전원을 작성하는 로직 칩용 전원 회로와, 복수의 센서로부터의 검출 신호를 증폭하는 복수의 오피 앰프를 포함하고, 상기 드라이버 칩은, 전체로서 사각 형상이며, 상기 복수의 오피 앰프와, 상기 로직 칩용 전원 회로가, 대각 위치에 배치되어 있는 것을 특징으로 한다.
또한, 상기 로직 칩 전원을 출력하기 위한 로직 칩 전원 출력 단자가, 상기 로직 칩용 전원 회로의 근방에 배치되어 있는 것이 바람직하다.
또한, 상기 로직 칩용 전원에 공급하는 기준 전압을 발생하는 밴드 갭 기준 전압 발생 회로가 상기 복수의 오피 앰프와, 상기 로직 칩용 전원 사이에 배치되어 있는 것이 바람직하다.
본 발명에 따르면, 드라이버 칩의 1각의 부근에 센서용의 오피 앰프가 배치되고, 그 대각의 각에 로직 칩용 전원 회로가 배치된다. 따라서, 로직 칩의 전원 라인에 실리는 노이즈가, 드라이버 칩 내부의 라인에 전달되어도, 센서용의 오피 앰프에 영향을 주는 것을 효과적으로 방지할 수 있다.
이하, 본 발명의 실시 형태에 대해, 도면에 기초하여 설명한다.
도 4는, 본 실시 형태에 따른 멀티 칩 패키지(MCP)의 반도체 장치의 개략 회로 구성을 도시한다. 이 반도체 장치(멀티 칩 패키지)(10)는, 아날로그 회로를 갖는 드라이버 칩(20)과, 디지털 회로를 갖는 로직 칩(30)이 공통의 기판에 탑재되어 패키징되어 있다. 본 실시 형태에서는, 이 반도체 장치는 카메라 등에 채용되는 방진 기능, 소위 손 떨림 보정 기능을 실현하기 위한 처리를 실행할 수 있다. 물론, 본 발명의 MCP는 방진 장치용 반도체 장치에 한정되지 않지만, 본 실시 형태에서는, 이하 이 방진 장치용 반도체 장치를 예로 설명한다.
비디오 카메라, 디지털 스틸 카메라 등의 촬상 기기에서는, 손 떨림으로 대표되는 진동 등에 의해 피사체상에 흔들림이 발생하여, 촬영 영상이 잘 보이지 않 게 되는 것을 방지하는 요구가 있어, 방진 기능이 설정되어 있다. 이 방진 기능은 피사체에 대한 촬상 기기의 진동을 검출하고, 그 진동에 따라서, 광학계(렌즈)나 CCD 등의 촬상 소자를 모터에 의해 시프트 보정하는 방법이나, 촬상 데이터를 보정하는 방법 등에 의해 실현할 수 있다.
자이로 센서 등의 센서를 이용한 진동 검출이나, 검출된 진동으로부터 구한 보정 신호에 의한 모터의 구동 제어의 실행은, 아날로그 신호를 취급할 필요성이 있기 때문에, 바이폴라 트랜지스터를 적어도 일부에 이용한 아날로그 회로를 갖는 드라이버 칩(20)에 의해 실행한다. 한편, 검출된 진동에 기초하여 보정 신호를 구하기 위해서는, 센서의 검출 신호를 A/D 변환한 디지털 신호를 논리 연산하는 것이 바람직하며, 이와 같은 보정 데이터 처리를, 디지털 회로를 갖는 로직 칩(30)에 의해 실행한다.
여기서, 도 5에는 아날로그 회로를 탑재한 드라이버 칩(20)의 개략 평면도를 도시하고 있다. 이 드라이버 칩(20)에는, 그 주변부에 복수의 패드(단자)(60)가 설치되어 있다. 또한, 그 내부에는 오피 앰프군(70), 밴드 갭 정전압 회로(420), 출력단(80), 그 밖의 회로(90), 로직 칩용 전원 회로(450)가 설치되어 있다.
패드(60)는 신호나 전원 전압의 입력이나 출력에 이용된다. 오피 앰프군(70)은, 다수의 오피 앰프로부터 형성되어 있고, 패드(60)로부터 입력된 신호나, 내부에서 발생한 신호를 증폭한다. 예를 들면, 외부에 접속된 홀 소자의 검출 신호를 증폭하는 복수의 홀 앰프가 오피 앰프군(70)에 의해 형성된다. 밴드 갭 정전압 회로(420)는, 후술하는 바와 같이 온도나, 전원 전압 Vcc가 변화하여도, 변화하 지 않는 기준 전압을 발생한다. 출력단(80)은 광학계를 구동하기 위한 보이스 코일의 구동 전류를 발생하는 앰프 등이 포함된다. 그 밖의 회로(90)에는 전원 전압 Vcc의 저하 시의 처리를 행하는 Vcc 저전압 커트 회로나, 가열 시에 보호 동작을 행하는 과열 보호 회로 등이 포함된다. 또한, 로직 칩용 전원 회로(450)는 밴드 갭 정전압 회로(420)로부터의 기준 전압을 버퍼하여, 충분한 전류 능력의 전원으로서 로직 칩(30)에 공급한다. 로직 칩용 전원 회로(450)의 도면에서의 상방에 인접하는 패드가 로직 전원의 출력 노드 NVlogic로 되어 있다.
그리고, 본 실시 형태에서는, 로직 칩용 전원 회로(450)는 드라이버 칩(20)의 도면에서의 우측 위에 배치되어 있고, 오피 앰프군(70)은 드라이버 칩(20)의 도면에서의 하방에 배치되어 있다. 특히, 미소한 검출 신호를 증폭하는 홀 앰프 등은, 드라이버 칩(20)의 도면에서의 좌측 아래의 위치로 되도록 배치되어 있다. 이와 같이, 로직 칩용 전원 회로(450)와, 센서의 검출 신호를 증폭하는 앰프를 드라이버 칩(20)의 대각 위치에 배치함으로써, 양자의 거리가 멀어진다. 로직 칩용 전원 회로(450)로부터의 로직 전원은 로직 칩(30)에 그 전원으로서 공급되므로, 로직 회로의 H 레벨, L 레벨의 절환 스위칭 동작에 따라서, 그 동작 주파수에 기초하는, 고주파의 노이즈가 실리기 쉽고, 이 로직 칩용 전원 회로(450)의 전원, 그라운드에도 노이즈가 실리기 쉽다.
본 실시 형태에서는, 로직 칩용 전원 회로(450)와, 센서 검출 신호의 앰프가, 드라이버 칩(20) 상에서 가장 떨어져 배치되어 있다. 따라서, 전원, 그라운드 에 노이즈가 실려도, 그것이 센서 검출 신호의 앰프에 영향을 주는 것을 억제할 수 있다.
또한, 밴드 갭 정전압 회로(420)를 오피 앰프군(70)(센서 검출 신호의 앰프등)과 로직 칩용 전원 회로(450) 사이에 배치되었으므로, 로직 칩용 전원 회로(450)에의 기준 전압의 공급과 오피 앰프군(70)에의 기준 전압의 공급의 양방을 효율적으로 행할 수 있다.
도 1에는, 드라이버 칩(20)과, 로직 칩(30)의 구성예가 도시되어 있다. 여기서, 이 도 1은 회로의 내용을 나타내는 것으로서, 각 요소는 회로의 설명을 하기 쉽도록 배치되어 있다.
도 1에서, MCP(10)에 외장된 자이로 센서(510)는 진동을 검출하고, 검출된 신호를 증폭한다. 증폭된 신호는 진동 검출 신호로서 로직 칩(30)에 공급되어, 보정량의 연산에 이용된다.
드라이버 칩(20)의 보정용의 아날로그 회로(220)에는, 로직 칩(30)에서 구해진 진동에 따른 보정 신호가 공급된다. 여기서, 도 1의 예에서는, 진동 보정에는 MCP(10)에 외장된 보이스 코일 모터(VCM)(520) 등을 이용하여, 진동에 의한 피사체에 대한 촬상 장치의 어긋남을 캔슬하도록 렌즈 위치를 조정함으로써 보정한다. VCM(520)(520p, 520y)은 피치 방향, 요 방향에 설치되어, 렌즈 위치를 피치 방향, 요 방향으로 각각 시프트하는 것을 가능하게 하고 있다. 보정용의 아날로그 회로(220)는 VCM(520)의 코일을 BTL(Bridged Transless) 구동하는 회로를 갖고, 구체적으로는 보정 신호를 원하는 레벨로 시프트한 후, BTL 앰프에 의해 증폭하고, VCM 코일에 공급하여, VCM(520)을 구동하고 있다.
렌즈 위치는, MCP(10)에 외장된 홀 소자(530)를 구동하여 검출하고 있고, 드라이버 칩(20)의 홀 소자용 아날로그 회로(230)는, 홀 소자(530)에 바이어스 전압을 인가하는 바이어스 회로(232)와, 홀 소자(530)로부터 얻어지는 신호를 증폭하여 위치 검출 신호를 작성하는 홀 앰프(234)를 갖는다. 또한, 이 위치 검출 신호는 로직 칩(30)에 공급되고, 상기 VCM(520)에 의한 렌즈 구동의 피드백에 이용된다.
로직 칩(30)은 자이로 센서(510)로부터 얻어지는 진동 검출 신호, 홀 앰프(234)로부터 얻어지는 위치 검출 신호 등, 아날로그 신호를 디지털 신호로 변환하는 아날로그 디지털 변환 회로(ADC)(310)를 구비한다. 또한, 진동 검출 신호로부터 진동량을 구하는 진동 연산부(320), 위치 검출 신호와 진동량으로부터 보정용의 위치 제어 신호를 구하는 위치 연산부(330), 연산부(320, 330)의 동작 등을 제어하기 위한 처리부(CPU)(340)를 갖는다. 또한, 얻어진 위치 제어 신호를 아날로그 신호로 변환하여 드라이버 칩(20)에 공급하기 위한 디지털 아날로그 변환 회로(DAC)(350)를 구비한다. 또한 연산 시에 필요한 데이터 등을 기억하는 ROM이나 SRAM 등의 메모리부(360), 외부 입출력 단자 회로(I/O셀)(370) 등도 칩 내에 집적되어 있다.
여기서, 로직 칩(30)에서, I/O셀(370)에 대해서는 외부의 장치 전원 회로로부터 공급되는 3.3V 전원의 공급을 받아 동작한다. 그러나, 내부 로직 회로(진동 연산부(320), 위치 연산부(330), CPU(340) 등)는, 본 실시 형태에서 1.2V 전원의 공급을 받아 동작하는 저전압형 회로를 채용하고 있다.
로직 칩(30)에서는, CMOS 트랜지스터 등을 이용한 디지털 회로이기 때문에, 이 외부 전원으로부터 공급되는 3.3V 전원으로부터 1.2V 전원을 얻기 위해서는, 면적이 큰 강압 회로를 필요로 하는 점에서, CM0S 트랜지스터만으로는 충분한 전류 공급 능력을 갖는 전원을 작성할 수 없다. 본 실시 형태에서는, 전용의 전원 회로 칩을 이용하지 않고, 로직 칩(30)에서 이용하는 전원(1.2V 전원)을, 이 로직 칩(30)과 함께 패키징되는 상기 드라이버 칩(20) 내에 작성하고 있다.
전술한 바와 같이 드라이버 칩(20)은, 바이폴라 트랜지스터 등을 구비하는 진동 보정용, 홀 소자용의 아날로그 회로(220, 230) 등을 이용하고 있다. 따라서, 이들 아날로그 회로의 형성 시에 동일한 반도체 기판 상에, 밴드 갭 정전압 회로 등을 이용한 안정된 전원 회로를 집적할 수 있다.
또한, 도 2에 도시한 바와 같이, 드라이버 칩(20)과 로직 칩(30)은 1개의 패키지 내에 공통의 패키지에 대한 기판(100)에 대해 수지 등의 몰드재(50)에 의해 패키징된다. 또한, 도 2의 예에서는, 이 2개의 칩은 기판(100)에 실장한 로직 칩(30) 상에 드라이버 칩(20)을 겹쳐 쌓고, 이들 전체를 덮어 몰드재(50)를 배치하고 있다. 칩은 겹쳐 쌓기 방식에 한정되지 않고, 수평 방향으로 나열하여 배치하여도 된다. 또한, 기판(100)은 코어 기판을 채용하여도 되지만, 보다 고밀도, 박형 실장을 하기 위해 배선 패턴 필름 상에 직접 칩을 탑재한 패키지 방법을 채용할 수 있다. 또한, 패키지하는 칩은 2개에 한정되는 것은 아니며, 그 외에도 필요에 따라서 별도의 칩을 함께 실장하여도 된다. 이와 같이 MCP(10)에서는, 서로 다른 칩이어도, 1개로 패키징되므로, 단자간 거리를 매우 짧게 할 수 있고, 적은 전력 손실로, 드라이버 칩(20)으로부터 로직 칩(30)에 1.2V 전원을 공급할 수 있다. 또한, 드라이버 칩(20)은 바이폴라 트랜지스터와, M0S 트랜지스터의 양방을 구비하는 bi-CM0S형의 칩을 채용하고 있다.
그리고, 본 실시 형태에서는, 이 드라이버 칩(20) 내에, 드라이버 칩(20)에서는 사용하지 않는 로직 칩용의 전원 회로(40)를 설치하고 있다. 이 전원 회로(40)는, 도시하지 않은 전원 장치로부터 공급되는 Vcc(2.7V∼5.5V)에 기초하여, 기준 전압을 발생하는 밴드 갭 정전압 회로(420)와, 기준 전압을 버퍼하는 로직 칩용 전원 회로(450)로 이루어지고, 이 로직 칩용 전원 회로(450)로부터 로직 칩(30)에 필요한 Vcc와 서로 다른 전압(여기서는 1.2V)의 전원을 공급한다.
도 3은, 드라이버 칩(20) 내에 형성된 1.2V 전원 회로(로직 칩용 전원 회로)(40)의 개략 회로 구성의 일례를 나타내고 있다.
드라이버 칩(20)에는, 외부 장치 전원 회로로부터 그 드라이버 칩(20)의 동작 전원으로서 Vcc(요구에 따른 2.7V∼5.5V 정도)가 공급되어 있다. 도 3의 로직 칩용 전원 회로(40)는, 대별하면, 밴드 갭 정전압 회로(420)와 로직 칩용 전원 회로(450)를 구비한다. 밴드 갭 정전압 회로(420)는 NPN 트랜지스터 Q11, Q12, Q13, 저항 R2, R3, R4를 갖는다.
트랜지스터 Q11의 베이스와 컬렉터는 접속되고, 또한 이 Q11의 컬렉터는 저항 R2를 통하여 노드 Nref에 접속되어 있다. 또한, Q11의 이미터는 GND에 접속되어 있다. Q11의 베이스에는, Q11의 정수배의 이미터 면적을 갖는 트랜지스터 Q12의 베이스가 접속되고, 이 Q12의 이미터는 저항 R4를 통하여 GND에 접속되고, Q12 의 컬렉터는 저항 R3을 통하여 노드 Nref에 접속되어 있다.
Q12의 컬렉터와 저항 R3의 접속점에는, 트랜지스터 Q13의 베이스가 접속되고, 이 Q13의 이미터는 GND, 컬렉터는 노드 Nref에 접속되어 있다.
또한, 밴드 갭 정전압 회로(420)와 전원 Vcc 사이에는 정전류원(410)이 설치되어 있고, 밴드 갭 정전압 회로(420)에 정전류를 공급하고 있다. 또한, 정전류원(410)과 GND 사이에는, 정전류원(410)에서의 전류량을 조정하는 NPN 트랜지스터 Q3의 컬렉터 이미터와 저항 R1이 설치되어 있다.
여기서, Q12의 이미터 면적 Ae2는 Q11의 이미터 면적 Ae1의 정수배 N으로 설정되고, 양쪽 트랜지스터의 베이스가 공통 접속으로 되어 있다. 이 때문에, Q11의 베이스ㆍ에미터간 전압 Vbe1과, Q12의 베이스ㆍ에미터간 전압 Vbe2의 전압차 ΔVbe는, 저항 R4에 생기는 전압과 동등하고, 하기 수학식 1로 표현할 수 있다.
Figure 112008088983918-PAT00001
여기서, 수학식 1에서, k는 볼츠먼 상수, T는 절대 온도, q는 전자의 전하량, Ie1은 Q11의 이미터 전류, Ie2는 Q12의 이미터 전류이다.
Q12의 이미터 전류 Ie2는, 하기 수학식 2로 표현되고,
Figure 112008088983918-PAT00002
수학식 2에서, R4는 저항 R4의 저항값이다.
또한, 저항 R3의 양단에 발생하는 전압 VR3은, 하기 수학식 3으로 표현되고,
Figure 112008088983918-PAT00003
수학식 3에서, Ic2는 Q12의 컬렉터 전류, Ib3은 Q13의 베이스 전류이다. 이용하는 트랜지스터의 전류 증폭률 hFE가 충분히 커서, 베이스 전류를 무시할 수 있는 것으로 하면, 상기 수학식 3은 하기 수학식 4
Figure 112008088983918-PAT00004
로 표현할 수 있다. 따라서, 노드 Nref에서의 전압 Vref는, 하기 수학식 5
Figure 112008088983918-PAT00005
로 결정되는 전압으로 된다. 여기서 저항 R2 및 R3의 저항값을 동등하게 하면, Q11 및 Q12의 컬렉터 전류가 동등하게 되고, 또한 양 트랜지스터의 전류 증폭률 hFE가 충분히 커서, 각 베이스 전류를 무시할 수 있는 것으로 하면, Q11 및 Q12의 이미터 전류는 동등하고, 수학식 5는, 하기 수학식 6
Figure 112008088983918-PAT00006
으로 표현된다.
이상과 같이, 밴드 갭 정전압 회로(420)에서 노드 Nref에 전압 Vref가 작성된다. 이 노드 Nref와 GND 사이에는 분할 저항으로서 저항 R5, R6이 이 순서대로 접속되어 있고, 저항 R5와 저항 R6의 접속점이, 본 실시 형태에서 목적으로 하는 1.2V의 로직 칩용 전원 전압으로 되도록 저항 R5 및 R6의 저항값이 설정되어 있다.
저항 R5와 R6의 접속점인 출력 노드 Nout는, 로직 칩용 전원 회로(450)에 접속되어 있고, 이 로직 칩용 전원 회로(450)에서 전류량이 조정된다.
로직 칩용 전원 회로(450)는, 일례로서 도 3에 도시한 바와 같이 차동부(454)를 구비한다. 차동부(454)는 출력 노드 Nout에 저항 R7을 통하여 베이스가 접속된 NPN 트랜지스터 Q20과, 전원 출력 노드 NVlogic에 저항 R8을 통하여 베이스가 접속된 NPN 트랜지스터 Q21을 구비한다. 이 트랜지스터 Q20, Q21의 이미터는 정전류원(452)에 접속되고, 트랜지스터 Q20의 컬렉터는 Vcc와의 사이에 설치된 제1 커런트 미러 회로(이하, 제1 미러 회로)(456)의 PNP 트랜지스터 Q22에 접속되어, 전류 공급을 받고 있다. 또한, 트랜지스터 Q21의 컬렉터도 Vcc와의 사이에 설치된 제2 커런트 미러 회로(이하, 제2 미러 회로)(460)의 PNP 트랜지스터 Q26의 베이스 컬렉터에 접속되어 있고, 전류 공급을 받고 있다.
상기 커런트 미러 회로(456)의 출력측의 PNP 트랜지스터 Q23의 컬렉터는, GND와의 사이에 설치된 제3 커런트 미러 회로(이하, 제3 미러 회로)(458)의 NPN 트랜지스터 Q24의 베이스 컬렉터에 접속되어 있다. Q23에는, 차동부(454)의 Q20에 제1 미러 회로(456)의 Q22가 흘리는 전류와 동등한 전류가 흐르고, 이 전류가 제3 미러 회로(458)의 Q24에 공급된다. 제3 미러 회로(458)의 출력측 NPN 트랜지스터 Q25는, 제2 미러 회로의 PNP 트랜지스터 Q27의 컬렉터와 PMOS 트랜지스터 M1의 게이트의 접속 노드 Ng에 접속되고, Q25는 Q24의 전류와 동등한 전류를 GND를 향하여 흘린다.
한편, 제2 미러 회로의 출력측의 PNP 트랜지스터 Q27은, 베이스가 공통 접속되어 있는 Q26이 흘리는 전류(차동부(454)의 Q21에 공급하는 전류)와 동등한 전류를 Vcc로부터 접속 노드 Ng를 향하여 흘린다. 이 접속 노드 Ng에 게이트가 접속된 상기 M1은, 그 소스 또는 드레인의 한쪽이 Vcc에 접속되고 다른 쪽이 전원 출력 노드 NVlogic가 접속되어 있다. 또한, 이 전원 출력 노드 NVlogic와 GND 사이에는 저항 R9가 접속되어 있다.
접속 노드 Ng의 전압은, 이 제2 미러 회로(460)로부터 공급되는 전류와, 제3 미러 회로(458)가 뽑아내는 전류에 의해 조정된다. 접속 노드 Ng의 전압에 따라서 PMOS 트랜지스터 M1이 동작하고, 이 PMOS 트랜지스터 M1에 흐르는 전류가 저항 R9에 흘러, 전원 출력 노드 OUT의 전압이 결정되는데, 이 전원 출력 노드 NVlogic는 저항 R8을 통하여 차동부(454)의 트랜지스터 Q21의 베이스에 저항 R8을 통하여 부귀환되어 있다. 따라서, 저항 R8과, 저항 R7이 동일한 저항값이면, 전원 출력 노드 NVlogic에서의 전압이, 밴드 갭 정전압 회로(420)로부터의 출력 노드 Nout의 전압에 일치하도록 로직 칩용 전원 회로(450)가 동작한다.
이 전원 출력 노드 NVlogic는 드라이버 칩(20)의 로직 전원 출력 단자(TVout)에 상당하고, 작성된 로직 전원은, 도 1 및 도 2에 도시한 바와 같이 동일한 패키지 내에 설치되는 로직 칩(30)의 로직 입력 단자 TVin에 공급된다.
또한, 저항 R7과 R8을 동일 저항값으로 앎으로써, 로직 칩용 전원 회로(450)의 증폭률이 1로 된다. 또한, 저항 R7, R8은 생략하여 단락할 수도 있다. 그 경우의 회로가 도 6에 도시되어 있다. 이와 같이, 저항 R9의 상측의 출력(노드 NVlogic)의 전압을 오피 앰프로 부귀환함으로써, 입력 전압과, 출력 전압이 일치하여 출력 트랜지스터 M1로부터 충분한 출력이 단자(노드 NVlogic)에 공급된다.
전술한 노드 Nref에는, Vcc 저전압 커트 회로(430)가 접속되어 있고, Vcc 기동 시나, 배터리 등의 방전에 의한 Vcc 저하 시 등, 소정 전압보다 Vcc 전압이 저하된 경우에, 출력 전압 TVout가 저하되는 것을 방지하기 위해, 트랜지스터 M1을 오프시킨다. 또한, 노드 Nref에는 과열 보호 회로(440)도 접속되어 있고, 밴드 갭 정전압 회로(420)에서의 과열 시에, 발열원으로 되는 트랜지스터 M1의 동작을 정지시켜 전원 회로를 보호한다. 도 3의 예에서는, Vcc 저전압 커트 회로(430), 과열 보호 회로(440)는, 도시하지 않은 전류 제어 배선 경로에 의해, 트랜지스터 M1의 게이트(Ng) 전위를 제어하고 있고, 이에 의해 M1의 동작을 정지시켜, 전원 회로 및 이 전원을 받는 회로의 보호와 출력 전압의 안정화를 도모할 수 있다. 또한, 드라이버 칩(20) 내에 드라이버 칩용의 밴드 갭 정전압 회로를 이용한 전원 회로를 구비하는 경우에는, 이 드라이버 칩용의 전원 회로에서도, 동일한 상기 Vcc 저전압 커트 회로(430) 및 과열 보호 회로(440)를 이용하여 이들 전원 회로의 보호를 행하 여도 된다.
도 1은 본 발명의 실시 형태에 따른 멀티 칩 패키지의 개략 회로 구성예를 나타내는 도면.
도 2는 멀티 칩 패키지(10)의 개요를 도시하는 설명도.
도 3은 로직 칩용 전원 회로(40)의 회로 구성예를 나타내는 도면.
도 4는 드라이버 칩(20)의 배치 개요를 도시하는 평면도.
도 5는 멀티 칩 패키지(10)의 개요를 도시하는 설명도.
도 6은 로직 칩용 전원 회로의 개략 구성을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 멀티 칩 패키지(MCP) 반도체 장치
20 : 드라이버 칩
30 : 로직 칩
40 : 전원 회로
50 : 몰드재
60 : 패드
70 : 오피 앰프군
80 : 출력단
90 : 그 밖의 회로
100 : 기판
220 : 보정용 아날로그 회로
310 : AD 변환 회로
320 : 진동 연산부(자이로 이퀄라이저)
330 : 위치 연산부(홀 이퀄라이저)
340 : DA 변환 회로
510 : 자이로 센서

Claims (3)

  1. 아날로그 회로를 갖는 드라이버 칩과, 디지털 회로를 갖는 로직 칩이, 동일 패키지 내에 실장된 멀티 칩 패키지의 반도체 장치로서,
    상기 드라이버 칩은,
    상기 로직 칩용의 로직 칩 전원을 작성하는 로직 칩용 전원 회로와,
    복수의 센서로부터의 검출 신호를 증폭하는 복수의 오피 앰프
    를 포함하고,
    상기 드라이버 칩은, 전체로서 사각 형상이며, 상기 복수의 오피 앰프와, 상기 로직 칩용 전원 회로가, 대각 위치에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 로직 칩 전원을 출력하기 위한 로직 칩 전원 출력 단자가, 상기 로직 칩용 전원 회로의 근방에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  3. 상기 로직 칩용 전원에 공급하는 기준 전압을 발생하는 밴드 갭 기준 전압 발생 회로가 상기 복수의 오피 앰프와, 상기 로직 칩용 전원 사이에 배치되어 있는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI369064B (en) * 2008-12-31 2012-07-21 Princeton Technology Corp Method and circuit for driving a voice coil motor
JP2011210954A (ja) * 2010-03-30 2011-10-20 Renesas Electronics Corp 半導体装置
US8952641B2 (en) * 2012-05-30 2015-02-10 Samsung Electro-Mechanics Co., Ltd. Biasing circuit for hall sensor and hall amplifier in motor driving circuit
KR102474318B1 (ko) * 2015-03-06 2022-12-08 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0723277A (ja) 1993-06-29 1995-01-24 Canon Inc 振れ補正装置
US6492719B2 (en) * 1999-07-30 2002-12-10 Hitachi, Ltd. Semiconductor device
JP4436442B2 (ja) 1997-12-19 2010-03-24 キヤノン株式会社 撮像装置及びカメラユニット及びレンズユニット
US6137165A (en) * 1999-06-25 2000-10-24 International Rectifier Corp. Hybrid package including a power MOSFET die and a control and protection circuit die with a smaller sense MOSFET
JP2002057270A (ja) 2000-08-08 2002-02-22 Sharp Corp チップ積層型半導体装置
US8159540B2 (en) * 2007-11-28 2012-04-17 Semiconductor Components Industries, Llc Semiconductor device and imaging capturing apparatus
US8564676B2 (en) * 2007-11-28 2013-10-22 Sanyo Semiconductor Co., Ltd. Semiconductor device with anti-shake control function
US8553098B2 (en) * 2007-11-28 2013-10-08 Sanyo Semiconductor Co., Ltd. Semiconductor device and imaging capturing apparatus

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