TWI412116B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明係關於將具有類比電路之驅動器晶片、及具有數位電路之邏輯晶片安裝於相同封裝內之多晶片封裝之半導體裝置。
將數位資料進行邏輯處理之數位電路係為普通電壓驅動，且由進行導通關斷(on off)驅動之多數個微細電晶體所構成。要將具備用以驅動數位電路所需充分之電流驅動能力之電源電路內建於數位電路用之晶片，有其困難之處。
因此，將數位電路積體化之邏輯晶片之情形，大多係藉由利用不同於此之晶片所構成之雙極性電晶體之電源電路，來作成邏輯晶片所需之電源進行供給。
例如在下述專利文獻1中，雖揭示有具有不同種電源之複數個晶片之半導體裝置，惟在各晶片各個個別之電源，係從未圖示之電源電路分別接受。
專利文獻1：日本特開2002-57270號公報
專利文獻2：日本特開平7-23277號公報
專利文獻3：日本特開平11-187308號公報
在此，邏輯電路係根據較高頻率之時脈來進行各種邏輯動作。因此，該動作基本上係以將連接於電源線、或接地線之電晶體進行導通關斷，而作成信號線為H位準、或L位準。因此，在邏輯電路之電源線或接地線，即易於闖入開關雜訊。另一方面，在類比電路中，係設有將霍爾感測器(Hall Sensor)、及陀螺儀感測器(Gyro Sensor)等之之檢測信號放大之運算放大器(operational amplifier)，而此等檢測信號係為微小之信號，欲極力排除雜訊之影響。亦即，若開關雜訊進入電源線或接地線，則會在運算放大器之輸出產生此等影響，而使得在微小之檢測信號之放大信號中，包含雜訊之放大信號。
本發明係將具有類比電路之驅動器晶片、及具有數位電路之邏輯晶片安裝於相同封裝內之多晶片封裝之半導體裝置，前述驅動器晶片係包含用以作成前述邏輯晶片用之邏輯晶片電源之邏輯晶片用電源電路、及用以將來自複數個感測器之檢測信號予以放大之複數個運算放大器，前述驅動器晶片係整體為四角形狀，且將前述複數個運算放大器、及前述邏輯晶片用電源電路配置於對角位置。
此外，用以輸出前述邏輯晶片電源之邏輯晶片電源輸出端子，係以配置於前述邏輯晶片用電源電路附近為較佳。
此外，用以產生供給至前述邏輯晶片用電源之基準電壓之帶隙(band gap)基準電壓產生電路係以配置在前述複數個運算放大器、與前述邏輯晶片用電源之間為較佳。
依據本發明，在驅動器晶片之1角落之附近配置感測器用之運算放大器，且在其對角之角落配置邏輯晶片用電源電路。因此，即使進入邏輯晶片之電源線之雜訊，傳遞至驅動器晶片內部之線，亦可有效地防止對於感測器用之運算放大器造成影響。
以下根據圖式說明本發明之實施形態。
第4圖係顯示本實施形態之多晶片封裝(MCP，Multi Chip Package)之半導體裝置之概略電路構成。此半導體裝置(多晶片封裝)10，係將具有類比電路之驅動器晶片20、及具有數位電路之邏輯晶片30搭載於共通之基板而予以封裝。在本實施形態中，此半導體裝置係可執行在相機等所採用之防振功能，即所謂用以實現手晃動補正功能之處理。當然，本發明之MCP並不限定於防振裝置用半導體裝置，惟在本實施形態中，以下係以此防振裝置用半導體裝置為例進行說明。
在攝錄影機(video camera)、數位相機(digital still camera)等之攝影機器中，係要求要防止因為手晃動所代表之振動等而於被攝體影像產生模糊不清，而使攝影影像難以觀看，乃設有防振功能。此防振功能係可藉由檢測攝影機器相對於被攝體之振動，且依據該振動，以馬達來偏移補正光學系統(透鏡)及CCD等攝影元件之方法、及補正攝影資料之方法等來實現。
利用陀螺儀感測器等之感測器之振動檢測、或藉由從所檢測出之振動所要求之補正信號執行馬達之驅動控制，由於具有要處理類比信號之必要性，因此係藉由具有至少使用一部分雙極性電晶體之類比電路之驅動器晶片20來執行。另一方面，為了根據所檢測出之振動而求出補正信號，係以將經A/D轉換(類比數位轉換)感測器之感測信號後之數位信號進行邏輯運算為較佳，而此種補正資料處理，係藉由具有數位電路之邏輯晶片30來實行。
在此，在第5圖中係顯示搭載有類比電路之驅動器晶片20之概略平面圖。在此驅動器晶片20中係於其周邊部設有複數個接墊(端子)60。此外，在其內部係設有運算放大器群70、帶隙定電壓電路420、輸出段80、其他電路90、及邏輯晶片用電源電路450。
接墊60係利用在信號或電源電壓之輸入或輸出。運算放大器群70係由多數個運算放大器所形成，用以將從接墊60所輸入之信號、及在內部所產生之信號加以放大。例如，用以將連接於外部之霍爾元件之檢測信號放大之複數個霍爾放大器係藉由運算放大器群70而形成。如後所述，帶隙定電壓電路420係即使溫度或電源電壓Vcc變化，亦產生不變化之基準電壓。輸出段80係包括產生用以驅動光學系之音圈(voice coil)之驅動電流之放大器等。在其他電路90中，係包括用以進行電源電壓Vcc之降低時之處理之Vcc低電壓截斷電路、及在加熱時用以進行保護動作之過熱保護電路等。此外，邏輯晶片用電源電路450係將來自帶隙定電壓電路420之基準電壓進行緩衝，而作為充分之電流能力之電源供給至邏輯晶片30。圖中上方之鄰接於邏輯晶片用電源電路450之接墊，係成為邏輯電源之輸出節點Nvlogic。
再者，在本實施形態中，邏輯晶片用電源電路450係配置於驅動器晶片20圖之右上，而運算放大器群70係配置於驅動器晶片20圖之下方。尤其是用以放大微小檢測信號之霍爾放大器等，係儘可能配置在驅動器晶片20圖之左下之位置。如此，藉由將邏輯晶片用電源電路450、及用以放大感測器之檢測信號之放大器配置在驅動器晶片20之對角位置，兩者之距離即變遠。來自邏輯晶片用電源電路450之邏輯電源，係供給至邏輯晶片30作為其電源，因此依據邏輯電路之H位準、L位準之切換開關動作，容易混入根據其動作頻率之高頻之雜訊，且亦容易混入雜訊於該邏輯晶片用電源電路450之電源、接地。
在本實施形態中，係將邏輯晶片用電源電路450、及感測器檢測信號之放大器，配置在驅動器晶片20上最遠離位置。因此，即使雜訊混入於電源、接地，亦可抑制雜訊對於感測器感側信號之放大造成影響。
此外，由於將帶隙定電壓電路420配置於運算放大器群70(感測器檢測信號之放大器等)與邏輯晶片用電源電路450之間，因此可有效率地進行基準電壓供給至邏輯晶片用電源電路450及基準電壓供給至運算放大器群70之兩者。
在第1圖中係顯示驅動器晶片20、與邏輯晶片30之構成例。在此，此第1圖係為顯示電路之內容者，各要素係以易於進行電路之說明之方式配置。
在第1圖中，外接於MCP10之陀螺儀感測器510係用以檢測振動，且將所檢測出之信號予以放大。所放大之信號係作為振動檢測信號而供給至邏輯晶片30，且使用於補正量之運算。
在驅動器晶片20之補正用之類比電路220中，係供給有依據在邏輯晶片30中所求出之對應振動之補正信號。在此，在第1圖之例中，係在振動補正中使用外接於MCP10之音圈馬達(VCM)520等，且藉由以取消攝像裝置相對於因為振動所造成之被攝體之偏移之方式調整透鏡位置來補正。VCM520(520p、520y)係設於俯仰(pitch)方向、偏擺(yaw)方向，可使透鏡位置分別位移至俯仰方向、偏擺方向。補正用之類比電路220係具有用以將VCM520之線圈進行BTL(Bridged Transless)驅動之電路，具體而言，係在將補正信號位移至所希望位準之後，以BTL放大器進行放大，且供給至VCM線圈，而驅動VCM520。
透鏡位置係驅動外接於MCP10之霍爾元件530來檢測，而驅動器晶片20之霍爾元件用類比電路230係具有用以施加偏壓電壓於霍爾元件530之偏壓電路232、及用以將從霍爾元件530所獲得之信號放大而作成位置檢測信號之霍爾放大器234。另外，此位置檢測信號係供給至邏輯晶片30，且使用在藉由上述VCM520所進行之驅動透鏡之反饋。
邏輯晶片30係具備將從陀螺儀感測器510所獲得之振動檢測信號、及從霍爾放大器234所獲得之位置檢測信號等類比信號轉換為數位信號之類比數位轉換電路(ADC)310。此外，具有從振動檢測信號求出振動量之振動運算部320、從位置檢測信號與振動量求出補正用之位置控制信號之位置運算部330、及用以控制運算部320、330之動作等之處理部(CPU)340。再者，具備將所獲得之位置控制信號轉換為類比信號而供給至驅動器晶片20之數位類比轉換電路(DAC)350。此外用以記憶運算時所需之資料等之ROM或SRAM等之記憶體部360、外部輸出入端子電路(I/O晶元)370等亦集積於晶片內。
在此，在邏輯晶片30中，關於I/O晶元(cell)370係接受從外部之裝置電源電路所供給之3.3V電源之供給而動作。然而，內部邏輯電路(振動運算部320、位置運算部330、CUP340等)，係在本實施形態中採用接受1.2V電源之供給而動作之低電壓型電路。
在邏輯晶片30中，係因使用CMOS電晶體等數位電路，故為了從由此外部電源所供給之3.3V電源獲得1.2V電源，除了需要面積較大之降壓電路之外，並且無法僅藉由CMOS電晶體來作成具有充分電流供給能力之電源。在本實施形態中，不需使用專用之電源電路晶片，而是將在邏輯晶片30所使用之電源(1.2V電源)，作成在與此邏輯晶片30一同封裝之上述驅動器晶片20內。
如上所述，驅動器晶片20係使用具備雙極性電晶體等振動補正用、及霍爾元件用之類比電路220、230等。因此，於此等類比電路之形成時，在相同半導體基板上，可集積利用帶隙定電壓電路等之穩定之電源電路。
此外，如第2圖所示，驅動器晶片20與邏輯晶片30，係藉由樹脂等塑模(mold)材料50封裝在基板100，該基板100係關於在1個封裝內共通之封裝。另外，在第2圖之例中，此2個晶片係在安裝於基板100之邏輯晶片30之上重疊驅動器晶片20，且覆蓋此等整體而配置塑模材料50。晶片並不限定於重疊之方式，亦可在水平方向並排配置。此外，基板100係可採用芯基板，惟為了進行更高密度、薄型安裝，係可採用在配線圖案薄膜之上直接搭載晶片之封裝方法。再者，要封裝之晶片並不限定於2個，亦可視需要一併安裝其他晶片。如此，在MCP10中，即使是不同之晶片，由於被封裝為1個，因此可使端子間距離非常短，且可用較少之電力損耗，而從驅動器晶片20供給1.2V電源至邏輯晶片30。另外，驅動器晶片20係採用具備雙極性電晶體、及MOS電晶體雙方之bi-CMOS型晶片。
再者，在本實施形態中，係在此驅動器晶片20之中，設有在驅動器晶片20未使用之邏輯晶片用之電源電路40。此電源電路40係由根據從未圖示之電源裝置所供給之Vcc(2.7V至5.5V)而產生基準電壓之帶隙定電壓電路420、及將基準電壓進行緩衝之邏輯晶片用電源電路450所構成，用以從此邏輯晶片用電源電路450供給與邏輯晶片30所需之Vcc不同之電壓(在此係1.2V)之電源。
第3圖係顯示形成形成於驅動器晶片20內之1.2V電源電路(邏輯晶片用電源電路)40之概略電路構成之一例。
在驅動器晶片20中係從外部裝置電源電路供給有Vcc(與要求對應之2.7V至5.5V左右)作為該驅動器晶片20之動作電源。第3圖之邏輯晶片用電源電路40若大致分類，係具備帶隙定電壓電路420與邏輯晶片用電源電路450。帶隙定電壓電路420係具有NPN電晶體Q11、Q12、Q13、電阻R2、R3、R4。
電晶體Q11之基極(base)與集極(collector)係相連接，而且，此Q11之集極係經介電阻R2而連接於節點Nref。此外，Q11之射極(emitter)係連接於GND。在Q11之基極係連接有具有Q11之整數倍之射極面積之電晶體Q12之基極，而此Q12之射極係經介電阻R4而連接於GND，Q12之集極係經介電阻R3而連接於節點Nref。
在Q12之集極與電阻R3之連接點，係連接有電晶體Q13之基極，而此Q13之射極係連接於GND，集極係連接於節點Nref。
另外，在帶隙定電壓電路420與電源Vcc之間係設有定電流源410，用以將定電流供給至帶隙定電壓電路420。另外，在定電流源410與GND之間，係設有用以調整定電流源410之電流量之NPN電晶體Q3之集極射極與電阻R1。
在此，Q12之射極面積Ae2係設定為Q11之射極面積Ae1之整數倍N，且兩電晶體之基極成為共通連接。因此，Q11之基極射極間電壓Vbe1、與Q12之基極射極間電壓Vbe2之電壓差△Vbe係與在電阻R4所產生之電壓相等，而可由下述公式(1)所示。
△Vbe=Vbe1-Vbe2=(kT/q)×1n[(Ie1/Ae1)/(Ie2/Ae2)]=(kT/q)×1n[(Ie1/Ie2)N]　‧‧‧(1)
在此，在公式(1)中，k係波爾茲曼常數(Boltzmann constant)、T係絕對溫度、q係電子之電荷量、Ie1係Q11之射極電流、Ie2係Q12之射極電流。
Q12之射極電流Ie2係由下述公式(2)所示
Ie2=△Vbe/R4　‧‧‧(2)
在公式(2)中，R4係電阻R4之電阻值。
此外，在電阻R3之兩端所產生之電壓VR3係由下述公式(3)所示，
VR3=Ic2×R3＋Ib3×R3　‧‧‧(3)
在公式(3)中，Ic2係Q12之集極電流、Ib3係Q13之基極電流。若設所使用之電晶體之電流放大率HFE 充分大，而可忽視基極電流者，則上述公式(3)係可由下述公式(4)來表示。
VR3=Ie2×R3=R3/R4×△Vbe　‧‧‧(4)
因此，節點Nref之電壓Vref係成為以下述公式(5)所決定之電壓。
Vref=Vbe3＋(R3/R4)×△Vbe=Vbe3＋(R3/R4)×(kT/q)×1n[(Ie1/Ie2)N]‧‧‧(5)
在此，若將電阻R2及電阻R3之電阻值設為相等，則Q11及Q12之集極電流即相等，而且，若設兩電晶體之電流放大率hFE 充分大，而可忽視各基極電流者，則Q11及Q12之射極電流係相等，(5)式係以下述公式(6)來表示。
Vref=Vbe3＋(R3/R4)×(kT/q)×1n[N]　‧‧‧(6)
如以上所述，在帶隙定電壓電路420中於節點Nref作成電壓Vref。在此節點Nref與GND之間係依序連接有電阻R5、R6作為分割電阻，而電阻R5與電阻R6之連接點，係以成為在本實施形態中作為目的之1.2V之邏輯晶片用電源電壓之方式設定有電阻R5及R6之電阻值。
位於電阻R5與R6之連接點之輸出節點Nout係連接於邏輯晶片用電源電路450，在此邏輯晶片用電源電路450調整墊流量。
邏輯晶片用電源電路450，係如第3圖所示具備差動部454作為一例。差動部454係具備NPN電晶體Q20，其基極係經由電阻R7而連接在輸出節點Nout、及NPN電晶體Q21，其基極係經由電阻R8而連接在電源輸出節點NVlogic 。此電晶體Q20、Q21之射極係連接於定電流源452，且電晶體Q20之集極係連接於在與Vcc之間所設之第1電流鏡電路(以下稱第1鏡電路)456之PNP電晶體Q22，用以接受電流供給。此外，電晶體Q21之集極亦連接於在與Vcc之間所設之第2電流鏡電路(以下稱第2鏡電路)460之PNP電晶體Q26之基極、集極，用以接受電流供給。
上述電流鏡電路456之輸出側之PNP電晶體Q23之集極係連接於在與GND之間所設之第3電流鏡電路(以下稱第3鏡電路)458之npn電晶體Q24之基極、集極。在Q23中，係於差動部454之Q20流通有與第1鏡電路456之Q22所流通之電流相等之電流，且此電流係供給至第3鏡電路458之Q24。第3鏡電流458之輸出側NPN電晶體Q25係連接於第2鏡電路之PNP電晶體Q27之集極與PMOS電晶體M1之閘極之連接節點Ng，而Q25係朝向GND流通與Q24之電流相等之電流。
另一方面，第2鏡電路之輸出側之PNP電晶體Q27係從Vcc朝向連接節點Ng流通與基極共通連接之Q26所流通之電流(供給至差動部454之Q21之電流)相等之電流。閘極連接於此連接節點Ng之上述M1係其源極或汲極之一方連接於Vcc，且另一方連接於電源輸出節點NVlogic 。此外，在此電源輸出節點NVlogic 與GND之間係連接有電阻R9。
連接節點Ng之電壓係藉由從該第2鏡電路460所供給之電流、及第3鏡電路458所牽引之電流而調整。PMOS電晶體M1係依據連接節點Ng之電壓而動作，而流通於此PMOS電晶體M1之電流係流通於電阻R9，而決定電源輸出節點OUT之電壓，惟此電源輸出節點NVlotic 係經由電阻R8而負回授於差動部454之電晶體Q21之基極。因此，只要電阻R8、電阻R7為相同電阻值，則電源輸出節點NVlogic 之電壓，即以與來自帶隙定電壓電路420之輸出節點Nout之電壓一致之方式使邏輯晶片用電源電路450動作。
此電源輸出節點NVlogic 係相當於驅動器晶片20之邏輯電源輸出端子(TVout )，且所作成之邏輯電源，係如第1圖及第2圖所示供給至設於相同封裝內之邏輯晶片30之邏輯輸入端子Tvin 。
另外，藉由將電阻R7與R8設為相同電阻值，邏輯晶片用電源電路450之放大率即成為1。此外，電阻R7、R8亦可省略而使之短路。此時之電路係顯示於第6圖。如此，藉由將電阻R9之上側之輸出(節點NVlogic )之電壓負回授至運算放大器，而使輸入電壓、輸出電壓一致而從輸出電晶體M1供給充分之輸出至端子(節點NV1ogic )。
在上述之節點Nref中，係連接有Vcc低電壓截斷電路430，用以防止在Vcc啟動時、及由於電池等之放電而導致Vcc降低時等，於Vcc電壓比預定電壓降低之情形下，輸出電壓TVout 降低，因此使電晶體M1關斷。此外，在節點Nref亦連接有過熱保護電路440，用以在帶隙定電壓電路420之過熱時，停止成為發熱源之電晶體M1之動作而保護電源電路。在第3圖之例中，Vcc低電壓截斷電路430、過熱保護電路440係藉由未圖示之電流控制配線路徑來控制電晶體M1之閘極(Ng)電位，藉此而使M1之動作停止，而可謀求電源電路及接受此電源之電路之保護與輸出電壓之穩定化。此外，在驅動器晶片20內具備使用驅動器晶片用之帶隙定電壓電路之電源電路時，即使是此驅動器晶片用之電源電路，亦可利用相同之上述Vcc低電壓截斷電路430及過熱保護電路440來進行此等電源電路之保護。
10．．．多晶片封裝(MCP)半導體裝置
20．．．驅動器晶片
30．．．邏輯晶片
40．．．電源電路
50．．．塑模材料
60．．．接墊
70．．．運算放大器群
80．．．輸出段
90．．．其他電路
100．．．基板
220．．．補正用類比電路
310．．．AD轉換電路
320．．．振動運算部(陀螺儀均衡器)
330．．．位置運算部(霍爾均衡器)
340．．．DA轉換電路
450．．．電源電路
510．．．陀螺儀感測器
第1圖係為顯示本發明之實施形態之多晶片封裝之概略電路構成例之圖。
第2圖係為顯示多晶片封裝10之概要之說明圖。
第3圖係為顯示邏輯晶片用電源電路40之電路構成例之圖。
第4圖係為顯示驅動器晶片20之配置概要之平面圖。
第5圖係為顯示多晶片封裝10之概要之說明圖。
第6圖係為顯示邏輯晶片用電源電路之概略構成之圖。
10．．．多晶片封裝(MCP)半導體裝置
20．．．驅動器晶片
30．．．邏輯晶片
450．．．電源電路

Claims (3)

  1. 一種半導體裝置，係將具有類比電路之驅動器晶片、及具有數位電路之邏輯晶片安裝於相同封裝內之多晶片封裝之半導體裝置，其特徵為：前述驅動器晶片係包含用以作成前述邏輯晶片用之邏輯晶片電源之邏輯晶片用電源電路、及用以將來自複數個感測器之檢測信號予以放大之複數個運算放大器，前述驅動器晶片係整體為四角形狀，且將前述複數個運算放大器、及前述邏輯晶片用電源電路配置於對角位置。
  2. 如申請專利範圍第1項之半導體裝置，其中，用以輸出前述邏輯晶片電源之邏輯晶片電源輸出端子，係配置於前述邏輯晶片用電源電路附近。
  3. 如申請專利範圍第1項或第2項之半導體裝置，其中，用以產生供給至前述邏輯晶片用電源之基準電壓之帶隙基準電壓產生電路係配置在前述複數個運算放大器、與前述邏輯晶片用電源之間。
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