JPS63193719A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017545—Coupling arrangements; Impedance matching circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｊ産業上の利用分野〕
本発明は、論理回路及びそれを用いた半導体集積回路装
置に係り、特に異なる電源で動作しえる論理回路半導体
集積回路装置及び複数の半導体集積回路装置を結合して
構成される半導体集積回路装置システムに係る。
置に係り、特に異なる電源で動作しえる論理回路半導体
集積回路装置及び複数の半導体集積回路装置を結合して
構成される半導体集積回路装置システムに係る。
半導体技術の進歩は目覚ましいものがあり、１９００年
代には０．５μｍ時代の到来が予測されている。０．５
μｍの時代になるとパンチスルーやホットエレクトロン
効果などのデバイスの問題を避けるためＬＳＩの電源を
現在の５ｖからより低い電圧（例えば３Ｖ）に下げる必
要があると云われている。
代には０．５μｍ時代の到来が予測されている。０．５
μｍの時代になるとパンチスルーやホットエレクトロン
効果などのデバイスの問題を避けるためＬＳＩの電源を
現在の５ｖからより低い電圧（例えば３Ｖ）に下げる必
要があると云われている。
したがって、０．５μｍ時代は５ｖ系の電源で動作する
ＬＳＩと３ｖ系の電源で動作する半導体集積回路装［（
ＬＳＩ）が共存する時代になり、複数のＬＳＩを結合し
て構成される電子回路装置±、’） −１／７’ｌ ！
；ｌかス當趙で動作する丁、ＳＴが溶在して使用される
ことになる。
ＬＳＩと３ｖ系の電源で動作する半導体集積回路装［（
ＬＳＩ）が共存する時代になり、複数のＬＳＩを結合し
て構成される電子回路装置±、’） −１／７’ｌ ！
；ｌかス當趙で動作する丁、ＳＴが溶在して使用される
ことになる。
第８図（Ａ）は第１のＬＳＩ８１１と第２のＬＳＩ８１
２が同一電源レベル（例えば５Ｖ）で動作するケースで
あり、８１３はＬＳＩ８１１からＬＳＩ８１２への出力
信号線、８１４はＬＳＩ８１２からＬＳＩ８１１への出
力信号線である。
２が同一電源レベル（例えば５Ｖ）で動作するケースで
あり、８１３はＬＳＩ８１１からＬＳＩ８１２への出力
信号線、８１４はＬＳＩ８１２からＬＳＩ８１１への出
力信号線である。
第８図（Ｂ）はＬＳＩ８２１が第１の電源ｖ１で動作し
、ＬＳＩ８２２が第２の電源Ｖ ２（Ｖ ２＜ Ｖ ｔ
）で動作するケースであり、８２３はし５Ｉ８２１から
ＬＳＩ８２２への出力信号線、８２４はＬＳＩ８２２か
らＬＳＩ８２１への出力信号線である。
、ＬＳＩ８２２が第２の電源Ｖ ２（Ｖ ２＜ Ｖ ｔ
）で動作するケースであり、８２３はし５Ｉ８２１から
ＬＳＩ８２２への出力信号線、８２４はＬＳＩ８２２か
らＬＳＩ８２１への出力信号線である。
第８図（Ｃ）はＬＳＩ８３１と８３２が第１の電源ｖ１
で動作し、ＬＳＩ８３３が第２の電源ｖ２で動作するケ
ースである。
で動作し、ＬＳＩ８３３が第２の電源ｖ２で動作するケ
ースである。
以上の３ケースのうち、第８図（Ａ）は両方のＬＳＩが
同一電源レベルで動作するため信号線８１３、−８１４
による相互のインタフェースに何ら障害は起こらない。
同一電源レベルで動作するため信号線８１３、−８１４
による相互のインタフェースに何ら障害は起こらない。
第８図（Ｂ）、第８図（Ｃ）では異なる電源下で動作す
るＬＳＩ相互間のインタフェースが必要なだめ以下に述
べるような問題点の発生が予想される。
るＬＳＩ相互間のインタフェースが必要なだめ以下に述
べるような問題点の発生が予想される。
第９図はＥＣＬ回路で構成されたＬＳＩ９１０と９２０
のインタフェースを示している。ＬＳＩ９１０において
、９１１〜９１３はＮＰＮトランジスタ、９１４゜９１
５は抵抗、９１６は定電流回路、９１７はＬＳＩ９１０
の出力ピンであり、電源−ＶＬの下で動作する。出力ピ
ン９１７に現われるこの回路の出力レベルは次のように
なる。
のインタフェースを示している。ＬＳＩ９１０において
、９１１〜９１３はＮＰＮトランジスタ、９１４゜９１
５は抵抗、９１６は定電流回路、９１７はＬＳＩ９１０
の出力ピンであり、電源−ＶＬの下で動作する。出力ピ
ン９１７に現われるこの回路の出力レベルは次のように
なる。
ＶＯＨ＝ Ｏ−ＶＢＥ＝ −０、８Ｖ
ＶＯＬ＝Ｏ−ＩＥＥ−Ｒｚ−ＶｔｓＥ＝−１，６Ｖただ
し、ＶＢＥ： ＮＰＮ９１３のベース・エミッタ間電圧 Ｉ ＥＥ ：定電流回路９１６の電流値Ｒ２：抵抗９１
４の抵抗値 すなわち、ＥＣＬ回路ではその動作電源の高低に係わり
なく、高レベル出力ＶＯ）Ｉと低レベル出力■ｏＬが定
められている。したがって、ＬＳＩ９２０はＮＰＮトラ
ンジスタ９２１のベースより信号を受取り、ＮＰＮトラ
ンジスタ９２２のベースに参照−１，２Ｖ を与えてお
けばＬＳＩ９１０からの信号を正常に受信できることに
なる。
し、ＶＢＥ： ＮＰＮ９１３のベース・エミッタ間電圧 Ｉ ＥＥ ：定電流回路９１６の電流値Ｒ２：抵抗９１
４の抵抗値 すなわち、ＥＣＬ回路ではその動作電源の高低に係わり
なく、高レベル出力ＶＯ）Ｉと低レベル出力■ｏＬが定
められている。したがって、ＬＳＩ９２０はＮＰＮトラ
ンジスタ９２１のベースより信号を受取り、ＮＰＮトラ
ンジスタ９２２のベースに参照−１，２Ｖ を与えてお
けばＬＳＩ９１０からの信号を正常に受信できることに
なる。
以上の説明から、ＥＣＬ回路の注目すべき点は複数のＬ
ＳＩが夫々異なる電源電圧で動作するものであっても何
ら問題がないと云うことである。
ＳＩが夫々異なる電源電圧で動作するものであっても何
ら問題がないと云うことである。
第１０図は０ＭＯ３の論理回路の一例となるインバータ
回路であり、１００１はＰ Ｍ ＯＳ、１００２はＮＭ
Ｏ８である。ＶＩＮが“１”レベルのとき、出力ＶＯＵ
ＴはＯＶ ニなる。一方、ＶＩＮが“０″レベルのとき
、ＶＯＵＴは電源電圧ｖ１と同じ電圧になる。
回路であり、１００１はＰ Ｍ ＯＳ、１００２はＮＭ
Ｏ８である。ＶＩＮが“１”レベルのとき、出力ＶＯＵ
ＴはＯＶ ニなる。一方、ＶＩＮが“０″レベルのとき
、ＶＯＵＴは電源電圧ｖ１と同じ電圧になる。
第１１図はＢＩＣＭＯ５の論理回路の一例となるインバ
ータ回路であり、１１０１はＰＭＯ８，１１０２はＮＭ
Ｏ８，１１０３，１１０４はＮＰＮバイポーラトランジ
スタ、１１０５，１１０６は抵抗である。ＶＩＮが“１
”レベルのとき、出力ＶＯＵＴはＯｖになる。一方、Ｖ
ＩＮが０”レベルのとき、ＶＯＵＴは電源電圧ｖ１と同
じ電圧になる。
ータ回路であり、１１０１はＰＭＯ８，１１０２はＮＭ
Ｏ８，１１０３，１１０４はＮＰＮバイポーラトランジ
スタ、１１０５，１１０６は抵抗である。ＶＩＮが“１
”レベルのとき、出力ＶＯＵＴはＯｖになる。一方、Ｖ
ＩＮが０”レベルのとき、ＶＯＵＴは電源電圧ｖ１と同
じ電圧になる。
このように、ＣＭ ＯＳ回路、 ＢｉＣＭＯ５回路では
出力の一方のレベルが電源電圧と略同じ値になる。
出力の一方のレベルが電源電圧と略同じ値になる。
したがって、異なる電源の下で動作するＬＳＩを相互接
続する場合、以下のような障害が発生する。
続する場合、以下のような障害が発生する。
第１２図は電源■１で動作するＬＳＩ１２１０の出力を
電源Ｖｚ（Ｖｚ＜Ｖｚ） で動作するＬＳＩ１２２０が
入力する場合の例である。ＬＳＩ１２１０において、１
２１１はＰＭＯ３，１２１２はＮＭＯ８，１２１３は内
部回路、１２１４，１２１５は寄生ダイオード、１２１
７は出力ピンである。ＰＭＯ５１２１１とＮＭＯ５１２
１２は出力回路を構成している。
電源Ｖｚ（Ｖｚ＜Ｖｚ） で動作するＬＳＩ１２２０が
入力する場合の例である。ＬＳＩ１２１０において、１
２１１はＰＭＯ３，１２１２はＮＭＯ８，１２１３は内
部回路、１２１４，１２１５は寄生ダイオード、１２１
７は出力ピンである。ＰＭＯ５１２１１とＮＭＯ５１２
１２は出力回路を構成している。
ＬＳＩ１２２０において、１２２１はＰＭＯ８，１２２
２はＮＭＯ８，１２２３は予め定められた機能動作、好
ましくは論理動作を行なう内部回路、１２２４゜１２２
５は保護ダイオード、１２２６は保護抵抗、１２２７は
入力ピンである。 ＰＭＯ３１２２１とＮＭＯ５１２２
２は入力回路を構成し、ダイオード１２２４．１２２５
と抵抗１２２６は入力保護回路を構成している。
２はＮＭＯ８，１２２３は予め定められた機能動作、好
ましくは論理動作を行なう内部回路、１２２４゜１２２
５は保護ダイオード、１２２６は保護抵抗、１２２７は
入力ピンである。 ＰＭＯ３１２２１とＮＭＯ５１２２
２は入力回路を構成し、ダイオード１２２４．１２２５
と抵抗１２２６は入力保護回路を構成している。
この例では、ＬＳＩ１２１０がｔｌ １ ＃レベルを出
力するとき、Ｖ ｚ ＜ Ｖ １であるため電源Ｖｚ−
ＰＭＯ５１２１１−抵抗１２２６−ダイオード１２２４
−電源Ｖ２の経路で大きな異常電流が流れ続けるため、
ＬＳＩ１２１０゜ＬＳＩ１２２０の双方に次のような障
害を引き起す。
力するとき、Ｖ ｚ ＜ Ｖ １であるため電源Ｖｚ−
ＰＭＯ５１２１１−抵抗１２２６−ダイオード１２２４
−電源Ｖ２の経路で大きな異常電流が流れ続けるため、
ＬＳＩ１２１０゜ＬＳＩ１２２０の双方に次のような障
害を引き起す。
（１） ＬＳＩ１２１０ではＰＭＯ５１２１１で異常電
流による高い電力消費が起こり、信頼性も低下する。
流による高い電力消費が起こり、信頼性も低下する。
（２） ＬＳＩ１２２０では抵抗１２２６とダイオード
１２２４で異常電流による高い電力消費が起こり、信頼
性も低下する。
１２２４で異常電流による高い電力消費が起こり、信頼
性も低下する。
第１３図は電源ｖ１で動作するＬＳＩ１３１０と電源ｖ
２で動作するＬＳＩ１３２０の出力同志を接続する場合
の例である。
２で動作するＬＳＩ１３２０の出力同志を接続する場合
の例である。
ＬＳＩ１３１０において、１３１１はＰＭＯ８，１３１
２はＮＭＯ８，１３１４，１３１５は寄生ダイオードで
あり、ＰＭＯ３１３１１とＮＭＯ３１３１２は入力信号
Ｅｔ。
２はＮＭＯ８，１３１４，１３１５は寄生ダイオードで
あり、ＰＭＯ３１３１１とＮＭＯ３１３１２は入力信号
Ｅｔ。
Ｅ２でオン・オフが制御されるトライステート出力回路
である。また、１３１７はＬＳＩ１３１０の出力ピンで
ある。
である。また、１３１７はＬＳＩ１３１０の出力ピンで
ある。
ＬＳＩ１３２０において、１３２１はＰＭＯ８，１３２
２はＮＭＯ８，１３２４，１３２５は寄生ダイオードで
あり、ＰＭＯ５１３２１と１３２２は入力信号Ｅａ。
２はＮＭＯ８，１３２４，１３２５は寄生ダイオードで
あり、ＰＭＯ５１３２１と１３２２は入力信号Ｅａ。
Ｅ４で制御されるトライステート出力回路である。
この例では、Ｅ３が１”レベル、Ｅ４がＬＬ Ｏ１１レ
ベルで、Ｐ阿０８１３２１ 、 ＮＭＯＳ１３２２が共
にオフ状態で、Ｅｌ 、Ｅ２が共にｒｅ Ｏ＋＋レベル
のとき、電源ＶＩ ＰＭＯ３１３１１−ダイオード１
３２４ｆｆｌ源■２の経路で大きな異常電流が流れ続け
るため、ＬＳＩ１３１０ 、 ＬＳＩ１３２０の双方に
次のような障害を引き起こす。
ベルで、Ｐ阿０８１３２１ 、 ＮＭＯＳ１３２２が共
にオフ状態で、Ｅｌ 、Ｅ２が共にｒｅ Ｏ＋＋レベル
のとき、電源ＶＩ ＰＭＯ３１３１１−ダイオード１
３２４ｆｆｌ源■２の経路で大きな異常電流が流れ続け
るため、ＬＳＩ１３１０ 、 ＬＳＩ１３２０の双方に
次のような障害を引き起こす。
（１） ＬＳＩ１３１０ではＰＭＯ５１３１１で異常電
流による高い電力消費が起こり、信頼性も低下する。
流による高い電力消費が起こり、信頼性も低下する。
（２） ＬＳＩ１３２０では寄生ダイオード１３２４で
異常電流による高い電力消費が起こり、信頼性も低下す
る。
異常電流による高い電力消費が起こり、信頼性も低下す
る。
第１４図、第１５図は電源電圧のミスマツチによる異常
電流を流さないために、周知の従来技術であるオープン
ドレイン型式の出力回路使った相互接続の例である。
電流を流さないために、周知の従来技術であるオープン
ドレイン型式の出力回路使った相互接続の例である。
第１４図は電源電圧■１で動作するし５１１４１０の出
力を電源電圧Ｖ ２ （Ｖ ２ ＜ Ｖ １ ） テ動
作するＬＳＩ１４２０に入力する場合の例を示している
。
力を電源電圧Ｖ ２ （Ｖ ２ ＜ Ｖ １ ） テ動
作するＬＳＩ１４２０に入力する場合の例を示している
。
は寄生ダイオード、１４１５は内部回路であり、ＮＭＯ
Ｓ１４１１はオープンドレイン型式の出力回路を構成し
ている。また、１４１７はＬＳＩ１４１０の出力ピンで
ある。
Ｓ１４１１はオープンドレイン型式の出力回路を構成し
ている。また、１４１７はＬＳＩ１４１０の出力ピンで
ある。
ＬＳＩ１４２０において、１４２１はＰＭＯ３，１４２
２はＮＭＯ３，１４２３，１４２４は保護ダイオード、
１４２６は保護抵抗、１４２５は内部回路である。また
、１４２７はＬＳＩ１４２０の入力ピンである。１４３
０はオープンドレイン出力回路１４１１のプルアップ抵
抗であり、一端が低い側の電源■２と同じ電源に接続さ
れ、他端が出力ピン１４１７が入力ピン１４２７に接続
される。
２はＮＭＯ３，１４２３，１４２４は保護ダイオード、
１４２６は保護抵抗、１４２５は内部回路である。また
、１４２７はＬＳＩ１４２０の入力ピンである。１４３
０はオープンドレイン出力回路１４１１のプルアップ抵
抗であり、一端が低い側の電源■２と同じ電源に接続さ
れ、他端が出力ピン１４１７が入力ピン１４２７に接続
される。
この例で、内部回路１４１５が“Ｏ”レベルを出力して
いるとき、ＮＭＯＳ１４１１はオフであり、電源ｖ２か
ら抵抗１４３０を通して負荷ＣＬが充電され、 ＬＳＩ
１４２０の入力ピン１４２７は電源Ｖ２に等しい“１”
レベルになる。
いるとき、ＮＭＯＳ１４１１はオフであり、電源ｖ２か
ら抵抗１４３０を通して負荷ＣＬが充電され、 ＬＳＩ
１４２０の入力ピン１４２７は電源Ｖ２に等しい“１”
レベルになる。
したがって、この時、保護ダイオード１４２３はオンし
ないため異常電流が流れない。
ないため異常電流が流れない。
一方、内部回路１４１５が（ｔ １１Ｊレベルを出力し
ているとき、ＮＭＯＳ１４１１がオンになり、負荷ＣＬ
の充電電荷は罪０８１４１１を通して放電され、ＬＳＩ
１４２０の入力ピン１４２７は“Ｏ”レベルにスイッチ
される。このとき、電源Ｖｚ、抵抗１４３０、ＮＭＯＳ
１４１１ を通して直流電流が流れるため出力の″０′
″レベルはＯｖよりも高くなる。
ているとき、ＮＭＯＳ１４１１がオンになり、負荷ＣＬ
の充電電荷は罪０８１４１１を通して放電され、ＬＳＩ
１４２０の入力ピン１４２７は“Ｏ”レベルにスイッチ
される。このとき、電源Ｖｚ、抵抗１４３０、ＮＭＯＳ
１４１１ を通して直流電流が流れるため出力の″０′
″レベルはＯｖよりも高くなる。
第１５図は電源ｖ１で動作するＬＳＩ１５１０と電源ｖ
２で動作するＬＳＩ１５２０の出力同志をオープンドレ
イン型式の出力回路で相互接続した例である。
２で動作するＬＳＩ１５２０の出力同志をオープンドレ
イン型式の出力回路で相互接続した例である。
ＬＳＩ１５１０において、１５１１はＮＭＯ５，１５１
４は寄生ダイオード、１５１５は内部回路であり、ＮＭ
ＯＳ１５１はオープントレイン型式の出力回路を構成し
ている。また、１５１７はＬＳＩ１５１０の出力ピンで
ある。
４は寄生ダイオード、１５１５は内部回路であり、ＮＭ
ＯＳ１５１はオープントレイン型式の出力回路を構成し
ている。また、１５１７はＬＳＩ１５１０の出力ピンで
ある。
ＬＳＩ１５２０ ’、−おイテ、１５２１はＮＭＯ３，
１５２４は寄生ダイオード、１５２５は内部回路であり
、ＮＭＯＳ１５１１はオープンドレイン型式の出力回路
を構成している。また、１５３ｏはプルアップ抵抗でこ
の例ではＬＳＩ１５２０のＮＭＯＳ１５２１がオフで、
ＬＳＩ１５１０ （７）ＮＭＯＳ１５１１がオフノドき
、電源電圧Ｖ ２から抵抗１５３０を通して負荷ＣＬが
充電され、ＬＳＩ１５２０ （７）入力ピンｌ ５２７
（７）電位はＶ２（７）電位に等しくなり、［０５１５
２１、寄生ダイード１５２４も共にオフのため、異常電
流は流れない。
１５２４は寄生ダイオード、１５２５は内部回路であり
、ＮＭＯＳ１５１１はオープンドレイン型式の出力回路
を構成している。また、１５３ｏはプルアップ抵抗でこ
の例ではＬＳＩ１５２０のＮＭＯＳ１５２１がオフで、
ＬＳＩ１５１０ （７）ＮＭＯＳ１５１１がオフノドき
、電源電圧Ｖ ２から抵抗１５３０を通して負荷ＣＬが
充電され、ＬＳＩ１５２０ （７）入力ピンｌ ５２７
（７）電位はＶ２（７）電位に等しくなり、［０５１５
２１、寄生ダイード１５２４も共にオフのため、異常電
流は流れない。
一方、ＮＭＯＳ１５１１がオンのとき、容量性負荷ＣＬ
の充電電荷はＮＭＯＳ１５１１を通して放電され、出力
ピン１５１７はｔＬ Ｏ”レベルにスイッチする。この
とき、電源Ｖｚ、抵抗１５３０、ＮＭＯＳ１５１１を通
して直流電流が流れるため出力のＩｔ Ｏ７ルベルはＯ
Ｖよりも高くなる。
の充電電荷はＮＭＯＳ１５１１を通して放電され、出力
ピン１５１７はｔＬ Ｏ”レベルにスイッチする。この
とき、電源Ｖｚ、抵抗１５３０、ＮＭＯＳ１５１１を通
して直流電流が流れるため出力のＩｔ Ｏ７ルベルはＯ
Ｖよりも高くなる。
以上のように、オープンドレイン出力による相互接続で
はチップ間の電源電圧のミスマツチによる異常電流の問
題を解消できるが、反面、次のような欠点がある。第１
に、出力がｌ（ＯＩｊレベルのとき、直流電流が流れる
ため、消費電力の点から出力数が制限される。また、出
力の“０１ルベルもＯレベルより高くなり、出力振幅が
低下する。
はチップ間の電源電圧のミスマツチによる異常電流の問
題を解消できるが、反面、次のような欠点がある。第１
に、出力がｌ（ＯＩｊレベルのとき、直流電流が流れる
ため、消費電力の点から出力数が制限される。また、出
力の“０１ルベルもＯレベルより高くなり、出力振幅が
低下する。
はプルアップ抵抗と負荷容量の時定数で決まるため、信
号の伝達が低速になり、高速システムへの適用が困難で
ある。速度を上げるためにプルアップ抵抗を小さくする
と直流電流による消費電力が増々大きくなり、高速性と
消費電力性の両立は不可能である。
号の伝達が低速になり、高速システムへの適用が困難で
ある。速度を上げるためにプルアップ抵抗を小さくする
と直流電流による消費電力が増々大きくなり、高速性と
消費電力性の両立は不可能である。
〔発明が解決しようとする問題点３
以上のように、従来技術で異なる電源電圧で動作するＬ
ＳＩ相互間を接続する場合、異常電流の発生や、消費電
力の増大、遅延時間の増大を招くと云う欠点がある。
ＳＩ相互間を接続する場合、異常電流の発生や、消費電
力の増大、遅延時間の増大を招くと云う欠点がある。
本発明の目的は異なる電源電圧の下で動作する環境にお
いても消費電力や遅延時間の増大がなく。
いても消費電力や遅延時間の増大がなく。
正常な相互接続が可能な論理回路、半導体集積回路装置
及び半導体集積回路装置システムを提供することにある
。
及び半導体集積回路装置システムを提供することにある
。
第１の電源電位差が動作する論理回路及び半導体集積回
路装置において、その出力が接続される相手先のＬＳＩ
が、第１の電源電位差で動作するの電源電位差で動作す
るものであるかを指示する選択信号発生回路及び電源電
位選択回路を設けることによって達成される。
路装置において、その出力が接続される相手先のＬＳＩ
が、第１の電源電位差で動作するの電源電位差で動作す
るものであるかを指示する選択信号発生回路及び電源電
位選択回路を設けることによって達成される。
相手側電源指示手段が相手側電源′ＦＴ！、圧は自身の
電源と同じ第１の電源であることを指示した場合。
電源と同じ第１の電源であることを指示した場合。
出力回路制御手段が出力回路を制御し、出力回路は第１
の電源電圧で動作する相手先ＬＳＩに適合するような信
号レベルを出力する。また、相手側電源電圧指示手段が
相手側の電源電圧差は第１の電源電圧差よりも低い第２
の電源電圧差であると指示した場合、出力回路制御手段
が出力回路を制御し、出力回路は第２の電源電位差で動
作する相手側ＬＳＩに適合するような信号レベルを出力
する。
の電源電圧で動作する相手先ＬＳＩに適合するような信
号レベルを出力する。また、相手側電源電圧指示手段が
相手側の電源電圧差は第１の電源電圧差よりも低い第２
の電源電圧差であると指示した場合、出力回路制御手段
が出力回路を制御し、出力回路は第２の電源電位差で動
作する相手側ＬＳＩに適合するような信号レベルを出力
する。
第１図は本発明の第１の実施例である。図において、１
１０は第１の電源電位差Ｖ１ （＝Ｖｌ−０）で動作す
る第１の半導体集積回路装置（ＬＳＩ）、１５ｏは第２
の電源電位差Ｖ２（＝Ｖ２ ０）（Ｖ２＜ Ｖ １ ）
で動作する第２の半導体集積回路装置（ＬＳＩ）で
ある。ＬＳＩＩＩＯにおいて、１１１は内部回路、１１
２〜１１４は出力回路、１１５〜１１７は複数の電源電
位の内の一つを選択する選択信号を発生する選択信号発
生回路となる相手側電源指示手段、１２５〜１２７は選
択信号に基づいて複数の電源電位の内の一つを選択する
電源電位選択回路となる出力回路制御手段、１３１〜１
３３はＬＳＩＩＩＯの出力ピンである。尚、図示しない
が入力バッファ回路を有する。
１０は第１の電源電位差Ｖ１ （＝Ｖｌ−０）で動作す
る第１の半導体集積回路装置（ＬＳＩ）、１５ｏは第２
の電源電位差Ｖ２（＝Ｖ２ ０）（Ｖ２＜ Ｖ １ ）
で動作する第２の半導体集積回路装置（ＬＳＩ）で
ある。ＬＳＩＩＩＯにおいて、１１１は内部回路、１１
２〜１１４は出力回路、１１５〜１１７は複数の電源電
位の内の一つを選択する選択信号を発生する選択信号発
生回路となる相手側電源指示手段、１２５〜１２７は選
択信号に基づいて複数の電源電位の内の一つを選択する
電源電位選択回路となる出力回路制御手段、１３１〜１
３３はＬＳＩＩＩＯの出力ピンである。尚、図示しない
が入力バッファ回路を有する。
ＬＳＩ１５０において、１５１は内部回路、１５２〜１
５４は入力バッファ回路、１５５〜１５７は保護抵抗、
１６１〜１６６は保護ダイオード、１７１〜１７３はＬ
ＳＩ１５０の入力ピンである。買、図示しないが出力バ
ッファ回路を有する。本実施例ではＬＳＩＩＩＯの出力
が接続される相手側ＬＳ１１５０は第１の電源電位差Ｖ
ｚよりも低い第２の電源電位差Ｖ２で動作するため、Ｌ
ＳＨＩＯに設けられた相手側電源差がｖ２であることを
出力回路制御手段１２５〜１２７に指示する。したがっ
て、出力回路制御手段１２５〜１２７は出力回路１１２
〜１１４を制御し、相手側ＬＳＩの電源に適合する信号
レベルを出力する。例えば、第１の電源電圧が５ボルト
で、相手側のＬＳＩが第２の電源電圧３ボルトで動作す
るとき、出力回路１３１〜１３３は夫々略０ボルトの０
”レベルと略３ボルトの“１″ルベルを出力する。した
がって、第１２図、第１３図で説明したような電源電圧
の高いＬＳＩＩＩＯから保護抵抗、保護ダイオードを通
って第２の電源へ流れ込む異常電流の発生は起こらない
。
５４は入力バッファ回路、１５５〜１５７は保護抵抗、
１６１〜１６６は保護ダイオード、１７１〜１７３はＬ
ＳＩ１５０の入力ピンである。買、図示しないが出力バ
ッファ回路を有する。本実施例ではＬＳＩＩＩＯの出力
が接続される相手側ＬＳ１１５０は第１の電源電位差Ｖ
ｚよりも低い第２の電源電位差Ｖ２で動作するため、Ｌ
ＳＨＩＯに設けられた相手側電源差がｖ２であることを
出力回路制御手段１２５〜１２７に指示する。したがっ
て、出力回路制御手段１２５〜１２７は出力回路１１２
〜１１４を制御し、相手側ＬＳＩの電源に適合する信号
レベルを出力する。例えば、第１の電源電圧が５ボルト
で、相手側のＬＳＩが第２の電源電圧３ボルトで動作す
るとき、出力回路１３１〜１３３は夫々略０ボルトの０
”レベルと略３ボルトの“１″ルベルを出力する。した
がって、第１２図、第１３図で説明したような電源電圧
の高いＬＳＩＩＩＯから保護抵抗、保護ダイオードを通
って第２の電源へ流れ込む異常電流の発生は起こらない
。
第２図は本発明の第２実施例である。図において、２１
０は第１の電源電圧ｖ１で動作するＬＳＩ、２２０は第
２の電源電圧Ｖｚ（Ｖｚ＜Ｖｘ）で動作するＬＳＩであ
る。ＬＳＩ２２０は第１図のし５１１５０と構成が同じ
なので説明は省略する。ＬＳＩ２１０において、２１１
は内部回路、２１２〜２１４は出力回路、２１６は相手
側電源指示手段、２１７は出力回路あり、図示はしない
が入力バッファ回路を有する。
０は第１の電源電圧ｖ１で動作するＬＳＩ、２２０は第
２の電源電圧Ｖｚ（Ｖｚ＜Ｖｘ）で動作するＬＳＩであ
る。ＬＳＩ２２０は第１図のし５１１５０と構成が同じ
なので説明は省略する。ＬＳＩ２１０において、２１１
は内部回路、２１２〜２１４は出力回路、２１６は相手
側電源指示手段、２１７は出力回路あり、図示はしない
が入力バッファ回路を有する。
本実施例では相手側ＬＳＩ２２０の電源電圧がｖｌで動
作するため、相手側電源指示手段２１６は相手側電源電
位差がｖｌであることを出力回路制御手段２１７に指示
する。出力回路制御手段２１７の出力は出力回路２１２
〜２１４のすべてに接続されているため、出力回路２１
２〜２１４は相当側ＬＳＩ２２０の電源電圧ｖ２に適合
する信号レベルを出力する。たとえば、ｖｌが３ボルト
のとき、出力回路２１２〜２１４は０ボルトの“０”レ
ベルと３ボルトの“１″レベルを出力する。したがって
、第１図の実施例と同様に、′Ｗｌ源電圧電圧いＬＳＩ
２１０から保護抵抗、保護ダイオードを通って第２の電
源Ｖ２へ流れ込む異常電流の発生は起こらない。
作するため、相手側電源指示手段２１６は相手側電源電
位差がｖｌであることを出力回路制御手段２１７に指示
する。出力回路制御手段２１７の出力は出力回路２１２
〜２１４のすべてに接続されているため、出力回路２１
２〜２１４は相当側ＬＳＩ２２０の電源電圧ｖ２に適合
する信号レベルを出力する。たとえば、ｖｌが３ボルト
のとき、出力回路２１２〜２１４は０ボルトの“０”レ
ベルと３ボルトの“１″レベルを出力する。したがって
、第１図の実施例と同様に、′Ｗｌ源電圧電圧いＬＳＩ
２１０から保護抵抗、保護ダイオードを通って第２の電
源Ｖ２へ流れ込む異常電流の発生は起こらない。
第１図の実施例と第２図の実施例の特徴的な違いは、出
力回路が個別に制御されるか、一括してグループ単位で
制御されるかにある。
力回路が個別に制御されるか、一括してグループ単位で
制御されるかにある。
第１図の実施例では相手側電源指示手段１１５〜１１７
と出力回路制御手段１２５〜１２７が出力回路１１２〜
１１４の夫々に対応して設けられ先ｆｆ１ｇ指示手段と
１つの出力回路制御手段が出力回路２１２〜２１４に共
通に設けられている。このような一括制御は例えば相手
側ＬＳＩがメモリＬＳＩである場合のように特定されて
いる場合に有効である。
と出力回路制御手段１２５〜１２７が出力回路１１２〜
１１４の夫々に対応して設けられ先ｆｆ１ｇ指示手段と
１つの出力回路制御手段が出力回路２１２〜２１４に共
通に設けられている。このような一括制御は例えば相手
側ＬＳＩがメモリＬＳＩである場合のように特定されて
いる場合に有効である。
第３図は本発明の第３の実施例である。図において、３
１０は第１の電源電圧■１で動作するＬＳＩ、３３０は
第２の電源電圧ｖ２で動作するＬＳｌ、３４０．３５０
は第１の電源で動作するＬＳＩである。
１０は第１の電源電圧■１で動作するＬＳＩ、３３０は
第２の電源電圧ｖ２で動作するＬＳｌ、３４０．３５０
は第１の電源で動作するＬＳＩである。
本実施例では第１の電源電圧で動作するＬＳＩ３１０は
第１の電源圧ｖｌで動作すルＬＳＩ：３４０．３５０
、！ｌ：第２の電源Ｖ２で動作するＬＳＩ３３０の両方
に接続される。
第１の電源圧ｖｌで動作すルＬＳＩ：３４０．３５０
、！ｌ：第２の電源Ｖ２で動作するＬＳＩ３３０の両方
に接続される。
ＬＳＩ３１０において、３１１は内部回路、３１２〜３
１４は出力回路、３１５，３１６は相手側電源指示手段
、３１７，３１８は出力回路制御手段、３２１〜３２３
はＬＳＩ３１０の出力ピンである。
１４は出力回路、３１５，３１６は相手側電源指示手段
、３１７，３１８は出力回路制御手段、３２１〜３２３
はＬＳＩ３１０の出力ピンである。
ＬＳＩ３３Ｑ 、３４０，３５０において、３３１，３
４１゜３５１は内部回路、３３２，３４２，３５２は入
力回路、３３３，３３４，３４３，３４４，３５３゜３
５４は保護ダイオード、３３５，３４５，３５５は保護
抵抗である。
４１゜３５１は内部回路、３３２，３４２，３５２は入
力回路、３３３，３３４，３４３，３４４，３５３゜３
５４は保護ダイオード、３３５，３４５，３５５は保護
抵抗である。
ＬＳＩ３１０の出力回路３１２の出力は第２の電源電圧
Ｖｚで動作するＬＳＩ３３０に接続されるため、相手側
電源指示手段３１５は相手側電源電圧がｖｌであること
を出力回路制御手段３１７に指示する。
Ｖｚで動作するＬＳＩ３３０に接続されるため、相手側
電源指示手段３１５は相手側電源電圧がｖｌであること
を出力回路制御手段３１７に指示する。
これにより、出力回路３１２は相手側ＬＳＩ３３０の電
源電圧ｖ２に適合するようにＯボルトの゛′０″レベル
とＶ２ボルトの１”レベルを出力する。出力回路３１３
の出力は第１の電源電位差ｖ１で動作するＬＳＩ３４０
に接続されているため、相手側電源指示手段３１０は相
手側電源電圧がｖｌであることを出力回路制御手段３１
８に指示する。これにより、出力回路３１３は相手側Ｌ
ＳＩ３４０の電源電圧Ｖｌに適合するようにＯボルトの
゛１０″レベルとＶｌボルトの“１”レベルを出力する
。
源電圧ｖ２に適合するようにＯボルトの゛′０″レベル
とＶ２ボルトの１”レベルを出力する。出力回路３１３
の出力は第１の電源電位差ｖ１で動作するＬＳＩ３４０
に接続されているため、相手側電源指示手段３１０は相
手側電源電圧がｖｌであることを出力回路制御手段３１
８に指示する。これにより、出力回路３１３は相手側Ｌ
ＳＩ３４０の電源電圧Ｖｌに適合するようにＯボルトの
゛１０″レベルとＶｌボルトの“１”レベルを出力する
。
出力回路３１４は相手側電源指示手段と出力口ボルトの
゛′１″レベルを出力する。したがって、出力回路３１
４の接続先は電源電圧Ｖｌで動作するＩＳＩに限定され
ている。
゛′１″レベルを出力する。したがって、出力回路３１
４の接続先は電源電圧Ｖｌで動作するＩＳＩに限定され
ている。
第４図は本発明の第４の実施例である０図において、４
１０は第１の電源電位差ｖ１で動作するＬＳＩ、４２０
は第２電源Ｖｓ（Ｖｚ＜Ｖｔ）で動作するＬＳＩである
。
１０は第１の電源電位差ｖ１で動作するＬＳＩ、４２０
は第２電源Ｖｓ（Ｖｚ＜Ｖｔ）で動作するＬＳＩである
。
ＬＳＩ４１０において、４１１は内部回路、４１２は出
力回路、４１３は入力回路、”４１４は相手側電源指示
手段、４１５は出力回路制御手段、４１６はＬＳＩ４１
０の入力と出力を兼ねた入出力ピンである。
力回路、４１３は入力回路、”４１４は相手側電源指示
手段、４１５は出力回路制御手段、４１６はＬＳＩ４１
０の入力と出力を兼ねた入出力ピンである。
ＬＳＩ４２０において、４２１は内部回路、４２２は出
力回路、４２３は入力回路、４２６はし５Ｉ４２Ｇの入
力と出力を兼ねた入出力ピンである。
力回路、４２３は入力回路、４２６はし５Ｉ４２Ｇの入
力と出力を兼ねた入出力ピンである。
ＬＳＩ４２０の電源電位差がｖｌであるため相当側電源
指示手段４１４は相手側電源電位差がＶｚであること出
力回路制御手段４１５に指示する。これにより、出力回
路制御手段４１５は出力回路４１２を制御し、出力回路
４１２は相手側電源Ｖｚに適トの１”レベルを出力する
。
指示手段４１４は相手側電源電位差がＶｚであること出
力回路制御手段４１５に指示する。これにより、出力回
路制御手段４１５は出力回路４１２を制御し、出力回路
４１２は相手側電源Ｖｚに適トの１”レベルを出力する
。
一方、出力回路制御手段４１５は出力回路４１２を制御
するばかりでなく、入力回路４１３も同時に制御し、入
力回路４１３の論理閾値を第２の電源ｖ２で動作するＬ
ＳＩ４２０の出力回路４２２の出力レベルに最も良く適
合するように制御する。具体的な例として、出力回路４
２２の１１０７ルベルが０ボルトで、１１１ ＃レベル
がｖ２ボルトのとき、第５図は入力回路４１３の具体的
な構成例を示している。（ただし、保護回路は省略され
ている。）図ニオイテ、５０１はＰＭＯ８，５０２，５
０３はＮＭＯ３である。
するばかりでなく、入力回路４１３も同時に制御し、入
力回路４１３の論理閾値を第２の電源ｖ２で動作するＬ
ＳＩ４２０の出力回路４２２の出力レベルに最も良く適
合するように制御する。具体的な例として、出力回路４
２２の１１０７ルベルが０ボルトで、１１１ ＃レベル
がｖ２ボルトのとき、第５図は入力回路４１３の具体的
な構成例を示している。（ただし、保護回路は省略され
ている。）図ニオイテ、５０１はＰＭＯ８，５０２，５
０３はＮＭＯ３である。
図において、出力回路制御手段の出力４１７が０”レベ
ルのとき、ＮＭＯＳ５０３はオフである。したがって、
このとき、入力回路の論理閾値はＰＭＯ５５０１とＮＭ
ＯＳ５０２のサイズで決められる。入力ＶＩＮがＯボル
トからｖ１ボルトの信号のとき好一方、出力回路制御手
段４１５の出力４１７が１１１”レベルのとき、ＮＭＯ
Ｓ５０３がオンになり、５０１〜５０４のＭＯＳサイズ
を適当な値に設定できる。
ルのとき、ＮＭＯＳ５０３はオフである。したがって、
このとき、入力回路の論理閾値はＰＭＯ５５０１とＮＭ
ＯＳ５０２のサイズで決められる。入力ＶＩＮがＯボル
トからｖ１ボルトの信号のとき好一方、出力回路制御手
段４１５の出力４１７が１１１”レベルのとき、ＮＭＯ
Ｓ５０３がオンになり、５０１〜５０４のＭＯＳサイズ
を適当な値に設定できる。
第６図（Ａ）〜（Ｃ）に相手側電源指示手段の具体的な
実施例を示す。
実施例を示す。
第６図（Ａ）において、６００は第１の電源電位差ｖ１
で動作するＬＳＩ、６０１は出力回路、６０３は出力回
路制御手段、６０２，６０４は夫夫ＬＳＩ６００の入力
ピンと出力ピンである。本実施例では相手側電源指示手
段が入力ピン６０２であり、入力ピン６０２に与えられ
る２値の信号で、相手側ＬＳＩの°電源電位差がＶｌか
ｖ２かを指示するものである。
で動作するＬＳＩ、６０１は出力回路、６０３は出力回
路制御手段、６０２，６０４は夫夫ＬＳＩ６００の入力
ピンと出力ピンである。本実施例では相手側電源指示手
段が入力ピン６０２であり、入力ピン６０２に与えられ
る２値の信号で、相手側ＬＳＩの°電源電位差がＶｌか
ｖ２かを指示するものである。
第６図（Ｂ）において、６１１は出力回路、６１３は出
力回路制御手段、６１２はフリップフロップ、６１４は
ＬＳＩ６００の出力ピンである。本実施例では相手側電
源指示手段がフリップフロップ６１２であり、このフリ
ップフロップに“０″レベル又は１１１７ルベルのデー
タを書込むことにより相手先電源電位差がＶｌかｖ２か
を指示するものである。
力回路制御手段、６１２はフリップフロップ、６１４は
ＬＳＩ６００の出力ピンである。本実施例では相手側電
源指示手段がフリップフロップ６１２であり、このフリ
ップフロップに“０″レベル又は１１１７ルベルのデー
タを書込むことにより相手先電源電位差がＶｌかｖ２か
を指示するものである。
第６図（Ｃ）において、６２１は出力回路、６２３は出
力回路制御手段、６２２は相手側電源識別手段、６２５
，６２４は夫々、ＬＳＩ６００の入力ピンと出力ピンで
ある。本実施例では、入力ピン６２５に相手先電源電位
差が与えられ、これを電源識別手段６２２で識別する。
力回路制御手段、６２２は相手側電源識別手段、６２５
，６２４は夫々、ＬＳＩ６００の入力ピンと出力ピンで
ある。本実施例では、入力ピン６２５に相手先電源電位
差が与えられ、これを電源識別手段６２２で識別する。
電源識別手段６２２は例えばコンパレータで構成され、
一方の入力に参照電圧ＶＲが与えられ、他方の入力に相
手側電源が与えられ、両者の比較により、相手先電源電
位差がｖｌかｖ２かを指示するものである。
一方の入力に参照電圧ＶＲが与えられ、他方の入力に相
手側電源が与えられ、両者の比較により、相手先電源電
位差がｖｌかｖ２かを指示するものである。
第７図（Ａ）〜（Ｃ）は本発明論理回路７００の具体的
な実施例を示す。
な実施例を示す。
第７図（Ａ）において、７０１は相手側電源指示手段
７０９けノーツバ−４７１”１９−’７１’１ａ−７０
５はＰＭＯ８，７０６はＮＭＯ８，７０８はＬＳＩ３０
０ （７）出力ピン、７０９は第１電源Ｖｔ（７）入力
ピン、７１０は基準電位（例えば０ボルト）ピン。
７０９けノーツバ−４７１”１９−’７１’１ａ−７０
５はＰＭＯ８，７０６はＮＭＯ８，７０８はＬＳＩ３０
０ （７）出力ピン、７０９は第１電源Ｖｔ（７）入力
ピン、７１０は基準電位（例えば０ボルト）ピン。
７０７は相手側電源を入力するピンである。
本実施例ではインバータ７０２とＰＭＯ５７０３。
７０４で出力回路制御手段を構成し、第１の半導体スイ
ッチ回路となるＰＭＯＳ７０５と第２の半導体スイッチ
回路となるＮＭＯＳ７０６で出力回路を構成している。
ッチ回路となるＰＭＯＳ７０５と第２の半導体スイッチ
回路となるＮＭＯＳ７０６で出力回路を構成している。
ＰＭＯ５７０３のソースはピン７０９から第１の電源電
位ｖ１が入力され、ＰＭＯ３７０４のソースはピン７０
７から相手側電源電位ｖ２か入力され、夫夫のドレイン
は共通接続されてＰＭＯ３７０５のソースに接続される
。
位ｖ１が入力され、ＰＭＯ３７０４のソースはピン７０
７から相手側電源電位ｖ２か入力され、夫夫のドレイン
は共通接続されてＰＭＯ３７０５のソースに接続される
。
いま、相手側電源指示手段７０１の出力が“′０″レベ
ルのとき、ＰＭＯ３７０３はオフになり、ＰＭＯ３７０
４がオンになる。したがって、ＰＭＯＳ７０５のソース
には相手側電源ｖ２が印加される。ＰＭＯ３７０５のソ
ース・ドレイン電流路によって、電源電位ｖ２から容量
性負荷に接続される出力端子７０８への電流路が形成さ
れる。また、入力信号となる図示しない内部回路の出力
信号ＮＭＯ５７０６のゲートも接続され、出力端子７０
８からｖ２とは異なる電源電位となる接地電位への電流
路は、ＮＭＯ５７０６のソース・ドレインの電流路によ
って形成される。尚、ＰＭＳＯ７０５とＮＭＯ５７０６
とは過渡状態では共にオン状態になる場合もあるが、定
常状態では共にオン状態にならない様に動作する。この
ため、 ＰＭＯ５７０５とＮＭＯ３７０６からなる出力
回路のｕ Ｏ”レベルはＯボルトになり、Ｉｔ Ｉ Ｉ
Ｉレベルはｖ２ボルトになる。
ルのとき、ＰＭＯ３７０３はオフになり、ＰＭＯ３７０
４がオンになる。したがって、ＰＭＯＳ７０５のソース
には相手側電源ｖ２が印加される。ＰＭＯ３７０５のソ
ース・ドレイン電流路によって、電源電位ｖ２から容量
性負荷に接続される出力端子７０８への電流路が形成さ
れる。また、入力信号となる図示しない内部回路の出力
信号ＮＭＯ５７０６のゲートも接続され、出力端子７０
８からｖ２とは異なる電源電位となる接地電位への電流
路は、ＮＭＯ５７０６のソース・ドレインの電流路によ
って形成される。尚、ＰＭＳＯ７０５とＮＭＯ５７０６
とは過渡状態では共にオン状態になる場合もあるが、定
常状態では共にオン状態にならない様に動作する。この
ため、 ＰＭＯ５７０５とＮＭＯ３７０６からなる出力
回路のｕ Ｏ”レベルはＯボルトになり、Ｉｔ Ｉ Ｉ
Ｉレベルはｖ２ボルトになる。
逆に、相手側電源指示手段７０１の出力が１”レベルの
ときは、ＰＭＯ５７０３がオン、ＰＭＯ５７０４がオフ
になる。したがって、ＰＭＯ５７０５のソースには電源
電位ｖ１が印加され、出力回路の“０″レベルはＯボル
ト、ＬＬ Ｉ Ｉ＋レベルはｖ１ボルトになる。
ときは、ＰＭＯ５７０３がオン、ＰＭＯ５７０４がオフ
になる。したがって、ＰＭＯ５７０５のソースには電源
電位ｖ１が印加され、出力回路の“０″レベルはＯボル
ト、ＬＬ Ｉ Ｉ＋レベルはｖ１ボルトになる。
第７図（Ｂ）の実施例ではピンを通して相手側電源ｖ２
を導入する代りに、ＬＳＩ７００の内部に周知の直列降
下型電源回路（シリーズレギュレータ）７１７が設けら
れており、その出力電圧が相手側電源Ｖｚに等しくなる
ように設定される。相手側電源電位に応じて出力の゛′
１′″レベルがｖ１ポル（Ａ）の実施例と同じである。
を導入する代りに、ＬＳＩ７００の内部に周知の直列降
下型電源回路（シリーズレギュレータ）７１７が設けら
れており、その出力電圧が相手側電源Ｖｚに等しくなる
ように設定される。相手側電源電位に応じて出力の゛′
１′″レベルがｖ１ポル（Ａ）の実施例と同じである。
第７図（Ｃ）の実施例ではピンを通して相手側電源電位
差ｖ２を入力する代りに、ＬＳＩ７００の内部にレベル
シフト回路７２７が設けられており、その出力電圧が相
手側電源電位差ｖ２に等しくなるようにレベルシフトが
行われる。相手側電源に応じて出力の１”レベルがｖｌ
ボルトになるが、ｖ２ボルトになるかは第７図（Ａ）の
実施例と同じである。
差ｖ２を入力する代りに、ＬＳＩ７００の内部にレベル
シフト回路７２７が設けられており、その出力電圧が相
手側電源電位差ｖ２に等しくなるようにレベルシフトが
行われる。相手側電源に応じて出力の１”レベルがｖｌ
ボルトになるが、ｖ２ボルトになるかは第７図（Ａ）の
実施例と同じである。
尚、第７図（Ａ） 〜（Ｃ） に於イテ、ＰＭＯ３７０
３。
３。
７１３．７２３（７）代わりニＰＭＯ５７０４、７１４
。
。
７２４と相手補的に動作するＮＭＯ３を設いて、反転回
路７０２，７１２，７２２を省略することも可能である
。
路７０２，７１２，７２２を省略することも可能である
。
第１６図に第１の電源（５ｖ）で動作するＣＭＯ５ＬＳ
Ｉと第２の電源（３Ｖ）ｔ’動作するＣＭＯ５ＬＳＩ
（７）より詳細な実施例を示す。
Ｉと第２の電源（３Ｖ）ｔ’動作するＣＭＯ５ＬＳＩ
（７）より詳細な実施例を示す。
図において、１６１０は５ｖ電源で動作するＣＭＯ５Ｌ
ＳＩ、 ｌ ６４０は３ｖ電源で動作す６ ＣＭＯ５Ｌ
ＳＩである。
ＳＩ、 ｌ ６４０は３ｖ電源で動作す６ ＣＭＯ５Ｌ
ＳＩである。
ＬＳＩ１６１０において、１６１１は基準電位ピン、１
６１２は５ｖ電源が供給される電源ピン、１６１３は出
口ピン、１６１４は相手側の３ｖｔｍ源が供給される電
源ピン、１６１５は相手側電源指示手段としてのプログ
ラムであり、本実施例ではｒｔ Ｏｕレベルの基準電位
に接続されている。１６１６は５ｖ電源で動作するイン
バータ回路、１６１７〜１６１９ハＰＭ’ＯＳテあり、
１６２ｏは第２の半導体スイッチ回路となるＮＭＯ８で
ある。また、１６２１は５ＶｆｉＪ源で動作する内部ゲ
ート回路、１６２２は５ｖ電源である。
６１２は５ｖ電源が供給される電源ピン、１６１３は出
口ピン、１６１４は相手側の３ｖｔｍ源が供給される電
源ピン、１６１５は相手側電源指示手段としてのプログ
ラムであり、本実施例ではｒｔ Ｏｕレベルの基準電位
に接続されている。１６１６は５ｖ電源で動作するイン
バータ回路、１６１７〜１６１９ハＰＭ’ＯＳテあり、
１６２ｏは第２の半導体スイッチ回路となるＮＭＯ８で
ある。また、１６２１は５ＶｆｉＪ源で動作する内部ゲ
ート回路、１６２２は５ｖ電源である。
本実施例では、ピン１６１５が基準電位に接続されてい
るため、ＰＭＯＳ１６１７がオンになり、一方インバー
タ１６１６の出力は４１１ ＰＩレベルになるので、Ｐ
ＭＯ５１６１８はオフになる。このため、第１の半導体
スイッチ回路となるＰＭＯ５１６１９のソースには第２
の電源３ｖが供給される。
るため、ＰＭＯＳ１６１７がオンになり、一方インバー
タ１６１６の出力は４１１ ＰＩレベルになるので、Ｐ
ＭＯ５１６１８はオフになる。このため、第１の半導体
スイッチ回路となるＰＭＯ５１６１９のソースには第２
の電源３ｖが供給される。
したがッテ、ＰＭＯＳ１６１９． ＮＭＯＳ１６２０か
らなるインバータ回路は内部ゲート１６２１の出力レベ
ルに応じて３ｖ電源で動作する第２のＬＳＩ１６４０に
適合した０ボルト又は３ｖをピン１６１３．１６４３に
出力する。
らなるインバータ回路は内部ゲート１６２１の出力レベ
ルに応じて３ｖ電源で動作する第２のＬＳＩ１６４０に
適合した０ボルト又は３ｖをピン１６１３．１６４３に
出力する。
ＬＳＩ１６４０において、１６４１は基準電位ピン、１
６４２は３ｖ電源が供給される電源ピン、１６４３は入
力ピン、１６４４は保護抵抗、１６４５゜１６４６は保
護ダイオード、１６４７はＰ Ｍ ＯＳ、１６４８はＮ
ＭＯ８であり、ＰＭＯＳ１６４７とＮＭＯＳ１６４８は
３ｖ電源で動作する入力回路を構成している。
６４２は３ｖ電源が供給される電源ピン、１６４３は入
力ピン、１６４４は保護抵抗、１６４５゜１６４６は保
護ダイオード、１６４７はＰ Ｍ ＯＳ、１６４８はＮ
ＭＯ８であり、ＰＭＯＳ１６４７とＮＭＯＳ１６４８は
３ｖ電源で動作する入力回路を構成している。
また、１６４９は３ｖ電源で動作する内部回路ゲート、
１６５０は３ｖ電源である。入力ピン１６４３には０ボ
ルトから３ｖまでの信号が入力されるので保護ダイオー
ド１６４５は通常の動作状態でオンになることは有り得
ない。
１６５０は３ｖ電源である。入力ピン１６４３には０ボ
ルトから３ｖまでの信号が入力されるので保護ダイオー
ド１６４５は通常の動作状態でオンになることは有り得
ない。
したがって、異種電源下で動作するＬＳＩ１６１０と１
６４０間の正常な接続関係が保障される。
６４０間の正常な接続関係が保障される。
第１８図は本実施例の動作タイムチャートを示すもので
ある。図において、第１８図（ａ）は５Ｖ電源で動作す
る内部ゲート１６２１の出力波形であり、“１”レベル
は５ｖ、９０″レベルはＯ■である。第１８図（ｂ）は
第１６図ノＬＳ１１６１０の出力ピン１６１３とＬＳ１
１６４０の入力ピン１６４３の波形であり、実線で示す
ように、第１６図の相手側電源指示ピン１６１５が基準
電位に接続されているため、′１”レベルは３ｖ、“０
″レベルはＯｖになっている。なお、図中、点線で示す
波形は相手側電源が５ｖの場合の波形であり、１１１
Ｉ＋レベルは５ｖになっている。第１８図（Ｃ）は第１
６図の内部ゲート１６４９の入力波形、すなわち、ＰＭ
Ｏ５１６４７、ＮＭＯＳ１？２２ テ構成され、３ｖ電
源で動作する入力回路の出力波形であり、その“１”レ
ベルは３Ｖ、”Ｏ”レベルはＯｖである。
ある。図において、第１８図（ａ）は５Ｖ電源で動作す
る内部ゲート１６２１の出力波形であり、“１”レベル
は５ｖ、９０″レベルはＯ■である。第１８図（ｂ）は
第１６図ノＬＳ１１６１０の出力ピン１６１３とＬＳ１
１６４０の入力ピン１６４３の波形であり、実線で示す
ように、第１６図の相手側電源指示ピン１６１５が基準
電位に接続されているため、′１”レベルは３ｖ、“０
″レベルはＯｖになっている。なお、図中、点線で示す
波形は相手側電源が５ｖの場合の波形であり、１１１
Ｉ＋レベルは５ｖになっている。第１８図（Ｃ）は第１
６図の内部ゲート１６４９の入力波形、すなわち、ＰＭ
Ｏ５１６４７、ＮＭＯＳ１？２２ テ構成され、３ｖ電
源で動作する入力回路の出力波形であり、その“１”レ
ベルは３Ｖ、”Ｏ”レベルはＯｖである。
第１７図に第１の電源電圧（５ｖ）で動作するＢＩＣＭ
Ｏ５ＬＳＩと第２の電源電圧（３ｖ）で動作するＣＭＯ
５ＬＳＩのより詳細な実施例である。
Ｏ５ＬＳＩと第２の電源電圧（３ｖ）で動作するＣＭＯ
５ＬＳＩのより詳細な実施例である。
図において、１７１０は５ｖ電源電圧で動作すルＢ１ｃ
ＭＯ５ＬｓＩ 、 １７４０は３ｖ電源電圧テ動作す
るＣＭＯ３ＬＳＩである。
ＭＯ５ＬｓＩ 、 １７４０は３ｖ電源電圧テ動作す
るＣＭＯ３ＬＳＩである。
ＬＳ１１７１０において、１７１１は基準電位ピン、１
７１２は５ｖ電源が供給される電源ピン、１７１３は出
力ピン、１７１４は相手側の３ｖ電源が供給される電源
ピン、１７１５は相手側電源指示手段としてのプログラ
ムピン、１７１６は５ｖ電源で動作するインバータ回路
、１７１７〜１７１９はＰＭＯ８であり、１７２０〜１
７２２はＮＭＯＳである。ここで、ＮＰＮバイポーラト
ランジスタ１７２３はそのコレクタ・エミッタ電流路が
選択された電源電位（３Ｖｏｒ５Ｖ）から、容量性負荷
となる第２のＬＳＩの入力バッファに接続される出力端
子１７１３への電流路を形成する。また、ＮＰＮバイポ
ーラトランジスタ１７２４は、そのコレクタ・エミッタ
電流路が出力端子１７１３から接地電位への電流路を形
成する。
７１２は５ｖ電源が供給される電源ピン、１７１３は出
力ピン、１７１４は相手側の３ｖ電源が供給される電源
ピン、１７１５は相手側電源指示手段としてのプログラ
ムピン、１７１６は５ｖ電源で動作するインバータ回路
、１７１７〜１７１９はＰＭＯ８であり、１７２０〜１
７２２はＮＭＯＳである。ここで、ＮＰＮバイポーラト
ランジスタ１７２３はそのコレクタ・エミッタ電流路が
選択された電源電位（３Ｖｏｒ５Ｖ）から、容量性負荷
となる第２のＬＳＩの入力バッファに接続される出力端
子１７１３への電流路を形成する。また、ＮＰＮバイポ
ーラトランジスタ１７２４は、そのコレクタ・エミッタ
電流路が出力端子１７１３から接地電位への電流路を形
成する。
ＰＭＯ５１７１９は内部回路１７２５の出力信号に応答
して、そのソース・ドレイン電流路が１選択された電源
からＮＰＮ１７２３のベースへの電流路を形成し、ＮＭ
ＯＳ１？２１は内部回路の出力信号に応答して、そのソ
ース・ドレイン電流路が出力端子１７１３からＮＰＮ１
７２４のベースへの電流路を形成してＮＰＮ１７２４を
ＯＦＦからＯＮへ駆動する。また、ＮＭＯＳ１？２０は
内部回路の出力信号に応答して、そのソース・ドレイン
電流路がＮＰＮ１７２３のベースから接地電位への電流
路を形成し、ＮＰＮ１７２３のベースに蓄積された電荷
を引き抜イテ、ＮＰＮ１７２３ をＯＮからＯＦＦへす
る。さらに、ＮＭＯＳ１？２２はＮＰＮ１？２３のＯＮ
。
して、そのソース・ドレイン電流路が１選択された電源
からＮＰＮ１７２３のベースへの電流路を形成し、ＮＭ
ＯＳ１？２１は内部回路の出力信号に応答して、そのソ
ース・ドレイン電流路が出力端子１７１３からＮＰＮ１
７２４のベースへの電流路を形成してＮＰＮ１７２４を
ＯＦＦからＯＮへ駆動する。また、ＮＭＯＳ１？２０は
内部回路の出力信号に応答して、そのソース・ドレイン
電流路がＮＰＮ１７２３のベースから接地電位への電流
路を形成し、ＮＰＮ１７２３のベースに蓄積された電荷
を引き抜イテ、ＮＰＮ１７２３ をＯＮからＯＦＦへす
る。さらに、ＮＭＯＳ１？２２はＮＰＮ１？２３のＯＮ
。
ＯＦＦに応答して、そのソース・ドレイン電流路がＮＰ
Ｎ１７２４のベースから接地電位への電流路を形成して
、ＮＰＮ１７２４のベースに蓄積された電荷を引き抜い
て、ＰＮＰ１７２４ をＯＮからＯＦＦへ移行させる。
Ｎ１７２４のベースから接地電位への電流路を形成して
、ＮＰＮ１７２４のベースに蓄積された電荷を引き抜い
て、ＰＮＰ１７２４ をＯＮからＯＦＦへ移行させる。
また、１７２３．１７２４はＮＰＮトランジスタであり
、１７２５は５Ｖｆｆｉ源で動作する内部ゲート、１７
２６は５ｖ電源である。
、１７２５は５Ｖｆｆｉ源で動作する内部ゲート、１７
２６は５ｖ電源である。
本実施例では、ピン１７１５が基準電位に接続されてい
るため、ＰＭＯ５１７１７がオンになり、一方、インバ
ータ１７１６の出力は１１１”レベルになるので、ＰＭ
Ｏ５１７１８はオフになる。このため、ＰＭＯ５１７１
９のソースとＮＰＮトランジスタ１７２３のコレクタに
は第２の電源３ｖが供給される。
るため、ＰＭＯ５１７１７がオンになり、一方、インバ
ータ１７１６の出力は１１１”レベルになるので、ＰＭ
Ｏ５１７１８はオフになる。このため、ＰＭＯ５１７１
９のソースとＮＰＮトランジスタ１７２３のコレクタに
は第２の電源３ｖが供給される。
したがって、ＰＭＯ５１７１９，ＮＭＯＳ１？２０．１
７２１ 。
７２１ 。
１７２２、ＮＰＮトランジスタ１７２３．１７２４とか
らなるＢＩＣＭＯＳインバータ回路は内部ゲート１７２
５の出力レベルに応じて３ｖ電源で動作する第２のＬＳ
１１７４０ニ適合した（０＋ＶＢ’Ｅ）Ｖまたは（３，
Ｏ＋ＶＢＥ） Ｖをピン１７１３，１７４３＆＝出力す
る。
らなるＢＩＣＭＯＳインバータ回路は内部ゲート１７２
５の出力レベルに応じて３ｖ電源で動作する第２のＬＳ
１１７４０ニ適合した（０＋ＶＢ’Ｅ）Ｖまたは（３，
Ｏ＋ＶＢＥ） Ｖをピン１７１３，１７４３＆＝出力す
る。
ただし、ＶＢＥはＮＰＮトランジスタ１７２３゜１７２
４のベース・エミッタ間接合電圧で約０．７Ｖである。
４のベース・エミッタ間接合電圧で約０．７Ｖである。
ＬＳ１１７４０において、１７４１は基準電位ピン、１
７４２は３ｖ電源電位が供給される電源ピン、１７４３
は入力ピン、１７４４は保護抵抗、１７４５゜１７４６
は保護ダイオード、１７４７はＰＭＯ８，１７４８はＮ
ＭＯ８であり、ＰＭＯ３１７４７トＮＭＯ５１７４８は
３ｖｉ１！源で動作する入力回路を構成している。
７４２は３ｖ電源電位が供給される電源ピン、１７４３
は入力ピン、１７４４は保護抵抗、１７４５゜１７４６
は保護ダイオード、１７４７はＰＭＯ８，１７４８はＮ
ＭＯ８であり、ＰＭＯ３１７４７トＮＭＯ５１７４８は
３ｖｉ１！源で動作する入力回路を構成している。
また、１７４９は３ｖ電源で動作する内部ゲート、１７
５０は３ｖ電源である。前述のように、入力ピン１７４
３ Ｌ：は（０＋ＶＢＥ）から（３、０＋ ＶＢＥ）ま
での信号が入力されるので保護ダイオード１７４５は通
常の動作状態ではオンになることは有り得ない。
５０は３ｖ電源である。前述のように、入力ピン１７４
３ Ｌ：は（０＋ＶＢＥ）から（３、０＋ ＶＢＥ）ま
での信号が入力されるので保護ダイオード１７４５は通
常の動作状態ではオンになることは有り得ない。
したがって、異種電源電圧下で動作するＬＳ１１７１０
と１７４０間の正常な接続関係が保障される。
と１７４０間の正常な接続関係が保障される。
第１９図は本実施例の動作タイムチャートを示すもので
ある。図において、第１９図（ａ）は５Ｖｆｆｉ源電圧
で動作する内部ゲート１７２５の出力であり、“１”レ
ベルは５Ｖ、”Ｏ”レベルはＯＶである。第１９図（ｂ
）は第１７図（７）ＬＳ１１７１０の出力ピン１７１３
とＬＳ１１７４０の入力ピン１７４３の波形であり、実
線で示すように、第１７図の相手側電源指示ピン１７１
５が基準電位に接続されているため、ＩＩ １７ルベル
は（３，０−ＶＢＥ） ＝２．３■、“Ｏ”レベルは（
０＋ＶＢＥ） ＝ ０．７ Ｖになっている。なお、図
中、点線で示す波形は相手側電源が５ｖの場合の波形で
あり、１１１ ｎレベルは（５，０−ＶＢＥ）＝４．３
ｖになッテいる。第１９図（ｃ）は第１７図の内部ゲー
ト１７４９の入力波形、すなわち、ＰＭＯ３１７４７，
ＮＭＯ５１７４８で構成され、３ｖ電源で動作する入力
回路の出力波形であり、その“１″レベルは３Ｖ、”Ｏ
”レベルはＯｖである。
ある。図において、第１９図（ａ）は５Ｖｆｆｉ源電圧
で動作する内部ゲート１７２５の出力であり、“１”レ
ベルは５Ｖ、”Ｏ”レベルはＯＶである。第１９図（ｂ
）は第１７図（７）ＬＳ１１７１０の出力ピン１７１３
とＬＳ１１７４０の入力ピン１７４３の波形であり、実
線で示すように、第１７図の相手側電源指示ピン１７１
５が基準電位に接続されているため、ＩＩ １７ルベル
は（３，０−ＶＢＥ） ＝２．３■、“Ｏ”レベルは（
０＋ＶＢＥ） ＝ ０．７ Ｖになっている。なお、図
中、点線で示す波形は相手側電源が５ｖの場合の波形で
あり、１１１ ｎレベルは（５，０−ＶＢＥ）＝４．３
ｖになッテいる。第１９図（ｃ）は第１７図の内部ゲー
ト１７４９の入力波形、すなわち、ＰＭＯ３１７４７，
ＮＭＯ５１７４８で構成され、３ｖ電源で動作する入力
回路の出力波形であり、その“１″レベルは３Ｖ、”Ｏ
”レベルはＯｖである。
尚、ＬＳ１１７４０の入力バッファ回路も、ＬＳ１１７
１０の出力バッファ回路と同様なりｉ−０Ｍ０３回路を
設いることをできる。
１０の出力バッファ回路と同様なりｉ−０Ｍ０３回路を
設いることをできる。
また、第１８図に於けるＬＳ１１６１０とＬＳ１１６４
０とは異なる半導体基板に集積化しても、また、同一半
導体基板に集積化しても良い。第１図〜第３図。
０とは異なる半導体基板に集積化しても、また、同一半
導体基板に集積化しても良い。第１図〜第３図。
第１７図等でも同様である。
以上の説明で明らかなように本発明によるとＬＳＩのユ
ーザーは相互接続に供う電力消費の増大や信頼性の低下
、外付は部品の追加、信号遅延の問題から解放され、異
なる電源仕様の複数のＬＳＩを自在に組合せて所望の電
子回路装置を構成できるという効果がある。
ーザーは相互接続に供う電力消費の増大や信頼性の低下
、外付は部品の追加、信号遅延の問題から解放され、異
なる電源仕様の複数のＬＳＩを自在に組合せて所望の電
子回路装置を構成できるという効果がある。
また、ＬＳＩのメーカは１つのＬＳＩが異なる電源仕様
のＬＳＩのいずれにも接続できるため、ユーザー毎のカ
スタム設計が不要になり、製造コストを大幅に削減する
ことができるという効果がある。
のＬＳＩのいずれにも接続できるため、ユーザー毎のカ
スタム設計が不要になり、製造コストを大幅に削減する
ことができるという効果がある。
第１図は本発明の第１の実施例を示す図、第２図は本発
明の第２の実施例を示す図、第３図は本発明の第３の実
施例を示す図、第４図は本発明の第４の実施例を示す図
、第５図は入力回路の具体的実施例を示す図、第６図は
相手先電源指示手段の実施例を示す図、第７図は出力回
路制御手段の実施例を示す図、第８図は従来例となる異
種電源下で動作する複数ＬＳＩの接続例を示す図、第９
図は従来例となるＥＣＬ回路の接続例を示す図、第１０
図は０Ｍ０３回路の１例を示す図、第１１図はＢＩＣＭ
Ｏ５回路の１例を示す図、第１２図は従来例となる異種
電源で動作するＬＳＩの出力と入力の接続例を示す図、
第１３図は従来例となる異種電源で動作するＬＳＩの出
力同志の接続例を示す図、第１４図は従来例となる異種
電源で動作するＬＳＩの出力と入力をオープンドレイン
出力で接続した例を示す図、第１５図は異種電源で動作
するＬＳＩの出力同志をオープンドレイン出力で接続し
た例を示す図、第１６図は本発明の第５の実施例を示す
図、第１７図は本発明の第６の実施例を示す図、第１８
図は第１６図のタイムチャート、第１９図は第１７図の
タイムチャートである。 １１０・・・第１の半導体集積回路装置、１５ｏ・・・
第２の半導体集積回路装置。
明の第２の実施例を示す図、第３図は本発明の第３の実
施例を示す図、第４図は本発明の第４の実施例を示す図
、第５図は入力回路の具体的実施例を示す図、第６図は
相手先電源指示手段の実施例を示す図、第７図は出力回
路制御手段の実施例を示す図、第８図は従来例となる異
種電源下で動作する複数ＬＳＩの接続例を示す図、第９
図は従来例となるＥＣＬ回路の接続例を示す図、第１０
図は０Ｍ０３回路の１例を示す図、第１１図はＢＩＣＭ
Ｏ５回路の１例を示す図、第１２図は従来例となる異種
電源で動作するＬＳＩの出力と入力の接続例を示す図、
第１３図は従来例となる異種電源で動作するＬＳＩの出
力同志の接続例を示す図、第１４図は従来例となる異種
電源で動作するＬＳＩの出力と入力をオープンドレイン
出力で接続した例を示す図、第１５図は異種電源で動作
するＬＳＩの出力同志をオープンドレイン出力で接続し
た例を示す図、第１６図は本発明の第５の実施例を示す
図、第１７図は本発明の第６の実施例を示す図、第１８
図は第１６図のタイムチャート、第１９図は第１７図の
タイムチャートである。 １１０・・・第１の半導体集積回路装置、１５ｏ・・・
第２の半導体集積回路装置。
Claims (1)
- 【特許請求の範囲】 １、複数の電源電位の内の一つを選択する選択信号を発
生する選択信号発生回路、 上記選択信号に基づいて上記複数の電源電位の内の一つ
を選択する電源電位選択回路、 少なくとも一つの入力信号に応答して、上記選択された
電源電位から容量性負荷に接続される出力端子への間の
第１の電流路を形成する第１の半導体スイッチ回路、 少なくとも一つの入力信号に応答して、定常状態では上
記第１の半導体スイッチ回路とは同時には、オン状態に
はならないで、上記出力端子から上記選択された電源電
位とは異なる電源電位への間の第２の電流路を形成する
第２の半導体スイッチ回路、 を具備することを特徴とする論理回路。 ２、特許請求の範囲第１項において、 上記選択信号発生回路は、外部から与えられた信号に基
づいて上記選択信号を発生する選択信号発生回路である
ことを特徴とする論理回路。 ３、特許請求の範囲第２項において、 上記選択信号発生回路は、上記外部から与えられた信号
を所定の時間保持し、上記外部から与えられた信号に対
応する上記選択信号を発生する選択信号発生回路である
ことを特徴とする論理回路。 ４、特許請求の範囲第１項において、 上記電源電位選択回路は、二つの電源電位の内の一つを
選択する電源電位選択回路であることを特徴とする論理
回路。 ５、特許請求の範囲第４項において、 上記電源電位選択回路は、上記選択信号に応答して上記
二つの電源電位の内の一方を選択する第３の半導体スイ
ッチ回路と、上記選択信号の反転信号に応答して上記二
つの電源電位の内の他方を選択する第４の半導体スイッ
チ回路と、から構成される電源電位選択回路であること
を特徴とする論理回路。 ６、特許請求の範囲第４項において、 上記電源電位選択回路は、上記選択信号に応答して上記
二つの電源電位の内の一方を選択する第３の半導体スイ
ッチ回路と、上記選択信号に応答して上記第３の半導体
スイッチ回路とは相補的に動作して上記二つの電源電位
の内の他方を選択する第４の半導体スイッチ回路と、か
ら構成される電源電位選択回路であることを特徴とする
論理回路。 ７、特許請求の範囲第１項において、 上記電源電位選択回路は、一対の電源電位間に接続され
た電圧分配手段の所定の接続点からの上記複数の電源電
位の内の一つを選択する電源電位選択回路であることを
特徴とする論理回路。 ８、特許請求の範囲第１項において、 上記第１の半導体スイッチ回路は、ゲートが上記少なと
も一つの入力信号に接続され、ソースとドレインとの電
流路が上記第１の電流路を形成する少なくとも一つの電
界効果型トランジスタで構成される第１の半導体スイッ
チ回路であることを特徴とする論理回路。 ９、特許請求の範囲第８項において、 上記少なくとも一つの電界効果型トランジスタは、第１
導電型の電界効果型トランジスタであることを特徴とす
る論理回路。 １０、特許請求の範囲第１項において、 上記第２の半導体スイッチ回路は、ゲートが上記少なく
とも一つの入力信号に接続され、ソースとドレインとの
電流路が上記第２の電流路を形成する少なくとも一つの
電界効果型トランジスタで構成される第２の半導体スイ
ッチ回路であることを特徴とする論理回路。 １１、特許請求の範囲第１０項において、 上記少なくとも一つの電界効果型トランジスタは、第２
導電型の電界効果型トランジスタであることを特徴とす
る論理回路。 １２、特許請求の範囲第１項において、 上記第１の半導体スイッチ回路は、 コレクタとエミッタとの電流路が上記第１の電流路を形
成する少なくとも一つのバイポーラトランジスタと、 ゲートが上記少なくとも一つの入力信号に接続され、ソ
ースとドレインとの電流路が上記選択された電源電位か
ら上記少なくとも一つのバイポーラトランジスタベース
への電流路を形成する少なくとも一つの電界効果型トラ
ンジスタと、 上記少なくとも一つのバイポーラトランジスタのベース
に接続され、上記ベースに蓄積された電荷を引き抜く半
導体素子とで構成される第１の半導体スイッチ回路であ
ることを特徴とする論理回路。 １３、特許請求の範囲第１２項において、 上記少なくとも一つのバイポーラトランジスタは、第１
導電型のベースと第２導電型のコレクタと第２導電型の
エミッタとを有するバイポーラトランジスタであり、上
記少なくとも一つの電界効果型トランジスタは、第１導
電型の電界効果型トランジスタであることを特徴とする
論理回路。 １４、特許請求の範囲第１項において、 上記第２の半導体スイッチ回路は、 コレクタとエミッタとの電流路が上記第２の電流路を形
成する少なくとも一つのバイポーラトランジスタと、 ゲートが上記少なくとも一つの入力信号に接続され、ソ
ースとドレインとの電流路が上記出力端子から上記少な
くとも一つのバイポーラトランジスタのベースへの電流
路を形成する少なくとも一つの電界効界型トランジスタ
と 上記少なくとも一つのバイポーラトランジスタのベース
に接続され、上記ベースに蓄着された電荷を引き抜く半
導体素子とで構成される第２の半導体スイッチ回路であ
ることを特徴とする論理回路。 １５、特許請求の範囲第１４項において、 上記少なくとも一つのバイポーラトランジスタは、第１
導電型のベースと第２導電型のコレクタと第２導電型の
エミッタとを有するバイポーラトランジスタであり、上
記少なくとも一つの電界効果型トランジスタは、第２導
電型の電界効果型トランジスタであることを特徴とする
論理回路。 １６、外部からの信号を入力する入力バッファ回路と、 上記入力バッファ回路からの信号に基づき、予め定めら
れた機能動作を行なう内部回路と、上記内部回路の出力
信号を外部へ与える出力バッファ回路とが同一の半導体
基板に集積化された半導体集積回路装置において、 上記出力バッファ回路は、 複数の電源電位の内の一つを選択する選択信号を発生す
る選択信号発生回路、 上記選択信号に基づいて上記複数の電源電位の内の一つ
を選択する電源電位選択回路、 少なくとも一つの上記内部回路の出力信号に応答して、
上記選択された電源電位から上記外部に接続される出力
端子への間の第１の電流路を形成する第１の半導体スイ
ッチ回路、 少なくとも一つの上記内部回路の出力信号に応答して、
定常状態では上記第１の半導体スイッチ回路とは同時に
は、オン状態にはならないで上記出力端子から上記選択
された電源電位とは異なる電源電位への間の第２の電流
路を形成する第２の半導体スイッチ回路、 からなることを特徴とする半導体集積回路装置。 １７、特許請求の範囲第１６項において、 上記入力バッファ回路及び／又は上記内部回路は、上記
複数の電源電位の内の一つと上記選択された電源電位と
は異なる電源電位との間で動作することを特徴とする半
導体集積回路装置。 １８、特許請求の範囲第１７項において、 上記入力バッファ回路及び／又は上記内部回路は、上記
複数の電源電位の内の最大値と上記選択された電源電位
とは異なる電源電位との間で動作することを特徴とする
半導体集積回路装置。 １９、特許請求の範囲第１７項において、 上記内部回路は、上記入力バッファ回路からの信号に基
づき、予め定められた論理機能動作を行なう内部回路で
あることを特徴とする半導体集積回路装置。 ２０、特許請求の範囲第１６項において、 上記選択信号発生回路は、外部から与えられた信号に基
づいて上記選択信号を発生する選択信号発生回路である
ことを特徴とする半導体集積回路装置。 ２１、特許請求の範囲第２０項において、 上記選択信号発生回路は、上記外部から与えられた信号
を所定の時間保持し、上記外部から与えられた信号に対
応する上記選択信号を発生する選択信号発生回路である
ことを特徴とする半導体集積回路装置。 ２２、特許請求の範囲第１６項において、 上記電源電位選択回路は、二つの電源電位の内の一つを
選択する電源電位選択回路であることを特徴とする半導
体集積回路装置。 ２３、特許請求の範囲第２２項において、 上記電源電位選択回路は、上記選択信号に応答して上記
二つの電源電位の内の一方を選択する第３の半導体スイ
ッチ回路と、上記選択信号の反転信号に応答して上記二
つの電源電位の内の他方を選択する第４の半導体スイッ
チ回路と、から構成される電源電位選択回路であること
を特徴とする半導体集積回路装置。 ２４、特許請求の範囲第２２項において、 上記電源電位選択回路は、上記選択信号に応答して上記
二つの電源電位の内の一方を選択する第３の半導体スイ
ッチ回路と、上記選択信号に応答して上記第３の半導体
スイッチ回路とは相補的に動作して上記二つの電源電位
の内の他方を選択する第４の半導体スイッチ回路と、か
ら構成される電源電位選択回路であることを特徴とする
半導体集積回路装置。 ２５、特許請求の範囲第１６項において、 上記電源電位選択回路は、一対の電源電位間に接続され
た電圧分配手段の所定の接続点からの上記複数の電源電
位の内の一つを選択する電源電位選択回路であることを
特徴とする半導体集積回路装置。 ２６、特許請求の範囲第１６項において、 上記第１の半導体スイッチ回路は、ゲートが上記少なく
とも一つの入力信号に接続され、ソースとドレインとの
電流路が上記第１の電流路を形成する少なくとも一つの
電界効果型トランジスタで構成される第１の半導体スイ
ッチ回路であることを特徴とする半導体集積回路装置。 ２７、特許請求の範囲第１６項において、 上記少なくとも一つの電界効果型トランジスタは、第１
導電型の電界効果型トランジスタであることを特徴とす
る半導体集積回路装置。 ２８、特許請求の範囲第１６項において、 上記第２の半導体スイッチ回路は、ゲートが上記少なく
とも一つの入力信号に接続それ、ソースとドレインとの
電流路が上記第２の電流路を形成する少なくとも一つの
電界効果型トランジスタで構成される第２の半導体スイ
ッチ回路であることを特徴とする半導体集積回路装置。 ２９、特許請求の範囲第２８項において、 上記少なくとも一つの電界効果型トランジスタは、第２
導電型の電界効果型トランジスタであることを特徴とす
る半導体集積回路装置。 ３０、特許請求の範囲第１６項において、 上記第１の半導体スイッチ回路は、 コレクタとエミッタとの電流路が上記第１の電流路を形
成する少なくとも一つのバイポーラトランジスタと、 ゲートが上記少なくとも一つの入力信号に接続され、ソ
ースとドレインとの電流路が上記選択された電源電位か
ら上記少なくとも一つのバイポーラトランジスタベース
への路を形成 する少なくとも一つの電界効果型トランジスタと、 上記少なくとも一つのバイポーラトランジスタのベース
に接続され、上記ベースに蓄積された電荷を引き抜く半
導体素子とで構成される第１の半導体スイッチ回路であ
ることを特徴とする半導体集積回路装置。 ３１、特許請求の範囲第３０項において、 上記少なくとも一つのバイポーラトランジスタは、第１
導電型のベースと第２導電型のコレクタと第２導電型の
エミッタとを有するバイポーラトランジスタであり、上
記少なくとも一つの電型効果型トランジスタは、第１導
電型の電界効果型トランジスタであることを特徴とする
半導体集積回路装置。 ３２、特許請求の範囲第１６項において、 上記第２の半導体スイッチ回路は、 コレクタとエミッタとの電流路が上記第２の電流路を形
成する少なくとも一つのバイポーラトランジスタと、 ゲートが上記少なくとも一つの入力信号に接続され、ソ
ースとドレインとの電流路が上記出力端子から上記少な
くとも一つのバイポーラトランジスタのベースへの電流
路を形成する少なくとも一つの電界効果型トランジスタ
と 上記少なくとも一つのバイポーラトランジスタのベース
に接続され、上記ベースに蓄積された電荷を引き抜く半
導体素子とで構成される第２の半導体スイッチ回路であ
ることを特徴とする半導体集積回路装置。 ３３、特許請求の範囲第３２項において、 上記少なくとも一つのバイポーラトランジスタは、第１
導電型のベースと第２導電型のコレクタと第２導電型の
エミッタとを有するバイポーラトランジスタであり、上
記少なくとも一つの電界効果型トランジスタは、第２導
電型の電界効果型トランジスタであることを特徴とする
半導体集積回路装置。 ３４、外部からの信号を入力する入力バッファ回路、上
記入力バッファ回路からの信号に基づき、予め定められ
た機能動作を行なう内部回路と、上記内部回路の出力信
号を外部へ与える出力バッファ回路とが同一の半導体基
板に集積化された第１の半導体集積回路装置と、 上記第１の半導体集積回路装置の出力バッファ回路から
の信号を入力する入力バッファ回路、上記入力バッファ
回路からの信号に基づき、予め定められた機能動作を行
なう内部回路、上記内部回路の出力信号を外部へ与える
出力バッファ回路とが同一の半導体基板に集積化された
第２の半導体集積回路装置と、を有する半導体集積回路
装置システムにおいて、 上記第１の半導体集積回路装置の出力バッファ回路は、
上記第２の半導体集積回路装置の入力バッファ回路の動
作電源電位差に対応する電源電位を含む複数の電源電位
の内の一つを選択する選択信号を発生する選択信号発生
回路、上記選択信号に基づいて上記第２の半導体集積回
路装置の入力バッファ回路の動作電源電位を選択する電
源電位選択回路、 少なくとも一つの上記内部回路の出力信号に応答して、
上記選択された電源電位から上記第２の半導体集積回路
装置の入力バッファ回路に接続される出力端子への間の
第１の電流路を形成する第１の半導体スイッタ回路、 少なくとも一つの上記内部回路の出力信号に応答して、
定常状態では上記第１の半導体スイッチ回路とは同時に
はオン状態にならないで、上記出力端子から上記選択さ
れた電源電位とは異なる電源電位への間の第２の電流路
を形成する第２の半導体スイッチ回路、 からなることを特徴とする半導体集積回路装置システム
。 ３５、特許請求の範囲第３４項において、 上記第１の半導体集積回路装置と上記第２の半導体集積
回路装置とは異なる半導体基板に夫夫集積化されたこと
を特徴とする半導体集積回路装置システム。 ３６、特許請求の範囲第３４項において、 上記第１の半導体集積回路装置と上記第２の半導体集積
回路装置とは同一の半導体基板に集積化されたことを特
徴とする半導体集積回路装置システム。 ３７、特許請求の範囲第３４項において、 上記入力バッファ回路及び／又は上記内部回路は、上記
複数の電源電位の内の一つと上記選択された電源電位と
は異なる電源電位との間で動作することを特徴とする半
導体集積回路装置システム。 ３８、特許請求の範囲第３７項において、 上記入力バッファ回路及び／又は上記内部回路は、上記
複数の電源電位の内の最大値と上記選択された電源電位
とは異なる電源電位との間で動作することを特徴とする
半導体集積回路装置システム。 ３９、特許請求の範囲第３４項において、 上記内部回路は、上記入力バッファ回路からの信号に基
づき、予め定められた論理機能動作を行なう内部回路で
あることを特徴とする半導体集積回路装置システム。 ４０、特許請求の範囲第３４項において、 上記選択信号発生回路は、上記第２の半導体集積回路装
置から与えられた信号に基づいて上記選択信号を発生す
る選択信号発生回路であることを特徴とする半導体集積
回路装置システム。 ４１、特許請求の範囲第４０項において、 上記選択信号発生回路は、上記第２の半導体集積回路装
置から与えられた信号を所定の時間保持し、上記第２の
半導体集積回路装置から与えられた信号に対応する上記
選択信号を発生する選択信号発生回路であることを特徴
とする半導体集積回路装置システム。 ４２、特許請求の範囲第３４項において、 上記電源電位選択回路は、二つの電源電位の内の一つを
選択する電源電位選択回路であることを特徴とする半導
体集積回路装置システム。 ４３、特許請求の範囲第４２項において、 上記電源電位選択回路は、上記選択信号に応答して上記
二つの電源電位の内の一方を選択する第３の半導体スイ
ッチ回路と、上記選択信号の反転信号に応答して上記二
つの電源電位の内の他方を選択する第４の半導体スイッ
チ回路と、から構成される電源電位選択回路であること
を特徴とする半導体集積回路装置システム。 ４４、特許請求の範囲第４２項において、 上記電源電位選択回路は、上記選択信号に応答して上記
二つの電源電位の内の一方を選択する第３の半導体スイ
ッチ回路と、上記選択信号に応答して上記第３の半導体
スイッチ回路とは相補的に動作して上記二つの電源電位
の内の他方を選択する第４の半導体スイッチ回路と、か
ら構成される電源電位選択回路であることを特徴とする
半導体集積回路装置システム。 ４５、特許請求の範囲第３４項において、 上記電源電位選択回路は、一対の電源電位間に接続され
た電圧分配手段の所定の接続点からの上記複数の電源電
位の内の一つを選択する電源電位選択回路であることを
特徴とする半導体集積回路装置システム。 ４６、特許請求の範囲第３４項において、 上記第１の半導体スイッチ回路は、ゲートが上記少なく
とも一つの入力信号に接続され、ソースとドレインとの
電流路が上記第１の電流路を形成する少なくとも一つの
電界効果型トランジスタで構成される第１の半導体スイ
ッチ回路であることを特徴とする半導体集積回路装置シ
ステム。 ４７、特許請求の範囲第４６項において、 上記少なくとも一つの電界効果型トランジスタは、第１
導電型の電界効果型トランジスタであることを特徴とす
る半導体集積回路装置システム。 ４８、特許請求の範囲第３４項において、 上記第２の半導体スイッチ回路は、ゲートが上記少なく
とも一つの入力信号に接続され、ソースとドレインとの
電流路が上記第２の電流路を形成する少なくとも一つの
電界効果型トランジスタで構成される第２の半導体スイ
ッチ回路であることを特徴とする半導体集積回路装置シ
ステム。 ４９、特許請求の範囲第４８項において、 上記少なくとも一つの電界効果型トランジスタは、第２
導電型の電界効果型トランジスタであることを特徴とす
る半導体集積回路装置システム。 ５０、特許請求の範囲第３４項において、 上記第１の半導体スイッチ回路は、 コレクタとエミッタとの電流路が上記第１の電流路を形
成する少なくとも一つのバイポーラトランジスタと、 ゲートが上記少なくとも一つの入力信号に接続され、ソ
ースとドレインとの電流路が上記選択された電源電位か
ら上記少なくとも一つのバイポーラトランジスタのベー
スへの電流路を形成する少なくとも一つの電界効果型ト
ランジスタと、 上記少なくとも一つのバイポーラトランジスタのベース
に接続され、上記ベースに蓄積された電荷を引き抜く半
導体素子とで構成される第１の半導体スイッチ回路であ
ることを特徴とする半導体集積回路装置システム。 ５１、特許請求の範囲第５０項において、 上記少なくとも一つのバイポーラトランジスタは、第１
導電型のベースと第２導電型のコレクタと第２導電型の
エミッタとを有するバイポーラトランジスタであり、上
記少なくとも一つの電界効果型トランジスタは、第１導
電型の電界効果型トランジスタであることを特徴とする
半導体集積回路装置システム。 ５２、特許請求の範囲第３４項において、 上記第２の半導体スイッチ回路は、 コレクタとエミッタとの電流路が上記第２の電流路を形
成する少なくとも一つのバイポーラトランジスタと、 ゲートが上記少なくとも一つの入力信号に接続され、ソ
ースとドレインとの電流路が上記出力端子から上記少な
くとも一つのバイポーラトランジスタのベースへの電流
路を形成する少なくとも一つの電界効果型トランジスタ
と 上記少なくとも一つのバイポーラトランジスタのベース
に接続され、上記ベースに蓄積された電荷を引き抜く半
導体素子とで構成される第２の半導体スイッチ回路であ
ることを特徴とする半導体集積回路装置システム。 ５３、特許請求の範囲第５２項において、 上記少なくとも一つのバイポーラトランジスタは、第１
導電型のベースと第２導電型のコレクタと第２導電型の
エミッタとを有するバイポーラトランジスタであり、上
記少なくとも一つの電界効果型トランジスタは、第２導
電型の電界効果型トランジスタであることを特徴とする
半導体集積回路装置システム。 ５４、特許請求の範囲第３４項において、 上記第２の半導体集積回路装置の上記入力バッファ回路
の少なくとも一つは、 上記第１の半導体集積回路装置の上記出力バッファ回路
の出力信号に応答して、所定の電源電位から内部回路に
接続される出力端子への第３の電流路を形成する第１の
半導体スイッチ回路と、 上記第１の半導体集積回路装置の上記出力バッファ回路
の出力信号に応答して、上記出力端子から上記所定の電
源電位とは異なる他の電源電位への間の第４の電流路を
形成する第２の半導体スイッチ回路とを 有することを特徴とする半導体集積回路装置システム。 ５５、特許請求の範囲第５４項において、 上記第２の半導体集積回路装置の第１の半導体スイッチ
回路は、ゲートが上記第１の半導体集積回路装置の出力
バッファ回路の出力信号に接続され、ソースとドレイン
との電流路が上記第３の電流路を形成する少なくとも一
つの電界効果型トランジスタで構成される第１の半導体
スイッチ回路であることを特徴とする半導体集積回路装
置システム。 ５６、特許請求の範囲第５５項において、 上記少なくとも一つの電界効果型トランジスタは、第１
導電型の電界効果型トランジスタであることを特徴とす
る半導体集積回路装置システム。 ５７、特許請求の範囲第５４項において、 上記第２の半導体集積回路装置の第２の半導体スイッチ
回路は、ゲートが上記第１の半導体集積回路装置の出力
バッファ回路の出力信号に接続され、ソースとドレイン
との電流路が上記第４の電流路を形成する少なくとも一
つの電界効果型トランジスタで構成される第２の半導体
スイッチ回路であることを特徴とする半導体集積回路装
置システム。 ５８、特許請求の範囲第５７項において、 上記少なくとも一つの電界効果型トランジスタは、第２
導電型の電界効果型トランジスタであることを特徴とす
る半導体集積回路装置システム。 ５９、特許請求の範囲第５４項において、 上記第２の半導体集積回路装置の第１の半導体スイッチ
回路は、 コレクタとエミッタとの電流路が上記第３の電流路を形
成する少なくとも一つのバイポーラトランジスタと、 ゲートが上記第１の半導体集積回路装置の出力バッファ
回路の出力信号に接続され、ソースとドレインとの電流
路が上記選択された電源電位から上記少なくとも一つの
バイポーラトランジスタのベースへの電流路を形成する
少なくとも一つの電界効果型トランジスタと、 上記少なくとも一つのバイポーラトランジスタのベース
に接続され、上記ベースに蓄積された電荷を引き抜く半
導体素子とで構成される第１の半導体スイッチ回路であ
ることを特徴とする半導体集積回路装置システム。 ６０、特許請求の範囲第５９項において、 上記少なくとも一つのバイポーラトランジスタは、第１
導電型のベースと第２導電型のコレクタと第２導電型の
エミッタとを有するバイポーラトランジスタであり、上
記少なくとも一つの電界効果型トランジスタは、第１導
電型の電界効果型トランジスタであることを特徴とする
半導体集積回路装置システム。 ６１、特許請求の範囲第５４項において、 上記第２の半導体集積回路装置の第２の半導体スイッチ
回路は、 コレクタとエミッタとの電流路が上記第４の電流路を形
成する少なくとも一つのバイポーラトランジスタと、 ゲートが上記第１の半導体集積回路装置の出力バッファ
回路の出力信号に接続され、ソースとドレインとの電流
路が上記出力端子から上記少なくとも一つのバイポーラ
トランジスタのベースへの電流路を形成する少なくとも
一つの電界効果型トランジスタと、 上記少なくとも一つのバイポーラトランジスタのベース
に接続され、上記ベースに蓄積された電荷を引き抜く半
導体素子とで構成される第２の半導体スイッチ回路であ
ることを特徴とする半導体集積回路装置システム。 ６２、特許請求の範囲第６１項において、 上記少なくとも一つのバイポーラトランジスタは、第１
導電型のベースと第２導電型のコレクタと第２導電型の
エミッタとを有するバイポーラトランジスタであり、上
記少なくとも一つの電界効果型トランジスタは、第２導
電型の電界効果型トランジスタであることを特徴とする
半導体集積回路装置システム。 ６３、特許請求の範囲第１６項において、上記選択信号
発生回路及び／または上記電源電位選択回路は上記第１
及び第２の半導体スイッチ回路単位に設けたことを特徴
とする半導体集積回路装置。 ６４、特許請求の範囲第１６項において、上記選択信号
発生回路及び／または上記電源電位選択回路は複数の上
記第１及び第２の半導体スイッチ回路をグループとした
グループ単位に設けることを特徴とする半導体集積回路
装置。 ６５、特許請求の範囲第３４項において、上記第２の半
導体集積回路装置はメモリＬＳＩであることを特徴とす
る半導体集積回路システム。 ６６、第１の電源で動作する第１の半導体集積回路装置
における出力回路の出力と入力回路の入力が共通のピン
に接続された双方向入出力回路の出力回路が第２の電源
系の入力に適合する出力レベルになるように相手側電源
指示手段から指示されたとき、同じピンに接続された入
力回路の論理閾値を同時に第２の電源で動作するＬＳＩ
の出力レベルに適合するように制御することを特徴とす
る半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62024565A JPH0728214B2 (ja) | 1987-02-06 | 1987-02-06 | 半導体集積回路装置 |
| US90/002568A US4853560B1 (en) | 1987-02-06 | 1988-01-27 | Logic circuit and semiconductor integrated circuit device capable of operating by different power supplies |
| KR1019880001113A KR950005016B1 (ko) | 1987-02-06 | 1988-02-06 | 논리회로 및 그것을 사용한 반도체 집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62024565A JPH0728214B2 (ja) | 1987-02-06 | 1987-02-06 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63193719A true JPS63193719A (ja) | 1988-08-11 |
| JPH0728214B2 JPH0728214B2 (ja) | 1995-03-29 |
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ID=12141677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62024565A Expired - Fee Related JPH0728214B2 (ja) | 1987-02-06 | 1987-02-06 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4853560B1 (ja) |
| JP (1) | JPH0728214B2 (ja) |
| KR (1) | KR950005016B1 (ja) |
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