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Die
vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung
und insbesondere auf eine Technologie zum Verhindern einer Fehlfunktion
als Folge eines falschen Signals, das in einer Pegelschiebeschaltung
erzeugt ist.
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Ein
Leistungshalbleiterelement wie ein MOSFET oder ein IGBT, das eine
Leistungshalbleitervorrichtung bildet, wird von einer integrierten
Hochspannungsschaltung (im folgenden als eine "HVIC" bezeichnet)
angesteuert. Als ein Beispiel wird, wenn zwei Leistungshalbleiterelemente
des oberen und des unteren Arms, die einen Halbbrückeninverter
bilden, anzusteuern sind, ein HVIC mit zwei Treiberschaltungen einschließlich einer
Hochseiten (Hochpotentialseiten)-Treiberschaltung zum Treiben des Leistungshalbleiterelements
des oberen Arms und einer Niederseitentreiberschaltung zum Treiben
des Leistungshalbleiterelements des unteren Arms verwendet. Solch
ein HVIC umfasst eine sogenannte Pegelschiebeschaltung zum Übertragen
eines Treibersignals auf die Hochseitentreiberschaltung. Eine allgemein
verwendete Pegelschiebeschaltung beinhaltet einen Hochspannungs-MOSFET
(im folgenden auch als ein "HVMOS" bezeichnet), der
von einem Treibersignal angesteuert wird und einen Pegelschiebewiderstand,
der in Serie mit dem HVMOS geschaltet ist. Der in dem Pegelschiebewiderstand
entwickelte Spannungsabfall wird als ein Hochseitentreibersignal übertragen.
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In
vielen Fällen
verwendet der von dem HVIC angesteuerte Halbbrückeninverter eine induktive Last
(L) wie z.B. einen Motor oder eine Fluoreszenzlampe. Der Inverter
beinhaltet auch eine parasitäre Induktivität in einer
Verbindung auf einer Leiterplatte. In einer Schaltzeitspanne des
Halbbrückeninverters, und
insbesondere wenn das Leistungshalbleiterelement des unteren Arms
eingeschaltet wird, bewirken diese Induktivitäten, dass das Mittelpunktpotential der
Halbbrückenverbindung,
nämlich
ein Hochseitenreferenzpotential VS des HVIC (das Potential VS in 1)
einen vorübergehenden Übergang
von einer negativen Seite bezüglich
eines Potentials GND (ein Substratpotential, nämlich das niedrigste Potential des
HVIC) macht. Wenn der Halbbrückeninverter über die
Last L mit einer Zweiphasen- oder einer Dreiphasen-Inverterschaltung
verbunden ist, verursacht das Schalten dieser Inverter verschiedener Phasen
auch einen vorübergehenden Übergang
des Hochseitenreferenzpotentials VS auf die negative Seite. Im folgenden
wird ein solcher Übergang
des Hochseitenreferenzpotential VS zur negativen Seite als ein "negatives Rauschen" bezeichnet werden.
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Das
negative Rauschen des Hochseitenreferenzpotentials auf einem hohen
Pegel verursacht das folgende Problem. Der Übergang des Hochseitenreferenzpotentials
VS zu der negativen Seite bewirkt, dass ein Hochseitenversorgungspotential
VB (Potential VB in 1) einen Übergang zu der negativen Seite
bezüglich
des Potentials GND macht. Dies bewirkt, dass eine parasitäre Diode
zwischen der Hochseite und der Masse und eine parasitäre Diode
zwischen Drain und Source des HVMOS eingeschaltet wird, wodurch
ein großer
Stromfluss von dem Substrat des HVIC zu der Spannungsversorgung
der Hochseite auftritt. Die Erholung des Hochseitenreferenzpotentials
VS wird begleitet von einem Erholungsstrom als eine Folge des Ausschaltens
der parasitären
Dioden. Insbesondere fließt
der Erholungsstrom in der parasitären Diode des HVMOS durch den
Pegelschiebewiderstand, wodurch ein Spannungsabfall in dem Pegelschiebewiderstand
verursacht wird. Die Hochseite des HVIC erkennt diesen Spannungsabfall
fälschlicherweise
als ein Treibersignal für
die Hochseite, was zu einer Fehlfunktion der Hochseitentreiberschaltung
führt.
Als Folge wird das Leistungshalbleiterelement des oberen Arms unnötig eingeschaltet,
was ein Problem wie z.B. einen Kurzschluss zwischen den Armen verursacht.
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Solch
eine Fehlfunktion kann auch von einer Änderung der Spannung dv/dt
kommen, die an den Mittelpunkt angelegt ist. Wenn eine parasitäre Kapazität Cp, die
zwischen Drain und Source des HVMOS der mit der Hochseite des HVIC
verbundenen Pegelschiebeschaltung vorhanden ist, die Änderung
der von außerhalb
angelegten Spannung dv/dt erfährt, wird
die parasitäre
Kapazität
Cp einem Stromfluss Ip unterzogen, der sich nach der folgenden Formel
berechnet: Ip = Cp × dv/dt.
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Der
Strom Ip fließt
weiter in den Pegelschiebewiderstand, wodurch ein Spannungsabfall
in dem Pegelschiebewiderstand entwickelt wird. Die Hochseite des
HVIC erkennt diesen Spannungsabfall fälschlicherweise als ein Treibersignal
für die
Hochseite, wodurch das gleiche Problem wie oben beschrieben verursacht
wird. Als Antwort wird allgemein ein CR-Filter verwendet, um zwischen
einem Treibersignal und einem falschen Signal zu unterscheiden.
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In
vielen Fällen
beinhaltet ein Treibersignal in dem HVIC ein EIN-Impulssignal und
ein AUS-Impulssignal zum jeweiligen Einschalten und Ausschalten eines
Leistungshalbleiterelements. In diesem Fall beinhaltet die Pegelschiebeschaltung
eine Pegelschiebeschaltung für
eine EIN-Impulssignalübertragung (EIN-Pegelschiebeschaltung)
und eine Pegelschiebeschaltung für
AUS-Impulssignalübertragung (AUS-Pegelschiebeschaltung).
Der vorhergehende Erholungsstrom und der durch die Spannungsänderung
dv/dt erzeugte Strom fließen
in jeden HVMOS der EIN-Pegelschiebe-
und der AUS-Pegelschiebeschaltungen, die theoretisch in gleichzeitiger
Art und Weise falsche Signal in den EIN-Pegelschiebe- und in den
AUS-Pegelschiebeschaltungen erzeugen. D.h. die Beseitigung der gleichzeitig
von den EIN-Pegelschiebe-
und den AUS-Pegelschiebeschaltungen gesendeten Signale führt zu einer
Beseitigung der falschen Signale, wodurch eine Fehlfunktion verhindert
wird. Eine ein logisches Filtersystem verwendete logische Schaltung
ist vorgeschlagen worden, die dazu dient, die gleichzeitige Eingabe
von EIN- und AUS-Impulssignalen in einen RS-Flipflop zum Übertragen
eines Treibersignals an die Hochseitentreiberschaltung, von dessen
Technologie ein Beispiel in der Japanischen Patentoffenlegungsschrift
JP 2001-145370 angegeben ist.
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Der
Erfinder dieser Erfindung hat den Unterschied der Stromwellenform
des Erholungsstroms nach der Erzeugung des negativen Rauschens und des
von dem normalen Treibersignal erzeugten Stroms bemerkt und hat
die Unterscheidung eines Treibersignals und eines falschen Signals
durch Vorsehen einer passiven Schaltung mit zwei Arten von Schwellwerten
in der Pegelschiebeschaltung vorgeschlagen. Ein Beispiel einer solchen
Technik ist in der Japanischen Patentoffenlegungsschrift JP 2003-133927 angegeben.
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Während ein
allgemein verwendeter CR-Filter zum Beseitigen von falschen Signalen
einer Hochfrequenzkomponente dient, hat er Schwierigkeiten beim
Entfernen eines falschen Signals einer Tieffrequenzkomponente. Als
Antwort kann der CR eine verringerte Grenzfrequenz haben, was umgekehrt
zu einem Problem wie z.B. der Verzögerung beim Übertragen
eines normalen Treibersignals führt.
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Wenn
die EIN-Pegelschiebe- und AUS-Pegelschiebeschaltungen verschiedene
parasitäre
Kapazitäten
Cp der HVMOSs haben, fallen die in den EIN-Pegelschiebe- und in
den AUS-Pegelschiebeschaltungen
erzeugten Signale nicht zeitlich zusammen. Als Folge kann das logische
Filtersystem, welches in der Japanischen Patentoffenlegungsschrift JP
2001-145370 eingeführt
wird, unfähig
sein, die falschen Signale gänzlich
zu entfernen. Entwurfsänderungen
bei dem HVMOS oder Änderungen
beim Widerstand des Pegelschiebewiderstandes in der Pegelschiebeschaltung
zur Steuerung der Erfassungsempfindlichkeit eines Falschsignals
kann eine Antwort auf dieses Problem sein, die umgekehrt den normalen
Betrieb der Pegelschiebeschaltung nachteilig beeinflusst. Das in
der Japanischen Patentoffenlegungsschrift JP 2001-145370 eingeführte logische Filtersystem
benötigt
zwei Pegelschiebeschaltungen einschließlich EIN-Pegelschiebe- und AUS-Pegelschiebeschaltungen
als eine Voraussetzung und ist daher nicht auf den Fall anwendbar,
bei dem eine einzelne Pegelschiebeschaltung zum Übertragen sowohl der AN- als
auch der AUS-Impulssignale verwendet wird.
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Gemäß dem in
der Japanischen Patentoffenlegungsschrift JP 2003-133927 eingeführten System ist
ein Pegelschiebewiderstand in zwei Widerstandselemente aufgeteilt,
um zu bewirken, dass der Widerstand des Pegelschiebewiderstandes
zunimmt. Dies verursacht eine geringere Bandbreite von Fehlfunktion
im normalen Betrieb.
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Es
ist daher eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung
bereitzustellen, die erlaubt, eine Fehlfunktion zu verhindern, während keine
Auswirkung auf den normalen Betrieb einer Pegelschiebeschaltung
verursacht wird, wobei die Fehlfunktion von einem in einer Pegelschiebeschaltung verursachten
falschen Signal kommt.
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Die
Aufgabe wird gelöst
durch eine Halbleitervorrichtung nach Anspruch 1. Weiterentwicklungen
der Erfindung sind in den Unteransprüchen gekennzeichnet.
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Gemäß der vorliegenden
Erfindung beinhaltet die Halbleitervorrichtung eine Pegelschiebeschaltung,
eine Falschsignalerfassungsschaltung und eine Fehlfunktionsverhinderungsschaltung.
Die Pegelschiebeschaltung wandelt ein erstes Signal in ein zweites
Signal um, das zu einer Zielschaltung auf einer Hochseite übertragen
werden kann. Die Falschsignalerfassungsschaltung erfasst die Erzeugung
eines falschen Signals in der Pegelschiebeschaltung, um ein Falschsignalanzeigesignal
auszugeben, welches die Erzeugung eines falschen Signals anzeigt. Die
Fehlfunktionsverhinderungsschaltung empfängt das zweite Signal und das
Falschsignalanzeigesignal. Die Fehlfunktionsverhinderungsschaltung
dient zum Übertragen
des zweiten Signals zu der Zielschaltung. Die Fehlfunktionsverhinderungsschaltung dient
weiter dem Erkennen des zweiten Signals als ein Falschsignal, um
die Übertragung
von zumindest einem Teil des zweiten Signals zu der Zielschaltung zu
beenden, während
sie der Eingabe des Falschsignalanzeigesignals unterzogen wird,
um dadurch eine Fehlfunktion zu verhindern. Die Pegelschiebeschaltung
beinhaltet eine Serienschaltung eines ersten Widerstandes und einer
ersten Schaltvorrichtung, die das erste Signal empfängt. Die
Pegelschiebeschaltung gibt einen Spannungsabfall aus, der in dem
ersten Widerstand als das zweite Signal entwickelt ist. Die Falschsignalerfassungsschaltung
ist parallel zu der Pegelschiebeschaltung geschaltet. Die Falschsignalerfassungsschaltung
beinhaltet eine Serienschaltung eines zweiten Widerstands und einer zweiten
Schaltvorrichtung, die im normalen Betrieb fest in einem Sperrzustand
ist. Die Falschsignalerfassungsschaltung gibt einen Spannungsabfall
aus, der in dem zweiten Widerstand als das Falschsignalerfassungssignal
entwickelt ist.
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Wenn
die zweite Schaltvorrichtung z.B. gleich der ersten Schaltvorrichtung
ist, kann die Ausgabe des Falschsignalerfassungssignals von der Falschsignalerfassungsschaltung
gleichzeitig mit der Erzeugung eines Falschsignals sein, das von
einer parasitären
Diode oder einer parasitären
Kapazität der
ersten Schaltvorrichtung resultiert. Als Folge kann ein fehlerfreier
Betrieb der Fehlfunktionsverhinderungsschaltung bereitgestellt werden,
was eine verbesserte Betriebszulässigkeit
zur Folge hat. Die Fehlfunktionsverhinderungsschaltung ist eine
von der Pegelschiebeschaltung getrennte Schaltung und daher kann
die Erfassungsempfindlichkeit einer Fehlfunktion gesteuert werden,
während
keine Auswirkung auf den normalen Betrieb der Pegelschiebeschaltung
verursacht wird.
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Weitere
Merkmale und Zweckmäßigkeiten der
Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen
anhand der beigefügten Zeichnungen.
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Von
den Figuren zeigen:
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1 und 2 den
Aufbau einer Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform
der vorliegenden Erfindung;
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3 den
Aufbau einer Fehlfunktionsverhinderungsschaltung gemäß der ersten
bevorzugten Ausführungsform;
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4 den
Aufbau einer Halbleitervorrichtung gemäß einer zweiten bevorzugten
Ausführungsform
der vorliegenden Erfindung;
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5 den
Aufbau einer Fehlfunktionsverhinderungsschaltung gemäß einer
dritten bevorzugten Ausführungsform
der vorliegenden Erfindung;
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6 den
Aufbau einer Fehlfunktionsverhinderungsschaltung gemäß einer
vierten bevorzugten Ausführungsform
der vorliegenden Erfindung;
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7 den
Aufbau einer Fehlfunktionsverhinderungsschaltung gemäß einer
fünften
bevorzugten Ausführungsform
der vorliegenden Erfindung;
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8 eine
Abwandlung der Fehlfunktionsverhinderungsschaltung gemäß der fünften bevorzugte
Ausführungsform;
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9 den
Aufbau einer Halbleitervorrichtung gemäß einer sechsten bevorzugten
Ausführungsform
der vorliegenden Erfindung;
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10 den
Aufbau einer Fehlfunktionsverhinderungsschaltung gemäß der sechsten
bevorzugten Ausführungsform;
und
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11 den
Aufbau einer Halbleitervorrichtung gemäß einer siebten bevorzugten
Ausführungsform
der vorliegenden Erfindung.
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Erste bevorzugte
Ausführungsform
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1 zeigt
eine Halbleitervorrichtung nach einer ersten bevorzugten Ausführungsform
der vorliegenden Erfindung, die ein Leistungsvorrichtungstreiber
vom Bootstrap-Typ ist, welcher eine integrierte Hochspannungsschaltung
(HVIC) verwendet. Der HVIC dient zum Ansteuern der Leistungshalbleiterelemente 100 und 101,
wie z.B. MOSFETs oder IGBTs, die bei einer Halbbrückenverbindung
zwischen einer Hochspannungsversorgung HV und der Masse dazwischen
eingebracht sind. Das Leistungshalbleiterelement 101 des
unteren Arms ist mit einer induktiven Last 102 (L), wie
z.B. einem Motor oder einer Fluoreszenzlampe, verbunden.
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Der
HVIC umfasst eine Treibersignalerzeugungsschaltung 1 zum
Erzeugen eines Treibersignals (einschließlich von EIN- und AUS-Impulssignalen)
als ein erstes Signal zum Ansteuern des Leistungshalbleiterelements 100 des
oberen Arms. Dieses Treibersignal wird an eine Pegelschiebeschaltung 2 gesendet
zum Umwandeln (Pegelschieben) in ein zweites Signal, das an jede
Schaltung auf einer Hochseite übertragen
werden kann. Eine Falschsignalerfassungsschaltung 3 erfasst
die Erzeugung eines falschen Signals in der Pegelschiebeschaltung 2 und
gibt ein Falschsignalerfassungssignal SD an eine Fehlfunktionsverhinderungsschaltung 4 während der
Erzeugung des falschen Signals aus. Die Fehlfunktionsverhinderungsschaltung 4 sendet
das Treibersignal, nachdem es in der Pegelschiebeschaltung 2 einer
Pegelverschiebung unterzogen wurde, an eine Treiberschaltung (Zielschaltung) 5.
Wenn das Falschsignalerfassungssignal SD von der Falschsignalerfassungsschaltung 3 gesendet
ist, erkennt die Fehlfunktionsverhinderungsschaltung 4 das
von der Pegelschiebeschaltung 2 gesendete Signal als ein
Falschsignal und beendet die Übertragung
davon an die Treiberschaltung 5. Mit Bezug auf 1 beinhaltet
die Treiberschaltung 4 MOS-Transistoren 51 und 52 und
ein NOT-Gatter 53. Als Antwort auf das von der Fehlfunktionsverhinderungsschaltung 4 gesendete
Signal dient die Treiberschaltung 5 dazu, das Leistungshalbleiterelement 100 anzusteuern.
Das in der Pegelschiebeschaltung 2 erzeugte Falschsignal
wird nicht an die Treiberschaltung 5 gesendet, und daher
verursacht dieses Falschsignal keine Fehlfunktion des Leistungshalbleiterelements 100.
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Eine
Treibersignalerzeugungsschaltung 11 dient dem Erzeugen
eines Treibersignals zum Ansteuern des Leistungshalbleiterelements 101 des
unteren Arms. Das erzeugte Treibersignal wird direkt an eine Treiberschaltung 15 gesendet.
Mit Bezug auf 1 beinhaltet die Treiberschaltung 15 MOS-Transistoren 151 und 152 sowie
ein NOT-Gatter 153. Als Antwort auf das von der Treibersignalerzeugungsschaltung 11 gesendete
Treibersignal dient die Treiberschaltung 15 dem Ansteuern
des Leistungshalbleiterelements 101.
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Bei
der in 1 gezeigten Halbleitervorrichtung ist der in 2 gezeigte
Aufbau verantwortlich für
das Verfahren in dem HVIC von dem Eingang in die Pegelschiebeschaltung 2 zu
dem Ausgang von der Hochseite. Bei der ersten bevorzugten Ausführungsform
dient die in 1 gezeigte Treibersignalerzeugungsschaltung 1 dazu,
die AN- und AUS-Impulssignale getrennt als ein Treibersignal auszugeben
zum jeweiligen Bringen des Leistungshalbleiterelements 100 in
einen EIN-Zustand (Durchlasszustand) und in einen AUS-Zustand. Die
Pegelschiebeschaltung 2 beinhaltet eine EIN-Pegelschiebeschaltung
und eine AUS-Pegelschiebeschaltung zum
jeweiligen Empfangen der EIN- und AUS-Impulssignale.
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Die
EIN-Pegelschiebeschaltung beinhaltet eine Serienschaltung eines
Pegelschiebewiderstandes 21a und eines HVMOS 22a als
eine erste Schaltvorrichtung, sowie ein NOT-Gatter 25a,
welches mit einem Ende des Pegelschiebewiderstandes 21a verbunden
ist. Die Bezugszeichen 23a und 24a in 2 kennzeichnen
eine parasitäre
Diode bzw. eine parasitäre
Kapazität,
welche dem HVMOS 22a eigen sind. Der HVMOS 22a besitzt
ein das EIN-Impulssignal
empfangendes Gate, ein mit einem Massepotential-GND verbundenes Source und ein über den
Pegelschiebewiderstand 21a mit einem Hochseitenversorungspotential
VB verbundenes Drain. Der HVMOS 22a wird ein- und ausgeschaltet
als Antwort auf ein erstes Impulssignal (erstes Signal). Der dabei
in dem ersten Pegelschiebewiderstand 21a entwickelte Spannungsabfall
wird als ein erstes EIN-Signal für die
Hochseite (zweites Signal) genommen, wobei das Signal danach über das
NOT-Gatter 25a als einen Puffer an die Fehlfunktionsverhinderungsschaltung 4 gesendet
wird.
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Die
AUS-Pegelschiebeschaltung beinhaltet eine Serienschaltung eines
Pegelschiebewiderstandes 21b und eines HVMOS 22b als
die erste Schaltvorrichtung, sowie ein NOT-Gatter 25b,
das mit dem einen Ende des Pegelschiebewiderstandes 21b verbunden
ist. Die Bezugszeichen 23b und 24b in 2 stellen
jeweils eine parasitäre
Diode bzw. eine parasitäre
Kapazität
dar, welche dem HVMOS 22b eigen sind. Der HVMOS 22b hat
ein das AUS-Impulssignal empfangendes
Gate, ein mit dem Massepotential-GND verbundenes Source und ein über den
Pegelschiebewiderstand 21b mit dem Hochseitenversorgungspotential
VB verbundenes Drain. Der HVMOS 22b wird als Antwort auf
das AUS-Impulssignal (erstes Signal) ein- und ausgeschaltet. Der
dabei in dem Pegelschiebewiderstand 21b entwickelte Spannungsabfall
wird als ein AUS-Signal für
die Hochseite (zweites Signal) genommen, wobei das Signal danach über das
NOT-Gatter 25b an die Fehlfunktionsverhinderungsschaltung 4 gesendet
wird.
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Die
Falschsignalerfassungsschaltung 3 beinhaltet eine Serienschaltung
eines Falschsignalerfassungswiderstands 31 und eines HVMOS 32 als
eine zweite Schaltvorrichtung, sowie ein NOT-Gatter 35, das mit dem einen
Ende des Falschsignalerfassungswiderstandes 31 verbunden
ist. Die Bezugszeichen 33 und 34 in 2 stellen
jeweils eine parasitäre
Diode bzw. eine parasitäre
Kapazität
dar, die dem HVMOS 32 eigen sind. Der HVMOS 32 hat
ein Gate und ein Source, die beide mit dem Massepotential GND verbunden
sind, sowie ein über
den Falschsignalerfassungswiderstand 31 mit dem Hochseitenversorgungspotential
VB verbundenes Drain. D.h. der HVMOS 32 ist eine Dummy-Schaltvorrichtung,
die in dem normalen Betrieb fest in einem AUS-Zustand (Sperrzustand)
ist und dessen Gate kein Treibersignal empfängt. Der in dem Falschsignalerfassungswiderstand 31 entwickelte
Spannungsabfall wird als das Falschsignalerfassungssignal SD genommen (weiter
unten im Detail diskutiert), wobei das Signal danach über das
NOT-Gatter 35 an die Fehlfunktionsverhinderungsschaltung 4 gesendet
wird.
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Wie
aus 2 ersichtlich, besitzt die Falschsignalerfassungsschaltung 3 den
gleichen Aufbau wie derjenige der EIN- Pegelschiebe- und AUS-Pegelschiebeschaltungen
der Pegelschiebeschaltung 2, außer dass der HVMOS 32 eine
Dummy-Schaltvorrichtung
ist. Bei der ersten bevorzugten Ausführungsform ist der HVMOS 32 als
die zweite Schaltvorrichtung (zweiter Transistor) gleich den HVMOSs 22a und 22b als
den ersten Schaltvorrichtungen (erste Transistoren). D.h. die parasitären Dioden 23a, 23b und 33 sind
hinsichtlich ihren elektrischen Eigenschaften gleich, und die parasitären Kapazitäten 24a, 24b und 34 sind
hinsichtlich ihren elektrischen Eigenschaften gleich.
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Als
nächstes
wird diskutiert, wie eine Fehlfunktion in der Halbleitervorrichtung
nach der ersten bevorzugten Ausführungsform
verhindert wird. Zuerst wird angenommen, dass ein Hochseitenreferenzpotential
VS ein negatives Rauschen auf einem hohen Pegel erfährt. Wie
bei der Beschreibung des Standes der Technik diskutiert, wird die
Erholung des Hochseitenreferenzpotentials VS von einem Erholungsstrom
als eine Folge des Ausschaltens der parasitären Dioden 23a und 23b in
der Pegelschiebeschaltung 2 begleitet, wodurch Spannungsabfälle in den
Pegelschiebewiderständen 21a und 21b verursacht
werden, welche jeweilige Schwellwerte der NOT-Gatter 25a und 25b erreichen.
Als Folge wird ein Falschsignal von der Pegelschiebeschaltung 2 ausgegeben.
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Die
Falschsignalerfassungsschaltung 3 ist parallel zu der Pegelschiebeschaltung 2 geschaltet und
besitzt den gleichen Aufbau wie diejenigen der EIN-Pegelschiebe-
und AUS-Pegelschiebeschaltungen, welche die Pegelschiebeschaltung 2 bilden. Dementsprechend
bewirkt die Erholung des Hochseitenreferenzpotentials VS von dem
negativen Rauschen auch, dass ein Erholungsstrom in die parasitäre Diode 33 des
HVMOS 32 sowie in die parasitären Dioden 23a und 23b fließt. Der
Erholungsstrom in der Falschsignalerfassungsschaltung 3 geht
durch den Falschsignalerfassungswiderstand 31. Der Falschsignalerfassungswiderstand 31 erfährt daher
einen Spannungsabfall, der zeitlich mit der Erzeugung des Falschsignals
an der Pegelschiebeschaltung 2 zusammenfällt. D.h.
der Spannungsabfall in dem Falschsignalerfassungswiderstand 31 ist
wirksam zum Wirken als Falschsignalerfassungssignal SD, welches
die Erzeugung des Falschsignals anzeigt. Das Falschsignalerfassungssignal
SD wird über
das NOT-Gatter 35 an die Fehlfunktionsverhinderungsschaltung 4 gesendet.
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Es
wird auch angenommen, dass die parasitären Kapazitäten 24a und 24b der
HVMOSs 22a und 22b in den Pegelschiebeschaltungen 2 einem
Stromfluss als Folge einer Änderung
in der an den Mittelpunkt der Halbbrückenschaltung angelegten Spannung
dv/dt unterzogen werden, wobei der Strom als ein "Strom dv/dt" bezeichnet werden
wird. wenn der Strom dv/dt Spannungsabfälle in dem Pegelschiebewiderstand 21a und 21b verursacht,
die jeweilige Schwellwerte der NOT-Gatter 25a und 25b erreichen,
wird ein Falschsignal von der Pegelschiebeschaltung 2 ausgegeben.
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Wie
diskutiert, ist die Falschsignalerfassungsschaltung 3 parallel
zu der Pegelschiebeschaltung 2 geschaltet und besitzt den
gleichen Aufbau wie derjenige der EIN-Pegelschiebe- und AUS-Pegelschiebeschaltungen,
welche die Pegelschiebeschaltung 2 bilden. Dementsprechend
wird auch die parasitäre
Kapazität 34 dem
Stromfluss dv/dt gleichzeitig mit dem Fluss des Stroms dv/dt in
den parasitären
Kapazitäten 24a und 24b unterzogen.
Der Strom dv/dt in der Falschsignalerfassungsschaltung 3 geht
durch den Falschsignalerfassungswiderstand 31. Dementsprechend
erfährt
auch der Falschsignalerfassungswiderstand 31 einen Spannungsabfall, der
zeitlich mit der Erzeugung des Falschsignals an der Pegelschiebeschaltung 2 zusammenfällt. D.h. das
Falschsignalerfassungssignal SD wird auch in dem Fall des Erzeugens
des von dem Strom dv/dt resultierenden Falschsignals ausgegeben.
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Wie
diskutiert, ist das von der Falschsignalerfassungsschaltung 3 ausgegebene
Falschsignalerfassungssignal SD hinweisend auf die Erzeugung sowohl
des Falschsignals in der Pegelschiebeschaltung 2, das von
dem in den parasitären
Dioden fließenden
Erholungsstrom resultiert, als auch des von dem Strom dv/dt resultierenden
Falschsignals.
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Wenn
das Falschsignalerfassungssignal SD von der Falschsignalerfassungsschaltung 3 gesendet
wird, erkennt die Fehlfunktionsverhinderungsschaltung 4 das
von der Pegelschiebeschaltung 2 gesendete Signal als ein
Falschsignal und beendet die Übertragung
davon an die Treiberschaltung 5. Als Folge wird das Leistungshalbleiterelement 100 vor Fehlfunktion
geschützt.
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Bei
der ersten bevorzugten Ausführungsform umfasst
die Fehlfunktionsverhinderungsschaltung 4 einen logischen
Abschnitt 41 und ein RS-Flipflop 42. 3 zeigt
einen beispielhaften Aufbau der Fehlfunktionsverhinderungsschaltung 4.
Bei der ersten bevorzugten Ausführungsform
bilden drei logische Gatter, welche die AND-Gatter 1 und 2 sowie
ein NOT-Gatter 1 enthalten, den logischen Abschnitt 41 der
Fehlfunktionsverhinderungsschaltung 4. Das EIN-Impulssignal
von der Pegelschiebeschaltung 2 wird an einen Eingangsanschluss
des AND-Gatters 1 gesendet, wohingegen das AUS-Impulssignal
von der Pegelschiebeschaltung 2 an den einen Eingangsanschluss
des AND-Gatters 2 gesendet wird. Das Falschsignalanzeigesignal
SD von der Falschsignalerfassungsschaltung 3 wird über das
NOT-Gatter 1 an den anderen Eingangsanschluss des AND-Gatters 1 und
an den anderen Eingangsanschluss des AND-Gatters 2 gesendet.
Der Ausgang des AND-Gatters 1 wird an den S-Eingang des RS-Flipflops 42 gesendet,
wohingegen der Ausgang des AND-Gatters 2 an den R-Eingang
des RS-Flipflops 42 gesendet wird. Der Ausgang des RS-Flipflops 42 wird
an die Treiberschaltung 5 gesendet.
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Wenn
die Pegelschiebeschaltung 2 in dem normalen Betrieb ist,
wobei sie keine Erzeugung eines falschen Signals erfährt, tritt
keine Eingabe des Falschsignalerfassungssignals SD von der Falschsignalerfassungsschaltung 3 auf
(das Falschsignaler fassungssignal SD ist auf einen tiefen Pegel
gesetzt). Die an den logischen Abschnitt 41 übertragenen
EIN- und AUS-Impulssignale
werden daher direkt an die S- bzw. den R-Eingang des RS-Flipflops 42 gesendet,
wobei sie danach über
den RS-Flipflop 42 in
die Treiberschaltung 5 eingehen.
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Wenn
das Falschsignal in der Pegelschiebeschaltung 2 erzeugt
ist als eine Folge des durch die parasitären Dioden 23a und 23b fließenden Erholungsstroms
oder des durch die parasitären
Kapazitäten 24a und 24b fließenden Stroms
dv/dt, wird gleichzeitig mit der Erzeugung des Falschsignals das Falschsignalerfassungssignal
an den logischen Abschnitt 41 gesendet (das Falschsignalerfassungssignal
SD wird auf einen hohen Pegel gesetzt). Wenn das Falschsignalerfassungssignal
SD auf einem hohen Pegel ist, wird das von der Pegelschiebeschaltung 2 (falsches
Signal) gesendete Signal dem Maskieren an den AND-Gattern 1 und 2 unterzogen
und wird damit nicht an den RS-Flipflop 42 übertragen. Die
Fehlfunktion, welche von dem in der Pegelschiebeschaltung 2 erzeugten
Falschsignal resultiert, wird dadurch verhindert.
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Der
Schaltungsaufbau der in 3 gezeigten Fehlfunktionsverhinderungsschaltung 4 ist
lediglich ein Beispiel. Solange die Fehlfunktionsverhinderungsschaltung 4 derart
wirksam ist, dass sie das von der Pegelschiebeschaltung 2 gesendete
Signal überdeckt,
während
sie der Eingabe des Falschsignalanzeigesignals SD unterzogen ist,
ist ein anderer Aufbau anwendbar.
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Bei
der ersten bevorzugten Ausführungsform kann
die Erfassungsempfindlichkeit des Falschsignals an der Falschsignalerfassungsschaltung 3 leicht gesteuert
werden durch Einstellen der Impedanz des Falschsignalerfassungswiderstandes 31 oder
des Schwellwertes des NOT-Gatters 35. Als ein Beispiel unterscheidet
sich die Falschsignalerzeugung hinsichtlich der Zeit bei der EIN-Pegelschiebe-
und der AUS-Pegelschiebeschaltung aufgrund verschiedener Werte der
parasitären
Kapazitäten 24a und 24b. Erhöhte Erfassungsempfindlichkeit
des Falschsignals an der Falschsignalerfassungsschaltung 3 dient der
Kompensation für
eine solche zeitliche Verzögerung.
Die Entwurfsänderung
einer Schaltungsumsetzung kann verantwortlich sein für die Erhöhung der Erfassungsempfindlichkeit
des Falschsignals, wie z.B. eine Erhöhung der Impedanz der Falschsignalerfassungswiderstandes 31 oder
eine Erhöhung
des Schwellwertes des NOT-Gatters 35.
Hierbei muss kein einzelnes Element der Pegelschiebeschaltung 2 einer
Entwurfsänderung
unterzogen werden, wodurch die Erfassungsempfindlichkeit des Falschsignals
gesteuert wird, während
keine Auswirkung auf den normalen Betrieb der Pegelschiebeschaltung 2 verursacht
wird. Als Folge wird eine Falschsignalentfernung mit einem hohen
Grad an Präzision
erlaubt ohne Verschlechterung der Zuverlässigkeit des normalen Betriebs
der Halbleitervorrichtung.
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Zweite bevorzugte
Ausführungsform
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Bei
einer Halbleitervorrichtung nach einer zweiten bevorzugten Ausführungsform
der vorliegenden Erfindung ist der in 4 gezeigte
Aufbau verantwortlich für
den Prozess in einem HVIC von dem Eingang in eine Pegelschiebeschaltung
zu dem Ausgang von einer Hochseite. Die zweite bevorzugte Ausführungsform
unterscheidet sich nur im Aufbau der Falschsignalerfassungsschaltung 3 von
der ersten bevorzugten Ausführungsform.
Der Aufbau der anderen Elemente und der Betrieb der Halbleitervorrichtung
als Ganzes sind die gleichen wie diejenigen der ersten bevorzugten
Ausführungsform
und daher wird die Beschreibung davon ausgelassen werden.
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Mit
Bezug auf 4 beinhaltet die Falschsignalerfassungsschaltung 3 der
zweiten bevorzugten Ausführungsform
eine Diode 36 als die zweite Schaltvorrichtung, welche
in Serie mit dem Falschsignalerfassungswiderstand 31 geschaltet
ist. Die Diode 36 und der Kondensator 37 sind
parallel geschaltet. Die Diode 36 besitzt eine mit dem
Massepotential GND verbundene Anode und eine über den Falschsignalerfassungswiderstand 31 mit
dem Hochseitenversorgungspotential VB verbundene Kathode. D.h. die Diode 36 ist
im normalen Betrieb fest in Sperrrichtung gepolt. Wie bei der ersten
bevorzugten Ausführungsform
wird der in dem Falschsignalerfassungswiderstand 31 entwickelte
Spannungsabfall als das Falschsignalanzeigesignal SD genommen, wobei das
Signal danach über
das NOT-Gatter 35 zu der Fehlfunktionsverhinderungsschaltung 4 gesendet wird.
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Die
Diode 36 besitzt die gleichen elektrischen Eigenschaften
wie die parasitären
Dioden 23a und 23b. Der Kondensator 37 besitzt
die gleichen elektrischen Eigenschaften wie die parasitären Kapazitäten 24a und 24b.
Dementsprechend gibt die Falschsignalerfassungsschaltung 3 der
zweiten bevorzugten Ausführungsform
das Falschsignalanzeigesignal SD aus, welches in der gleichen Art
und Weise wirkt wie das eine bei der ersten bevorzugten Ausführungsform,
nämlich
wie das Falschsignalanzeigesignal SD, das hinweisend ist auf die
Erzeugung sowohl des Falschsignals in der Pegelschiebeschaltung 2,
das von dem in den parasitären
Dioden fließenden
Strom resultiert, als auch des Falschsignals, das von dem in den
parasitären
Kapazitäten fließenden Strom
dv/dt resultiert.
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Wie
diskutiert, verwirklicht die zweite bevorzugte Ausführungsform
die Fehlfunktionsverhinderung in der gleichen Art und Weise wie
bei der ersten bevorzugten Ausführungsform,
wodurch der gleiche Effekt erzeugt wird. Die zweite bevorzugte Ausführungsform
ersetzt charakteristischerweise den HVMOS 32, der bei der
ersten bevorzugten Ausführungsform
mit der Diode 36 und dem Kondensator 37 benötigt wird,
womit eine erhöhte
Flexibilität
beim Schaltungsentwurf bereitgestellt wird. Weiter erlaubt das Schaltungsdesign
bei der zweiten bevorzugten Ausführungsform
vorteilhaft, dass der Wert des Kondensators 37 unabhängig abgeändert wird,
wodurch die Erfassungsgenauigkeit an der Falschsignalerfassungsschaltung 3 mit
einem höheren
Grad an Leichtigkeit gesteuert werden kann.
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Dritte bevorzugte
Ausführungsform
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5 zeigt
den Aufbau der Fehlfunktionsverhinderungsschaltung 4 nach
einer dritten bevorzugten Ausführungsform
der vorliegenden Erfindung. Mit Bezug auf 5 beinhalten
die den logischen Abschnitt 41 der Fehlfunktionsverhinderungsschaltung 4 bildenden
logischen Gatter ein AND-Gatter 3 und ein NOT-Gatter 2.
Das EIN-Impulssignal von der Pegelschiebeschaltung 2 wird
zu einem Eingangsanschluss des AND-Gatters 3 gesendet,
wohingegen das AUS-Impulssignal von der Pegelschiebeschaltung 2 direkt
zu dem R-Eingang des RS-Flipflops 42 gesendet wird. Das
Falschsignalanzeigesignal SD von der Falschsignalerfassungsschaltung 3 wird über das
NOT-Gatter 2 zu einem anderen Eingangsanschluss des AND-Gatters 3 gesendet.
Der Ausgang des AND-Gatters 3 wird zu dem S-Eingang des RS-Flipflops 42 gesendet.
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Wenn
die Pegelschiebeschaltung 2 in dem keine Erzeugung eines
Falschsignals erfahrenden normalen Betrieb ist, tritt kein Eingang
des Falschsignalanzeigesignals SD von der Falschsignalerfassungsschaltung 3 auf
(das Falschsignalanzeigesignal SD ist auf einen tiefen Pegel gesetzt).
Die EIN- und AUS-Impulssignale,
die an den logischen Abschnitt 41 übertragen sind, werden direkt
an den S- bzw. R-Eingang des RS-Flipflops 42 gesendet,
wobei sie danach über
den RS-Flipflop 42 in die Treiberschaltung 5 gehen.
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Wenn
das Falschsignalanzeigesignal SD an den logischen Abschnitt 41 gesendet
ist (das Falschsignalanzeigesignal SD ist auf einen hohen Pegel
gesetzt), wird das von der Pegelschiebeschaltung 2 übertragene
EIN-Impulssignal an dem AND-Gatter 3 einem Maskieren unterzogen,
und somit wird es nicht an den RS-Flipflop 42 gesendet. Dementsprechend verursacht
ein Falschsignal nicht, dass das Leistungshalbleiterelement 100 durch
die Treiberschaltung 5 eingeschaltet wird, während es
verursa chen kann, dass das Leistungshalbleiterelement 100 ausgeschaltet
wird.
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Als
ein Beispiel verlangt eine Vorrichtung, wie z.B. ein Einzelphasenhalbbrückentreiber,
nur, dass "kein
Kurzschluss auftritt" als
ein Minimalerfordernis für
die Fehlfunktionsverhinderung. Die auf eine solche Vorrichtung angewendete
dritte bevorzugte Ausführungsform
realisiert die Fehlfunktionsverhinderung.
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Wie
aus dem Vergleich mit 3 der ersten bevorzugten Ausführungsform
ersichtlich, vermeidet die Fehlfunktionsverhinderungsschaltung 4 der
dritten bevorzugten Ausführungsform
eine Schaltung (das in 3 gezeigte AND-Gatter 2)
zum Entfernen eines in der AUS-Pegelschiebeschaltung erzeugten Falschsignals,
wobei die Schaltung nicht notwendigerweise eine Voraussetzung in
der Vorrichtung ist, die nur erfordert, dass "kein Kurzschluss auftritt". Die dritte bevorzugte
Ausführungsform
realisiert daher eine geringere Elementanzahl als die erste bevorzugte
Ausführungsform,
was zu einer Verringerung der Kosten führt.
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Der
in 5 gezeigte Schaltungsaufbau der Fehlfunktionsverhinderungsschaltung 4 ist
lediglich ein Beispiel. Solange die Fehlfunktionsverhinderungsschaltung 4 dahingehend
wirksam ist, das von der Pegelschiebeschaltung 2 gesendete
Signal zu überdecken,
während
sie dem Eingang des Falschsignalanzeigesignals SD unterzogen ist,
ist ein alternativer Aufbau anwendbar.
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Vierte bevorzugte
Ausführungsform
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6 zeigt
den Aufbau der Fehlfunktionsverhinderungsschaltung 4 nach
einer vierten bevorzugten Ausführungsform
der vorliegenden Erfindung. Mit Bezug auf 6 bildet
nur ein einzelnes logisches Gatter, nämlich ein OR-Gatter 1 den
logischen Abschnitt 41 der Fehlfunktionsverhinderungsschaltung 4.
Das EIN-Impulssignal von der Pegelschiebeschaltung 2 wird
direkt an den S-Eingang des RS-Flipflops 42 gesendet. Das
AUS-Impulssignal von
der Pegelschiebeschaltung 2 und das Falschsignalanzeigesignal
SD von der Falschsignalerfassungsschaltung 3 werden an
das R-Gatter 1 gesendet. Der Ausgang des R-Gatters 1 wird
an den R-Eingang des RS-Flipflops 42 gesendet.
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Wenn
die Pegelschiebeschaltung 2 in dem normalen Betrieb ist,
in dem sie keine Erzeugung eines Falschsignals erfährt, tritt
kein Eingang des Falschsignalanzeigesignals SD von der Falschsignalerfassungsschaltung 3 auf
(das Falschsignalanzeigesignal SD ist auf einen tiefen Pegel gesetzt).
Die von dem logischen Abschnitt 41 übertragenen EIN- und AUS-Impulssignale
werden daher direkt an den S- bzw. den R-Eingang des RS-Flipflops 42 gesendet,
wobei sie danach über
den RS-Flipflop 42 in die Treiberschaltung 5 gehen.
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Wenn
das Falschsignalanzeigesignal SD an den logischen Abschnitt 41 gesendet
wird (das Falschsignalanzeigesignal SD ist auf einen hohen Pegel
gesetzt), wird das Falschsignalanzeigesignal SD als das AUS-Impulssignal
an den RS-Flipflop 42 gesendet. Dementsprechend bringt
die Erzeugung eines Falschsignals notwendigerweise durch die Treiberschaltung 5 das
Leistungshalbleiterelement 100 in einen ausgeschalteten
Zustand (Sperrzustand).
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Die
vierte bevorzugte Ausführungsform
realisiert die Fehlfunktionsverhinderung auch, wenn sie auf eine
Vorrichtung angewendet wird, die nur erfordert, dass "kein Kurzschluss
auftritt". Wie aus
dem Vergleich mit 3 der ersten bevorzugten Ausführungsform
gesehen, realisiert die vierte bevorzugte Ausführungsform eine geringere Elementanzahl
als die erste bevorzugte Ausführungsform,
was zu einer Verringerung der Kosten führt.
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Der
Schaltungsaufbau der in 6 gezeigten Fehlfunktionsverhinderungsschaltung 4 ist
lediglich ein Beispiel. Solange die Fehlfunktionsverhinderungsschaltung 4 derart
wirksam ist, dass sie das AUS-Impulssignal an den RS-Flipflop 42 sendet, während sie
dem Eingang des Falschsignalanzeigesignals SD unterworfen ist, ist
ein alternativer Aufbau anwendbar.
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Fünfte bevorzugte
Ausführungsform
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7 zeigt
den Aufbau der Fehlfunktionsverhinderungsschaltung nach einer fünften bevorzugten
Ausführungsform
der vorliegenden Erfindung. Die fünfte bevorzugte Ausführungsform
ist eine Kombination der vorliegenden Erfindung und des logischen
Filtersystems, das in der oben diskutierten Japanischen Patentoffenlegungsschrift
JP 2001-145370 eingeführt
ist.
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Mit
Bezug auf 7 beinhalten die logischen Gatter,
die den logischen Abschnitt 41 der Fehlfunktionsverhinderungsschaltung 4 bilden,
AND-Gatter 4, 5, 6, 7 und 8 sowie
NOT-Gatter 3 und 4. Das EIN-Impulssignal von der
Pegelschiebeschaltung 2 wird zu einem Eingangsanschluss
des AND-Gatters 4 gesendet, wohingegen das AUS-Impulssignal
von der Pegelschiebeschaltung 2 zu einem Eingangsanschluss
des AND-Gatters 5 gesendet wird. Das Falschsignalanzeigesignal
SD von der Falschsignalerfassungsschaltung 3 wird über das
NOT-Gatter 3 zu einem anderen Eingangsanschluss des AND-Gatters 4 und
zu einem anderen Eingangsanschluss des AND-Gatters 5 gesendet.
Das AND-Gatter 6 empfängt
jeweilige Ausgänge
der AND-Gatter 4 und 5. Das AND-Gatter 7 empfängt den
Ausgang des AND-Gatters 4 und den Ausgang des AND-Gatters 6, nachdem
es durch das NOT-Gatter 4 gegangen ist. Der Ausgang des
AND-Gatters 7 wird an den S-Eingang des RS-Flipflops 42 gesendet.
Das AND-Gatter 8 empfängt
den Ausgang des AND-Gatters 5 und den Ausgang des AND-Gatters 6,
nachdem er durch das NOT-Gatter 4 gegangen ist. Der Ausgang
des AND-Gatters 8 wird an den R-Eingang des RS-Flipflops 42 gesendet.
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Wenn
die Pegelschiebeschaltung 2 in dem normalen Betrieb ist,
in dem sie keine Erzeugung eines Falschsignals erfährt, tritt
kein Eingang des Falschsignalanzeigesignals SD von der Falschsignalanzeigeschaltung 3 auf
(das Falschsignalanzeigesignal SD ist auf einen tiefen Pegel gesetzt).
Die von dem logischen Abschnitt 41 übertragenen AN- und AUS-Impulssignale
werden daher direkt an den S- bzw. den R-Eingang des RS-Flipflops 42 gesendet, wobei
sie danach über
den RS-Flipflop 42 in die Treiberschaltung 5 gehen.
Wenn die EIN- und AUS-Impulssignale gleichzeitig zu dem logischen
Abschnitt 41 gesendet werden, wird ein durch die AND-Gatter 6, 7, 8 und
das NOT-Gatter 4 gebildeter logischer Filter dahingehend
wirksam, dass er diese Impulssignale als Falschsignale erkennt,
um dadurch die Übertragung
dieser Signale an den RS-Flipflop 42 zu beenden. Als Folge
verursachen die gleichzeitig in den EIN-Pegelschiebe- und AUS-Pegelschiebeschaltungen
erzeugten Falschsignale keine Fehlfunktion.
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Wenn
das Falschsignalanzeigesignal SD an den logischen Abschnitt 41 gesendet
wird (das Falschsignalanzeigesignal SD wird auf einen hohen Pegel
gesetzt), wird das von der Pegelschiebeschaltung 2 gesendete
Signal (Falschsignal) an den AND-Gattern 4 und 5 dem
Maskieren unterzogen, und wird daher nicht zu dem vorhergehenden
logischen Filter gesendet. Eine Fehlfunktion, die von dem in der
Pegelschiebeschaltung 2 erzeugten Falschsignal resultiert,
wird dadurch verhindert.
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Wie
diskutiert, erlaubt die vorliegende Erfindung in Kombination mit
dem logischen Filtersystem eine Fehlfunktionsverhinderung mit einem
höheren Grad
an Zuverlässigkeit.
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Bei
dem in 7 gezeigten Aufbau wird die Eingangsstufe des
logischen Filters (mit den AND-Gattern 6, 7, 8 und
dem NOT-Gatter 4)
mit der Schaltung der vorliegenden Erfindung (mit den AND-Gattern 4, 5 und
dem NOT-Gatter 3) vorgesehen, die da hingehend wirksam ist,
dass das Signal von der Pegelschiebeschaltung 2 überdeckt
wird, während
sie dem Eingang des Falschsignalanzeigesignals SD unterworfen wird.
Jedoch kann der logische Abschnitt 41 der fünften bevorzugten
Ausführungsform
einen alternativen Schaltungsaufbau haben. Mit Bezug auf 8 kann
die Ausgangsstufe eines logischen Filters (mit den AND-Gattern 9, 10, 11 und
einem NOT-Gatter 5) versehen sein mit der Schaltung der
vorliegenden Erfindung (mit den AND-Gattern 12, 13 und
einem NOT-Gatter 6), die dahingehend wirksam ist, dass
das Signal von dem logischen Filter überdeckt wird, während sie
dem Eingang des Falschsignalanzeigesignals SD unterworfen wird.
Ein solcher alternativer Schaltungsaufbau erlaubt auch eine Fehlfunktionsverhinderung
mit einem höheren
Grad an Zuverlässigkeit
durch eine Kombination der vorliegenden Erfindung und des logischen
Filters, die der Entfernung eines Falschsignals dient.
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Sechste bevorzugte
Ausführungsform
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Bei
den vorhergehenden bevorzugten Ausführungsformen wurde die Pegelschiebeschaltung 2 als
eine Kombination von zwei Pegelschiebeschaltungen für die jeweilige
Verarbeitung der EIN- und der AUS-Impulssignale beschrieben. Allgemein
werden die EIN- und
die AUS-Impulse abwechselnd gesendet. In Anbetracht dessen dient
auch eine einzelne Pegelschiebeschaltung, welche ein Impulssignal einschließlich der
EIN- und der AUS-Impulse empfängt,
dazu, die Hochseite der HVIC anzusteuern durch z.B. Erkennen von
ungeradzahligen Impulsen als die EIN-Impulse und von geradzahligen
Impulsen als die AUS-Impulse.
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9 zeigt
eine Halbleitervorrichtung nach einer sechsten bevorzugten Ausführungsform
der vorliegenden Erfindung. Bei der in 1 gezeigten Halbleitervorrichtung
ist der Aufbau aus 9 verantwortlich für den Prozess
in dem HVIC von dem Eingang in die Pegelschiebeschaltung zu dem
Ausgang von der Hochseite. Eine Pegelschiebeschaltung 20 der
sechsten bevor zugten Ausführungsform empfängt ein
Impulssignal einschließlich
sowohl der EIN- und der AUS-Impulse (im folgenden auch als ein "EIN/AUS-Impulssignal" bezeichnet). D.h.
die EIN- und AUS-Impulse werden abwechselnd zu der Pegelschiebeschaltung 20 gesendet.
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Die
Pegelschiebeschaltung 20 ist durch eine einzelne Pegelschiebeschaltung
ausgebildet. D.h. die Pegelschiebeschaltung 20 beinhaltet
eine Serienschaltung eines Pegelschiebewiderstandes 201 und eines
HVMOS 202 als die erste Schaltvorrichtung sowie ein NOT-Gatter 205,
welches mit dem einen Ende des Pegelschiebewiderstandes 201 verbunden ist.
Bezugszeichen 203 und 204 in 9 stellen
jeweils eine parasitäre
Diode und eine parasitäre
Kapazität
dar, die dem HVMOS 202 eigen sind. Der HVMOS 202 besitzt
ein das AN/AUS-Impulssignal empfangendes Gate, ein mit dem Massepotential
GND verbundenes Source und ein über
den Pegelschiebewiderstand 201 mit dem Hochseitenversorgungspotential
V verbundenes Drain. Der HVMOS 202 wird EIN- und AUS-geschaltet
als Antwort auf das EIN/AUS-Impulssignal (erstes Signal). Der dadurch in
dem Pegelschiebewiderstand 201 entwickelte Spannungsabfall
wird als das AN/AUS-Signal für
die Hochseite genommen (zweites Signal) genommen, wobei das Signal
danach über
das NOT-Gatter 205 als einen Puffer zu der Fehlfunktionsverhinderungsschaltung 4 gesendet
wird.
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Die
Falschsignalerfassungsschaltugn 3 in der sechsten bevorzugten
Ausführungsform
hat den gleichen Aufbau wie die der ersten bevorzugten Ausführungsform
und daher wird die Beschreibung davon ausgelassen. Wie aus 9 ersichtlich,
hat die Falschsignalerfassungsschaltung 3 den gleichen Aufbau
wie die der Pegelschiebeschaltung 20, außer, dass
der HVMOS 32 eine Dummyschaltvorrichtung ist. Der HVMOS 32 der
sechsten bevorzugten Ausführungsform
als der zweiten Schaltvorrichtung (zweiter Transistor) ist gleich
dem HVMOS 202 als die erste Schaltvorrichtung (erster Transistor).
D.h. die parasitären
Dioden 33 und 303 haben gleiche elektrische Eigenschaften
und die parasitären
Kapazitäten 34 und 204 haben
gleiche elektrische Eigenschaften.
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Als
Folge ist das Falschsignalanzeigesignal SD, das von der Falschsignalerfassungsschaltung 3 ausgegeben
wird, hinweisend auf die Erzeugung sowohl des Falschsignals in der
Pegelschiebeschaltung 20, das von dem in der parasitären Diode
fließenden
Erholungsstrom resultiert, als auch das Falschsignal, das von dem
Strom dv/dt resultiert.
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Die
das Falschsignalanzeigesignal SD empfangende Fehlfunktionsverhinderungsschaltung 40 erkennt
das von der Pegelschiebeschaltung 20 gesendete Signal als
ein Falschsignal, während
sie dem Eingang des Falschsignalanzeigesignals SD von der Falschsignalerfassungsschaltung 3 unterworfen
wird, und beendet die Übertragung
davon an die Treiberschaltung 5. Das Leistungshalbleiterelement 100 ist
daher vor Fehlfunktion geschützt.
Bei der sechsten bevorzugten Ausführungsform umfasst die Fehlfunktionsverhinderungsschaltung 40 einen logischen
Abschnitt 401 und einen T-Flipflop 402, welcher
derart wirksam ist, dass er als ein Frequenzteil dient.
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10 zeigt
einen exemplarischen Aufbau der Fehlfunktionsverhinderungsschaltung 40.
Bei der sechste bevorzugten Ausführungsform
bilden logische Gatter einschließlich einem AND-Gatter 14 und einem
NOT-Gatter 7 den logischen Abschnitt 401 der Fehlfunktionsverhinderungsschaltung 40.
Das EIN/AUS-Impulssignal
von der Pegelschiebeschaltung 20 wird an einen Eingangsanschluss
des AND-Gatters 14 gesendet. Das Falschsignaleingangssignal
SD wird über
das NOT-Gatter 7 zu dem anderen Eingangsanschluss des AND-Gatters 14 gesendet.
Der Ausgang des AND-Gatters 14 wird an den T-Eingang des
T-Flipflops 402 gesendet. Jedes Mal, wenn das EIN/AUS-Impulssignal
empfangen wird, dient der T-Flipflop 402 dazu, den Ausgang
zu invertieren (d.h. der T-Flipflop 402 teilt die Frequenz an
dem Eingang durch zwei), um dadurch ein Signal zu der Treiberschaltung 5 als
Antwort auf das EIN/AUS-Impulssignal zu übertragen.
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Wenn
die Pegelschiebeschaltung 20 in dem keine Erzeugung eines
Falschsignals erfahrenden normalen Betrieb ist, tritt kein Eingang
des Falschsignalanzeigesignals SD von der Falschsignalerfassungsschaltung 3 auf
(das Falschsignalanzeigesignal SD ist auf einen tiefen Pegel gesetzt).
Das an den logischen Abschnitt 401 übertragene AN/AUS-Impulssignal
wird daher direkt zu dem T-Flipflop 402 gesendet, wonach
es über
den T-Flipflop 402 in die Treiberschaltung 5 geht.
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Wenn
das Falschsignalanzeigesignal SD an den logischen Abschnitt 401 gesendet
wird (das Falschsignalanzeigesignal ist auf einen hohen Pegel gesetzt),
wird das von der Pegelschiebeschaltung 20 gesendete Signal
(Falschsignal) an dem AND-Gatter 14 einem Maskieren unterzogen
und wird nicht an den T-Flipflop 402 gesendet. Eine Fehlfunktion,
die von dem in der Pegelschiebeschaltung 20 erzeugten Falschsignal
resultiert, wird dadurch verhindert.
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Wie
diskutiert, ist das in der Japanischen Patentoffenlegungsschrift
JP 2001-145370 eingeführte logische
Filtersystem nicht auf den Fall anwendbar, bei dem eine einzelne
Pegelschiebeschaltung zum Übertragen
eines Impulssignals einschließlich
sowohl der EIN- und der AUS-Impulse verwendet wird, wohingegen die
vorliegende Erfindung auf einen solchen Fall angewendet werden kann.
Wie aus dem Vergleich zwischen 2 und 10 ersichtlich, stellt
eine einzelne Pegelschiebeschaltung, welche zum Übertragen eines Impulssignals
einschließlich sowohl
der EIN- als auch der AUS-Impulse dient, einen einfacheren Schaltungsaufbau
bereit. Die sechste bevorzugte Ausführungsform realisiert daher
eine Verkleinerung des Schaltungsaufbaus und Verringerung von Kosten.
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Der
Schaltungsaufbau der in 10 gezeigten
Fehlfunktionsverhinderungsschaltung 40 ist lediglich ein
Beispiel. Solange die Fehlfunktionsverhinderungsschaltung 40 dahingehend
wirksam ist, dass das von der Pegelschiebeschaltung 20 gesendete
Signal überdeckt
wird, während
sie dem Eingang des Falschsignalanzeigesignals SD unterzogen wird,
ist ein alternativer Aufbau anwendbar.
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Siebte bevorzugte
Ausführungsform
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11 zeigt
den Aufbau einer Halbleitervorrichtung nach einer siebten bevorzugten
Ausführungsform
der vorliegenden Erfindung und zeigt insbesondere den Aufbau, der
für den
Prozess in einem HVIC von dem Eingang in eine Pegelschiebeschaltung
zu dem Ausgang von einer Hochseite verantwortlich ist. Die siebte
bevorzugte Ausführungsform ist
eine Kombination der sechsten bevorzugten Ausführungsform und der Falschsignalerfassungsschaltung 3 nach
der zweiten bevorzugten Ausführungsform
(4). Insbesondere beinhaltet die Falschsignalerfassungsschaltung 3 die
Diode 36 als die zweite Schaltvorrichtung, welche in Serie
mit dem Falschsignalerfassungswiderstand 31 verbunden ist.
Die Diode 36 und der Kondensator 37 sind parallel
geschaltet. Die Diode 36 und die parasitäre Diode 203 des HVMOS 202 besitzen
gleiche elektrische Eigenschaften, und der Kondensator 37 und
die parasitäre Kapazität 204 besitzen
gleiche elektrische Eigenschaften.
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Dementsprechend
ist das von der Falschsignalserfassungsschaltung 3 ausgegebene
Falschsignalerfassungssignal SD hinweisend auf die Erzeugung sowohl
des Falschsignals in der Pegelschiebeschaltung 20, das
von dem in der parasitären
Diode fließenden
Erholungsstrom resultiert, als auch des Falschsignals, das von dem
Strom dv/dt resultiert.
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Die
siebe bevorzugte Ausführungsform
ist daher in der gleichen Art und Weise wirksam für die Fehlfunktionsverhinderung
wie die sechste bevorzugte Ausführungsform,
um dadurch den gleichen Effekt zu erzeugen. Die siebte bevorzugte
Ausführungsform
ersetzt charakteristischerweise den bei der sechsten bevorzugten
Ausführungsform
benötigten
HVMOS 32 durch die Diode 36 und den Kondensator 37,
womit eine erhöhte
Flexibilität
im Schaltungsdesign bereitgestellt wird. Weiter erlaubt das Schaltungsdesign
bei der siebten bevorzugten Ausführungsform
vorteilhaft, dass der Wert des Kondensators 37 unabhängig geändert wird,
wodurch die Erfassungsempfindlichkeit der Falschsignalserfassungsschaltung 3 mit
einem höheren
Grad an Leichtigkeit gesteuert werden kann.