JPH05258079A - プリチャージ・トリガ方法及び装置 - Google Patents

Abstract

(57)【要約】 【目的】 ディジタルシステムのスループットを増加す
る。 【構成】 非プリチャージ形フロントエンド論理回路
（１２ａ）及びプリチャージ機能論理回路（１２ｂ）の
両方を持つ機能部分（１２）に信号を供給する入力レジ
スタ（１１）を含む同期パイプライン段（図１ｂ）に関
連して使われるプリチャージ・トリガ方式を説明した。
出力部分（１３）がプリチャージ制御論理回路を含み、
これがプリチャージ線（２１）を作動して、プリチャー
ジ段階の始め、即ち、動作段階の終わりにプリチャージ
信号を発生する。次のクロックの立上りの前に、プリチ
ャージ線が動作状態に切換えられた時、入力レジスタが
トリガされ（２１）、この為次の動作段階は、次のクロ
ック・サイクルの始めより前に、そして現在のクロック
・サイクルのプリチャージ段階の終わりより前に開始す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は全般的にプリチャージ
形ディジタル装置に関する。更に具体的に云えば、この
発明はクロック・サイクル（次のクロック・サイクルの
始めではなく）のプリチャージ段階の始めにレジスタの
出力をトリガすることにより、スループットの増加を計
るプリチャージ・トリガ装置及び方法に関する。更に具
体的に云えば、プリチャージ・トリガ形レジスタ（動作
段階の終わり及びプリチャージ段階の始めを示す）がプ
リチャージ信号に応答して、マスタ・ラッチにあるデー
タをレジスタの出力に転送し、次のクロック・サイクル
が開始する前に、後続の機能段に対するデータ入力を開
始する。

【０００２】

【従来の技術及び課題】マイクロプロセッサ及びその他
のディジタル・システムは、スループットを増加する為
に同期パイプライン方式を使うのが普通である。こう云
うシステムは機能的には同期パイプライン段に分かれて
おり、これらのパイプライン段は一般的に入力レジスタ
を含み、その後に出力部分を持つ機能部分が続く。各々
のパイプライン段が上流側のパイプライン段からその入
力を受取り、そのタスクを完了した後、その出力を下流
側のパイプライン段に利用できる様にする。

【０００３】同期パイプライン・システムはｎチャンネ
ル形トランジスタＨＩによって作動される線及びｐチャ
ンネル形トランジスタＬＯによって作動される線をプリ
チャージし、こうして夫々の種類のトランジスタがＨＩ
／ＬＯのデータ値を伝搬する夫々の速度を考慮に入れる
のが普通である。この様なプリチャージ形システムで
は、各々のクロック・サイクルは動作（又は評価）及び
プリチャージ段階に分けることができる。

【０００４】この発明を用いることができる特定の問題
は、プリチャージ形同期パイプライン・システムでレジ
スタのスループットを増加することである。更に一般的
な問題は、所要のプリチャージ段階が所定のパイプライ
ン段のスループットに及ぼす影響を減少することであ
る。

【０００５】各々のパイプライン段では、クロック・サ
イクルの開始前の少なくとも最低の設定時間の間、有効
なデータがその入力レジスタに利用できる様になってい
て、入力レジスタのマスタ部分が有効なデータをラッチ
して動作段階を開始することができる様にしなければな
らない。動作段階及びプリチャージ段階を含む実行時間
は変化し、システム・クロックは最も遅い段に合わせて
調節される。

【０００６】或るパイプライン段はプリチャージ形論理
回路及び非プリチャージ形論理回路の組合せを含む。例
えば、ランダムアクセス・メモリは一般的に（ａ）入力
アドレス／データ・レジスタ、（ｂ）復号器のフロント
エンド及びワード線並びにビット線で構成されたメモリ
・セル・アレイを含むメモリ部分、及び（ｃ）センスア
ンプ及び駆動器を含む出力部分を含む。メモリ・アレイ
（ワード線及びビット線）とセンスアンプに関連してプ
リチャージ動作が行なわれるが、復号器のフロントエン
ドに対してプリチャージを実施することは一般的に実用
的ではない。

【０００７】メモリ段の正常な動作では、上流側の段か
らの有効なアドレス／データは、新しいクロック・サイ
クルの開始よりかなり前、即ち、メモリ段が現在のクロ
ック・サイクルのプリチャージ段階にまだある間に、入
力アドレス／データ・レジスタに利用できる様になるこ
とがある。このアドレス／データは新しいクロック・サ
イクルの始めまで、入力レジスタにとどめておき、プリ
チャージ段階が完了した時、それが入力レジスタまマス
タ・ラッチにラッチされ、スレーブ・ラッチを介して復
号器フロントエンドに伝搬し、そこからプリチャージさ
れたメモリ・アレイへ伝搬する。言換えれば、メモリ段
は、有効なアドレス／データが入力レジスタに利用でき
る様になっていても、プリチャージ段階の完了を待って
いる。

【０００８】従って、一般的にプリチャージ形ディジタ
ル・システムのスループットを増加すること、特にスル
ープットに対するプリチャージの影響を減少することに
対する要望がある。

【０００９】

【課題を解決する為の手段及び作用】この発明は、クロ
ック・サイクルのプリチャージ段階の始めに、即ち、次
のクロック・サイクルの開始より前に、レジスタの出力
をトリガすることによってスループットを増加するプリ
チャージ・トリガ方式を提供する。実施例では、プリチ
ャージ・トリガ作用を同期パイプライン段に用いて、入
力レジスタにあるデータを非プリチャージ形フロントエ
ンド論理回路に転送し、プリチャージ形論理回路に対す
るプリチャージ段階が終わる前に、新しい動作段階を開
始する。

【００１０】この発明の一面では、プリチャージ信号が
動作段階の終わり及びプリチャージ段階の始めを示す様
なプリチャージ形ディジタル・システムに入っているク
ロック式装置にプリチャージ・トリガ方式を用いる。ク
ロック式装置は普通は各々のクロック・サイクルの始め
にトリガされて動作段階を開始する。プリチャージ・ト
リガ方式は、（ａ）次の動作段階の開始に備えて、クロ
ック式装置に入力データを加え、（ｂ）次のクロック・
サイクルが開始する前に、プリチャージ信号を使ってク
ロック式装置をトリガする（こうして現在のプリチャー
ジ段階が終わる前に次の動作段階を開始する）。

【００１１】この発明の別の一面では、クロック式入力
レジスタを含むと共に、その後に非プリチャージ形フロ
ントエンド論理回路及びプリチャージ形機能論理回路が
続くと共に、動作段階の終わり及びプリチャージ段階の
始めを示すプリチャージ信号を発生する機能段にプリチ
ャージ・トリガ方式が使われる。入力レジスタ（クロッ
ク・サイクルの始め等に）がトリガされる時、それがフ
ロントエンド論理回路に入力データを供給することによ
り、動作段階を開始する。

【００１２】この発明のこの一面では、プリチャージ・
トリガ方式は、（ａ）次の動作段階に備えて、入力デー
タを入力レジスタに加え、（ｂ）次のクロック・サイク
ルが開始する前に、プリチャージ信号を使って入力レジ
スタをトリガし、（ｃ）プリチャージ・トリガ作用に応
答して、入力レジスタからの入力データをフロントエン
ド論理回路に転送して、プリチャージ形論理回路に対す
るプリチャージ段階が終わる前に新しい動作段階を開始
することを含む。

【００１３】このプリチャージ・トリガ方式は、機能段
のスループットを改善する別の設計パラメータとなる。
即ち、全ての論理部分をプリチャージすることができる
様な機能段に対しても、残りのプリチャージに対するプ
リチャージ時間が非プリチャージ形フロントエンドでの
伝搬遅延の中に隠れる様に、機能部分が非プリチャージ
形フロントエンド論理回路を含む様に設計することによ
って、スループットの改善を達成することができる。

【００１４】この発明の実施例では、入力アドレス／デ
ータ・レジスタ、非プリチャージ形フロントエンド復号
器論理回路、プリチャージ形メモリ・アレイ及びプリチ
ャージ形出力論理回路を含む同期パイプライン・メモリ
段にプリチャージ・トリガ方式が使われる。各々の入力
アドレス・データ・レジスタは普通のマスタ／スレーブ
・レジスタであって、これにプリチャージ通過ゲートが
スレーブ・ラッチの通過ゲートと並列に加えられ、プリ
チャージ信号によってターンオンされた時、プリチャー
ジ通過ゲートがマスタ・ラッチにラッチされたデータを
スレーブ・ラッチを介してレジスタの出力に通過させ
る。

【００１５】上流側のパイプライン段が、メモリ段に対
する現在の動作段階の終わりより前に、有効なアドレス
／データを入力アドレス／データ・レジスタに加える。
入力アドレス／データ・レジスタがプリチャージ信号に
応答して、有効なアドレス／データをフロントエンド復
号器論理回路に転送し、こうして現在のプリチャージ段
階が終わる前に、次の動作段階を開始する。

【００１６】この発明の技術的な利点を述べれば、次の
通りである。このプリチャージ／トリガ方式は、プリチ
ャージ信号を使って動作段階の開始をトリガすることに
より、現在のプリチャージ段階が終わる前に新しい動作
段階を開始することができる様にする。入力レジスタの
場合、プリチャージ信号によって、マスタ・ラッチにラ
ッチされたデータがスレーブ・ラッチを介して、次のク
ロック・サイクルの始めにスレーブ通過ゲートがトリガ
される前に、レジスタの出力に通過させられる。同期パ
イプライン段の様な機能段の場合、プリチャージ信号を
使って入力レジスタにある有効なデータを直接的に非プ
リチャージ形フロントエンド論理回路に通過させ、プリ
チャージ形論理回路のプリチャージが完了する前に新し
い動作段階を開始し、こうしてプリチャージ段階の少な
くとも一部分を、非プリチャージ形フロントエンド論理
回路での伝搬遅延の中に隠すことができる様にする。こ
の為、プリチャージ・トリガ作用により、非プリチャー
ジ形フロントエンド論理回路を含めることによって、機
能段の最適のスループットを達成する上で、設計の融通
性が得られる。機能段が全部プリチャージ形である（即
ち、非プリチャージ形フロントエンド論理回路を全く含
まない）場合でも、次に続く機能部分へのデータ転送
が、次のクロック・サイクルの始めに直ちに（即ち、次
の動作段階の始めに）開始する様に入力レジスタをプリ
チャージ・トリガすることにより、入力レジスタのスレ
ーブ通過ゲート及びラッチでの伝搬遅延に対応する最低
限のスループットの改善を達成することができる。

【００１７】この発明並びにその他の特徴及び利点が更
に完全に理解される様に、次の図面に基づいてこの発明
の実施例を詳しく説明する。

【００１８】

【実施例】実施例のプリチャージ・トリガ方式の詳しい
説明は次の様な構成になっている。 １．プリチャージ・トリガ方式 ２．構成の例 ２．１ プリチャージ・トリガ形レジスタ ２．２ プリチャージ・トリガ形メモリ段 ３．結論 この例としてのプリチャージ・トリガ方式を、メモリ段
の様な所定のパイプライン段が、残りのプリチャージ形
論理回路がまだプリチャージ段階にある間に、プリチャ
ージ・トリガ作用によって新しい動作段階を開始するこ
とができる様にする非プリチャージ形フロントエンド論
理回路を含む同期パイプライン・システムに使う。然
し、この発明はプリチャージ形ディジタル装置及びシス
テムに使う為の一般的な応用性を有する。

【００１９】１．プリチャージ・トリガ作用 例としてのプリチャージ・トリガ方式が、非プリチャー
ジ形フロントエンド論理回路及びプリチャージ形機能論
理回路の両方を持つ機能部分に信号を供給する入力レジ
スタを含む同期パイプライン・システムのパイプライン
段について用いられる。

【００２０】図１ａはパイプライン段１０を持つ同期パ
イプライン・システムの一部分を示す。各々のパイプラ
イン段１０が入力レジスタ１１を含み、その後に機能部
分１２及び出力部分１３が続く。

【００２１】各々のパイプライン段で、出力部分はプリ
チャージ制御論理回路を含み、これがプリチャージ線を
作動して、プリチャージ段階の始め、即ち、動作段階の
終わりにプリチャージ信号を発生する。パイプライン・
システム内の或るパイプライン段はプリチャージ作用を
用いなくてもよく、従って何らプリチャージ制御論理回
路を含まない。

【００２２】図１ｂは１つのパイプライン段を更に詳し
く示す。機能部分１２が非プリチャージ形フロントエン
ド論理回路１２ａ及びプリチャージ形論理回路１２ｂを
含む。出力部分は、プリチャージ形であってよいが、プ
リチャージ線を制御するのに必要なプリチャージ制御論
理回路を含む。

【００２３】プリチャージ・トリガ方式は、入力レジス
タがトリガされる時には、この入力レジスタに有効なデ
ータが利用できる様に、上流側の段がその動作段階を完
了することを必要とする。プリチャージ線が作動状態に
切換えられた時、次のクロックの立上りより前に、入力
レジスタがトリガされ（２１）、この為、次のクロック
・サイクルが開始する前（並びに現在のクロック・サイ
クルのプリチャージ段階を終わる前）に次の動作段階が
開始される。その時、入力レジスタに存在する入力デー
タがフロントエンド論理回路１２ａに転送（２２）され
る。フロントエンド論理回路はプリチャージ段階が完了
するのを待つ必要がないから、それは直ちに入力データ
の処理を始める。

【００２４】フロントエンド伝搬遅延の後、フロントエ
ンド論理回路１２ａの出力がプリチャージ形論理回路１
２ｂに利用できる様になる。フロントエンド論理回路の
出力は、プリチャージ制御論理回路がプリチャージ段階
が完了したことを示すまで、不作動にされている。次の
クロック・サイクルの始めに、プリチャージ制御論理回
路がプリチャージ線を不作動に切換え、プリチャージ段
階の終わりを示し、フロントエンド論理回路の出力がプ
リチャージ形論理回路へ通過（２３）させられる。プリ
チャージ形論理回路が処理を完了して有効な出力データ
が出力論理部分１３から利用できる様になった時、出力
論理部分にあるプリチャージ制御論理回路がプリチャー
ジ線（２１）を作動状態に切換え、次のプリチャージ段
階と次の動作段階の両方を開始する。

【００２５】即ち、プリチャージ信号は、（ａ）現在の
動作段階が完了して出力論理部分１３から有効なデータ
が利用できる様になった時、作動状態に切替わって、次
の動作段階を開始し、（ｂ）システム・クロックの立上
りと同期して、不作動に切替わって、プリチャージ段階
の終わりを知らせる。現在のプリチャージ段階の始めに
次の動作段階を開始し、プリチャージ形論理回路がまだ
プリチャージ段階にある間に入力データを非プリチャー
ジ形フロントエンド論理回路に送って、プリチャージ段
階の少なくとも一部分をフロントエンドでの伝搬遅延の
中に隠すことができる様にすることにより、スループッ
トの増加が達成される。隠すことができるプリチャージ
遅延の大きさは、フロントエンド伝搬遅延及びプリチャ
ージ段階の相対的な持続時間に関係する。

【００２６】図１ｃ及び１ｄは、プリチャージ・トリガ
作用を使わないパイプライン段と使うパイプライン段の
間の違いを示す。プリチャージ・トリガ作用によって得
られるスループットの増加は、（プリチャージ段階全体
を非プリチャージ形フロントエンド論理回路での伝搬遅
延の中に隠すことができると仮定すれば）プリチャージ
段階の持続時間であることが分かる。

【００２７】図１ｃについて説明すると、プリチャージ
・トリガ作用を使わないパイプライン段では、クロック
・サイクルの周期が動作／プリチャージサイクルの周期
と一致する。即ち、時刻Ｔ０に新しいクロック・サイク
ル（クロックの立上り）が新しい動作段階を開始する。
このクロック・サイクルの或る時点で、動作段階が終わ
り、プリチャージ段階が始まる。クロック・サイクルの
終わりに、プリチャージ段階が終わり、新しい動作段階
が（次のクロック・サイクルの始めと共に）Ｔ１に始ま
る。

【００２８】図１ｄについて説明すると、プリチャージ
・トリガ作用を使うパイプライン段では、各々のクロッ
ク・サイクルの始めはプリチャージ段階の終わりと対応
し、動作段階の始めはプリチャージ段階の始めに対応す
る。即ち、動作段階が時刻Ｔ０に始まり、プリチャージ
段階の始めに対応する時刻Ｔ１に終わる。同じ時刻Ｔ１
に、次の動作段階が（即ち、現在のプリチャージ段階の
間に）始まる。次のクロック・サイクルの始めに、現在
のプリチャージ段階が終わる。同様に、この後の動作段
階は、関連するプリチャージ段階の始めに対応する時刻
Ｔ２及びＴ３に開始される。

【００２９】現在のプリチャージ段階と次の動作段階
（これは現在のプリチャージ段階の始めに始まる）の間
の重なりが非プリチャージ形フロントエンド論理回路の
中に隠れると想定される。プリチャージ段階の終わり
に、非プリチャージ形フロントエンド論理回路の出力が
プリチャージ形論理回路に入力されて動作段階を完了す
る。従って、この重なり、即ちプリチャージ段階の持続
時間が、（やはり、プリチャージ段階全体を非プリチャ
ージ形フロントエンド論理回路での伝搬遅延の中に隠す
ことができると仮定すれば）プリチャージ・トリガ方式
を使うことによって達成し得るスループットの増加を表
わす。

【００３０】例えば、公称２５nsのサイクル時間（プリ
チャージ・トリガ作用なしの場合）及び動作段階／プリ
チャージ段階の比を４／１と仮定した場合、新しい動作
／プリチャージサイクルが、動作段階が開始してから約
２０ns後に始まる。従って、プリチャージ・トリガ作用
により、動作／プリチャージ・サイクル時間は２０nsに
することができる。

【００３１】システムの設計問題として、プリチャージ
・トリガ作用を用いない場合、システムのサイクル時間
は一般的に最も長い動作段階及び最も長いプリチャージ
段階（これは必ずしもそうではないが、典型的には同じ
段で起こる）によって決定される。プリチャージ・トリ
ガ作用を加えることにより、少なくとも若干のパイプラ
イン段に対するプリチャージ段階の或る部分は、動作段
階の初期部分、即ち非プリチャージ形フロントエンド論
理回路での伝搬遅延の中に隠すことができる。この為、
プリチャージ・トリガ作用によって得られるスループッ
トの利得を囲い込んで最終的なシステム・クロックのサ
イクル時間が決まり、プリチャージ信号はこのクロック
に同期する。

【００３２】２．構成の例 図２及び３ａは、部分１で説明したプリチャージ・トリ
ガ方式の構成の例を示す。図２はプリチャージ・トリガ
形レジスタを示し、図３ａは同期パイプライン・システ
ムのプリチャージ・トリガ形メモリ段を示す。

【００３３】２．１ プリチャージ・トリガ形レジスタ 図２について説明すると、例として示すプリチャージ・
トリガ形レジスタは、プリチャージ・トリガ作用を行な
う為に変更した普通のマスタ・スレーブ・レジスタで構
成される。普通のレジスタの形式では、マスタ通過ゲー
トＰＧＭ及びマスタ・ラッチＬＭがあり、その後にスレ
ーブ通過ゲートＰＧＳ及びスレーブ・ラッチＬＳが続
く。

【００３４】クロックがスレーブ通過ゲートに直接的に
印加されると共に、インバータを介してマスタ通過ゲー
トに印加される。クロックの立上りがマスタ通過ゲート
ＰＧＭを閉じ、入力データをマスタ・ラッチにラッチす
ると共に、スレーブ通過ゲートを開き、ラッチされたデ
ータをレジスタの出力に通過させる（伝搬遅延は通過ゲ
ート１個及びインバータ１個に相当する）。

【００３５】スレーブ通過ゲートＰＧＳと並列にプリチ
ャージ通過ゲートＰＧＰを用いることにより、プリチャ
ージ・トリガ作用が実施される。この時、レジスタの出
力はプリチャージ信号によってトリガし、プリチャージ
通過ゲートＰＧＰを開き、マスタ・ラッチのデータをス
レーブ・ラッチを介して、ＰＧＭ及びＰＧＳにクロック
の立上りが存在しなくても、レジスタの出力に通過させ
ることができる。プリチャージ・トリガ作用の為には、
プリチャージ信号を受取る前に、有効なデータがマスタ
・ラッチに入っていなければならないし、レジスタの出
力をレジスタの入力に於ける論理レベルの変化から隔離
する為に、次のクロックの立上りがマスタ通過ゲートを
閉じるまでは、少なくともこのデータが有効のままでな
ければならない。

【００３６】２．２ プリチャージ・トリガ形メモリ段 図３ａについて説明すると、例として示すパイプライン
・システムのプリチャージ・トリガ形メモリ段が、普通
のメモリ段を用いて構成される。このメモリ段は、部分
２．１で述べた様に、プリチャージ・トリガ作用の為に
構成したプリチャージ・トリガ形入力アドレス／データ
・レジスタＡＤＲを含む様に変更してある。

【００３７】プリチャージ形メモリが入力アドレス・レ
ジスタＡＲを含み、これが入力からのアドレスを次に続
くメモリ部分に通過させる。このメモリ部分は非プリチ
ャージ形フロントエンド復号器論理回路ＤＥＣ、メモリ
・アレイＭＥＭ、センスアンプ論理回路ＳＡ及び出力駆
動器論理回路ＯＤを含む。出力駆動器論理回路はアドレ
ス・レジスタＡＲに結合されたプリチャージ線を制御す
るプリチャージ制御論理回路を含む。

【００３８】図３ｂは、種々の論理部分の波形を示して
おり、こればプリチャージ・トリガ作用を含めて、プリ
チャージ・トリガ形メモリ段の動作を例示している。シ
ステム・クロックＣＬＫ及びプリチャージ波形（動作及
びプリチャージ段階を示す）も示されている。

【００３９】（上流段からの）有効な入力アドレスが、
プリチャージ段階の始め（並びに動作段階の終わり）を
示す様にプリチャージ線がＨＩに駆動される前の時刻
に、マスタ・ラッチの設定時間（波形Ｍ）より長い時間
の間、入力アドレス・レジスタＡＲに利用できる（波形
ＩＮ）と仮定する。この入力アドレスが、スレーブ通過
ゲートが閉じている（波形Ｓ）為に、入力アドレス・レ
ジスタに保持される。

【００４０】次のクロック・サイクルの始めより前に、
プリチャージ信号が入力アドレス・レジスタＡＲをトリ
ガし（即ち、プリチャージ通過ゲートを開き）、入力ア
ドレスがフロントエンド復号器論理回路へ通過し（波形
ＤＥＣ）、次の動作段階を開始する。この時、メモリ・
アレイＭＥＭ、センスアンプＳＡ及び出力駆動器ＯＤ
は、まだ現在のプリチャージ段階にある（波形ＭＥＭ，
ＳＡ及びＯＤ）。

【００４１】復号器の実行が完了すると、復号されたア
ドレスはメモリ・アレイＭＥＭに入力する用意ができ
る。フロントエンド復号器論理回路の伝搬遅延がプリチ
ャージ遅延未満であるとすると、復号されたアドレス
が、プリチャージ段階の終わりまで、復号器論理回路の
出力に保持される（即ち、プリチャージ信号は復号器の
出力をメモリ・アレイに対して付能する為にも使われ
る）。

【００４２】次のクロック・サイクルの始めに、プリチ
ャージ制御論理回路がプリチャージ線をＬＯに引張り、
現在のプリチャージ段階の終わりを知らせる。次の動作
段階はプリチャージ信号（プリチャージ線ＨＩ）と共に
始まっているから、復号されたアドレスは、（復号器論
理回路の伝搬遅延がプリチャージ段階程度であると仮定
すれば）メモリ・アレイに印加される様にすぐに利用で
きる状態になっている。入力アドレスが適正なワード線
及びビット線を作動して、アドレスされたデータを検索
し、それがセンスアンプ論理回路ＳＡによって感知さ
れ、出力駆動器論理回路ＯＤによって出力される（波形
ＭＥＭ，ＳＡ及びＯＤ）。

【００４３】出力駆動器論理回路ＯＤから有効なアドレ
スされたデータが出力された時、プリチャージ制御論理
回路がプリチャージ線をＨＩに駆動し、動作段階の終わ
りを知らせ、メモリ・アレイ、センスアンプ論理回路及
び出力駆動器論理回路に対する次のプリチャージ段階の
始めを知らせる。この動作により、次の入力アドレスを
入力アドレス・レジスタからフロントエンド復号器論理
回路に通すことにより、次の動作段階が開始される。

【００４４】この為、プリチャージ・トリガ方式は、プ
リチャージ形パイプライン・システムのスループットを
増加する別の設計パラメータとなる。非プリチャージ形
フロントエンド論理回路を持つプリチャージ形パイプラ
イン段では、現在のプリチャージ段階の始めに次の動作
段階を開始することにより、プリチャージ遅延の少なく
とも一部分をフロントエンドでの伝搬遅延の中に隠すこ
とができる。普通は全ての構成論理部分をプリチャージ
するパイプライン段でも、この段が非プリチャージ形フ
ロントエンドを含む様に設計することにより、フロント
エンドをプリチャージしないことによる犠牲を帳消しに
する様なスループットの利得が得られる。

【００４５】非プリチャージ形フロントエンドを全く含
まないパイプライン段では、プリチャージ段階の終わり
（即ち、クロック・サイクルの始め）に入力データが既
にレジスタの出力に利用できる様に、入力レジスタのプ
リチャージ・トリガ作用を行なうことにより、少なくと
もスレーブ通過ゲート１つ及びスレーブ・インバータ１
個分のスループットの増加を達成し得る。

【００４６】３．結論 以上のこの発明の実施例の説明は、或る実施例に関する
ものであるが、当業者には、こう云う実施例の種々の変
更並びにその他の実施例も容易に考えられよう。例え
ば、プリチャージ・トリガ方式の利点を活用するこの他
のプリチャージ形システムとして、（アンド及びオア平
面に於ける長いビット線の為に）プログラム可能な論理
アレイ及び固定メモリが含まれる。

【００４７】この発明は、特許請求の範囲の記載に該当
する限り、凡ゆる変更又はこの他の実施例をも含むもの
であることを承知されたい。

【００４８】以上の説明に関連して、この発明は更に下
記の実施態様を有する。 （１） 各々のクロック・サイクルの始めに、動作段階
を開始するようにトリガし得ると共に、前記動作段階の
終わり及びプリチャージ段階の始めを示すプリチャージ
信号を発生する入力論理回路を含むプリチャージ形ディ
ジタル装置に用いるプリチャージ・トリガ方法におい
て、次のクロック・サイクルの開始に備えて前記入力論
理回路に入力データを加え、各々のクロック・サイクル
の開始の前にプリチャージ信号を使って前記入力論理回
路をトリガして前記入力データを前記入力論理回路の出
力に通過させる工程を含むプリチャージ・トリガ方法。

【００４９】（２）（１）項に記載したプリチャージ・
トリガ方法に於て、ディジタル装置が機能論理回路を含
み、更に、入力論理回路をトリガする工程の後、入力論
理回路からの入力データを機能論理回路に通過させ、動
作段階の間、機能論理回路で入力データを処理し、その
後プリチャージ信号を発生する工程を含むプリチャージ
・トリガ方法。

【００５０】（３）（１）項に記載したプリチャージ・
トリガ方法に於て、ディジタル装置が更にプリチャージ
形機能論理回路を含み、更に、入力論理回路をトリガす
る工程の後、プリチャージ段階の終わりまで、機能論理
回路に対する入力データの入力を不作動にし、動作段階
の間、プリチャージ形機能論理回路で入力データを処理
し、その後新しいプリチャージ段階の始めを示すプリチ
ャージ信号を発生して、入力論理回路での遅延だけ、ス
ループットが増加する様にしたプリチャージ・トリガ方
法。

【００５１】（４） 動作段階及びプリチャージ段階を
有し、前記動作段階の終わり及びプリチャージ段階の始
めがプリチャージ信号によって示されるようなプリチャ
ージ・トリガ形ディジタル装置において、トリガされる
前に入力データを受取る入力論理回路と、該入力論理回
路から受取った前記入力データを前記動作段階の間に処
理する機能論理回路とを有し、該機能論理回路の少なく
とも一部分がプリチャージされており、前記入力論理回
路は前記プリチャージ信号によってトリガされて、前記
機能論理回路に前記入力データを使用するようにしてな
るプリチャージ・トリガ形ディジタル装置。

【００５２】（５）（４）項に記載したプリチャージ・
トリガ形ディジタル装置に於て、前記機能論理回路は、
プリチャージ段階の終わりまで、入力論理回路から入力
データを受取ることができない様にされ、入力論理回路
はプリチャージ信号によってトリガされて、入力データ
が機能論理回路に利用できる様にして、入力論理回路で
の遅延だけスループットが増加する様にしたプリチャー
ジ・トリガ形ディジタル装置。

【００５３】（６）（４）項に記載したプリチャージ・
トリガ形ディジタル装置に於て、機能論理回路がプリチ
ャージ信号を発生するプリチャージ制御論理回路を含む
プリチャージ・トリガ形ディジタル装置。

【００５４】（７）（４）項に記載したプリチャージ・
トリガ形ディジタル装置に於て、入力論理回路が、入力
レジスタを有し、該入力レジスタは、次のクロック・サ
イクルの始めに又はプリチャージ信号の何れかによって
トリガされた時、マスタ・ラッチからのデータをスレー
ブ・ラッチを介してレジスタの出力に通過させるプリチ
ャージ・トリガ形ディジタル装置。

【００５５】（８）（７）項に記載したプリチャージ・
トリガ形ディジタル装置に於て、入力レジスタが、クロ
ック信号に応答して、マスタ・ラッチからの入力データ
をスレーブ・ラッチを介してレジスタの出力に通過され
るスレーブ通過ゲートと、プリチャージ信号に応答し
て、マスタ・ラッチからの入力データをスレーブ・ラッ
チを介して、スレーブ通過ゲートとは無関係に、レジス
タの出力に通過させるプリチャージ通過ゲートとを含む
プリチャージ・トリガ形ディジタル装置。

【００５６】（９） プリチャージ信号が動作段階の終
わり及びプリチャージ段階の始めを示し、当該機能段が
入力論理回路を含むと共に、その後に続く非プリチャー
ジ形フロントエンド論理回路及びプリチャージ形機能論
理回路を有し、入力論理回路は各々のクロック・サイク
ルの始めにトリガ可能であって、入力データをフロント
エンド論理回路に利用できる様にするプリチャージ形機
能段に対するプリチャージ・トリガ方法に於て、次のク
ロック・サイクルの開始に備えて、入力データを入力論
理回路に加え、次のクロック・サイクルの開始の前に、
プリチャージ信号を用いて入力論理回路をトリガし、そ
の後入力レジスタからの入力データをフロントエンド論
理回路に通過させて、プリチャージ形論理回路に対する
プリチャージ段階が終わる前に新しい動作段階を開始
し、こうしてプリチャージ段階の少なくとも一部分をフ
ロントエンド論理回路での伝搬遅延の中に隠す様にした
プリチャージ・トリガ方法。

【００５７】（１０）（９）項に記載したプリチャージ
・トリガ方法に於て、フロントエンド論理回路での伝搬
遅延がプリチャージ段階未満であり、更にプリチャージ
段階の終わりまで、フロントエンド論理回路からの出力
をできない様にする工程を含むプリチャージ・トリガ方
法。

【００５８】（１１）（９）項に記載したプリチャージ
・トリガ方法に於て、プリチャージ形機能論理回路がプ
リチャージ制御論理回路を含み、更に、プリチャージ機
能論理回路を用いてプリチャージ信号を発生する工程を
含むプリチャージ・トリガ方法。

【００５９】（１２） プリチャージ信号が動作段階の
終わり及びプリチャージ段階の始めを示すプリチャージ
・トリガ形機能段装置において、トリガされる前に入力
データを受取る入力論理回路と、該入力論理回路からの
入力データを前記動作段階の始めに処理する非プリチャ
ージ形フロントエンド論理回路と、該非プリチャージ形
フロントエンド論理回路から受取ったデータを前記動作
段階の間に処理するプリチャージ形機能論理回路とを有
し、前記入力論理回路はプリチャージ信号によってトリ
ガされて入力データを前記非プリチャージ形フロントエ
ンド論理回路に転送し、前記非プリチャージ形フロント
エンド論理回路を通る時の伝搬遅延の中に前記プリチャ
ージ段階の少なくとも一部分を隠すようにしてなるプリ
チャージ・トリガ形機能段装置。

【００６０】（１３）（１２）項に記載したプリチャー
ジ・トリガ形機能段に於て、フロントエンド論理回路で
の伝搬遅延がプリチャージ段階未満であり、フロントエ
ンド論理回路からの出力がプリチャージ段階の終わりま
でできない様にしたプリチャージ・トリガ形機能段。

【００６１】（１４）（１２）項に記載したプリチャー
ジ・トリガ形機能段に於て、プリチャージ形機能論理回
路がプリチャージ信号を発生するプリチャージ制御論理
回路を含むプリチャージ・トリガ形機能段。

【００６２】（１５）（１２）項に記載したプリチャー
ジ・トリガ形機能段に於て、入力論理回路が入力レジス
タを含み、該入力レジスタは、次のクロック・サイクル
の始めに又はプリチャージ信号によって、その何れかで
トリガされた時、マスタ・ラッチからのデータをスレー
ブ・ラッチを介してレジスタの出力に通過させるプリチ
ャージ・トリガ形機能段。

【００６３】（１６）（１５）項に記載したプリチャー
ジ・トリガ形機能段に於て、入力レジスタが、クロック
信号に応答してマスタ・ラッチからの入力データをスレ
ーブ・ラッチを介してレジスタの出力に通過させるスレ
ーブ通過ゲートと、プリチャージ信号に応答して、スレ
ーブ通過ゲートとは無関係に、マスタ・ラッチからの入
力データをスレーブ・ラッチを介してレジスタの出力に
通過させるプリチャージ通過ゲートとを有するプリチャ
ージ・トリガ形機能段。

【００６４】（１７）（１２）項に記載したプリチャー
ジ・トリガ形機能段に於て、機能段が、入力アドレス／
データ・レジスタ、非プリチャージ形フロントエンド復
号器論理回路、プリチャージ形メモリ・アレイ及びプリ
チャージ制御論理回路を有するプリチャージ形出力論理
回路を含むメモリ段であるプリチャージ・トリガ形機能
段。

【００６５】（１８） プリチャージ信号が動作段階の
終わり及びプリチャージ段階の始めを示す多数のプリチ
ャージ形パイプライン段を含む同期パイプライン・シス
テムにおいて、各々の前記プリチャージ形パイプライン
段がトリガされる前に入力データを受取る入力論理回路
と、その少なくとも一部分がプリチャージされていて、
前記入力論理回路から受取ったデータを動作段階の始め
に処理する機能論理回路とを有し、前記入力論理回路は
前記プリチャージ信号によってトリガされて入力データ
が前記機能論理回路に使用するようにしてなる同期パイ
プライン・システム。

【００６６】（１９）（１８）項に記載した同期パイプ
ライン・システムに於て、少なくとも１つのプリチャー
ジ形パイプライン段に対し、機能論理回路が、動作段階
の始めに、入力論理回路からの入力データを処理する非
プリチャージ形フロントエンド論理回路と、動作段階の
間、フロントエンド論理回路から受取ったデータを処理
するプリチャージ形機能論理回路とを有し、入力論理回
路がプリチャージ信号によってトリガされて、入力デー
タを非プリチャージ形フロントエンド論理回路に転送
し、こうしてプリチャージ段階の少なくとも一部分をフ
ロントエンド論理回路での伝搬遅延の中に隠す様にした
同期パイプライン・システム。

【００６７】（２０）（１８）項に記載した同期パイプ
ライン・システムに於て、フロントエンド論理回路での
伝搬遅延がプリチャージ段階未満であり、プリチャージ
段階の終わりまで、フロントエンド論理回路からの出力
ができない様にした同期パイプライン・システム。

【００６８】（２１） 非プリチャージ形フロントエン
ド論理回路１２ａ及びプリチャージ機能論理回路１２ｂ
の両方を持つ機能部分１２に信号を供給する入力レジス
タ１１を含む同期パイプライン段（図１ｂ）に関連して
使われるプリチャージ・トリガ方式を説明した。出力部
分１３がプリチャージ制御論理回路を含み、これがプリ
チャージ線２１を作動して、プリチャージ段階の始め、
即ち、動作段階の終わりにプリチャージ信号を発生す
る。次のクロックの立上りの前に、プリチャージ線が動
作状態に切換えられた時、入力レジスタがトリガされ
（２１）、この為次の動作段階は、次のクロック・サイ
クルの始めより前に、そして現在のクロック・サイクル
のプリチャージ段階の終わりより前に開始する（図１
ｄ）。現在のプリチャージ段階の始めに次の動作段階を
開始し、プリチャージ形論理回路がまだプリチャージ段
階にある間に、入力データを非プリチャージ形フロント
エンド論理回路に通して、プリチャージ段階の少なくと
も一部分をフロントエンドでの伝搬遅延の中に隠すこと
ができる様にすることにより、スループットの増加が計
られる。

【図面の簡単な説明】

【図１】ａはプリチャージ・トリガ作用を種々のパイプ
ライン段に用いた同期パイプライン・システムの略図。
ｂは所定のパイプライン段のプリチャージ・トリガ方式
を示す略図。ｃ及びｄはプリチャージ・トリガ作用を使
わないパイプライン段並びに使うパイプライン段に対す
るクロック・サイクル及び動作／プリチャージ・サイク
ルを比較した波形図。

【図２】パイプライン段に対する入力レジスタを形成す
る様なプリチャージ・トリガ形レジスタの一例を示す機
能図。

【図３】ａは同期パイプライン・システムのプリチャー
ジ・トリガ形メモリ段の一例を示す機能図。ｂはメモリ
段に関連してプリチャージ・トリガ方式を示す時間線
図。

【符号の説明】

１１ 入力レジスタ １２ 機能部分 １２ａ フロントエンド論理回路 １２ｂ プリチャージ形機能論理回路 １３ 出力部分 ２１ プリチャージ線

Claims (4)

【特許請求の範囲】
1. 【請求項１】 各々のクロック・サイクルの始めに、動
   作段階を開始するようにトリガし得ると共に、前記動作
   段階の終わり及びプリチャージ段階の始めを示すプリチ
   ャージ信号を発生する入力論理回路を含むプリチャージ
   形ディジタル装置に用いるプリチャージ・トリガ方法に
   おいて、次のクロック・サイクルの開始に備えて前記入
   力論理回路に入力データを加え、各々のクロック・サイ
   クルの開始の前にプリチャージ信号を使って前記入力論
   理回路をトリガして前記入力データを前記入力論理回路
   の出力に通過させる工程を含むプリチャージ・トリガ方
   法。
2. 【請求項２】 動作段階及びプリチャージ段階を有し、
   前記動作段階の終わり及びプリチャージ段階の始めがプ
   リチャージ信号によって示されるようなプリチャージ・
   トリガ形ディジタル装置において、トリガされる前に入
   力データを受取る入力論理回路と、該入力論理回路から
   受取った前記入力データを前記動作段階の間に処理する
   機能論理回路とを有し、該機能論理回路の少なくとも一
   部分がプリチャージされており、前記入力論理回路は前
   記プリチャージ信号によってトリガされて、前記機能論
   理回路に前記入力データを使用するようにしてなるプリ
   チャージ・トリガ形ディジタル装置。
3. 【請求項３】 プリチャージ信号が動作段階の終わり及
   びプリチャージ段階の始めを示すプリチャージ・トリガ
   形機能段装置において、トリガされる前に入力データを
   受取る入力論理回路と、該入力論理回路からの入力デー
   タを前記動作段階の始めに処理する非プリチャージ形フ
   ロントエンド論理回路と、該非プリチャージ形フロント
   エンド論理回路から受取ったデータを前記動作段階の間
   に処理するプリチャージ形機能論理回路とを有し、前記
   入力論理回路はプリチャージ信号によってトリガされて
   入力データを前記非プリチャージ形フロントエンド論理
   回路に転送し、前記非プリチャージ形フロントエンド論
   理回路を通る時の伝搬遅延の中に前記プリチャージ段階
   の少なくとも一部分を隠すようにしてなるプリチャージ
   ・トリガ形機能段装置。
4. 【請求項４】 プリチャージ信号が動作段階の終わり及
   びプリチャージ段階の始めを示す多数のプリチャージ形
   パイプライン段を含む同期パイプライン・システムにお
   いて、各々の前記プリチャージ形パイプライン段がトリ
   ガされる前に入力データを受取る入力論理回路と、その
   少なくとも一部分がプリチャージされていて、前記入力
   論理回路から受取ったデータを動作段階の始めに処理す
   る機能論理回路とを有し、前記入力論理回路は前記プリ
   チャージ信号によってトリガされて入力データが前記機
   能論理回路に使用するようにしてなる同期パイプライン
   ・システム。