JPH08328706A - 単一の中央プリチャージを有する動的バス - Google Patents
単一の中央プリチャージを有する動的バスInfo
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- JPH08328706A JPH08328706A JP8127257A JP12725796A JPH08328706A JP H08328706 A JPH08328706 A JP H08328706A JP 8127257 A JP8127257 A JP 8127257A JP 12725796 A JP12725796 A JP 12725796A JP H08328706 A JPH08328706 A JP H08328706A
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
- G06F13/4077—Precharging or discharging
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Abstract
(57)【要約】
【課題】 ワンショット・ジェネレータと書込み同期回
路とを備える制御回路を、プルアップ／ダウン装置を有
する論理出力モジュールと組み合わせて使用する中央プ
リチャージ装置を有する動的バス・システムを開示す
る。 【解決手段】 出力イネーブル（ＯＥ）信号の発行をプ
リチャージのオフと連動させる。したがって、プリチャ
ージ装置が非活動状態のときにのみ動的バスにデータが
書き込まれ、バスの衝突が回避される。その結果の回路
によって、バスへのデータ書込みの前にバスのプリチャ
ージが確実に行われるようになるだけでなく、プリチャ
ージ信号と同じクロック・フェーズ中に同期ＯＥ信号を
発行することが可能になる。
路とを備える制御回路を、プルアップ／ダウン装置を有
する論理出力モジュールと組み合わせて使用する中央プ
リチャージ装置を有する動的バス・システムを開示す
る。 【解決手段】 出力イネーブル（ＯＥ）信号の発行をプ
リチャージのオフと連動させる。したがって、プリチャ
ージ装置が非活動状態のときにのみ動的バスにデータが
書き込まれ、バスの衝突が回避される。その結果の回路
によって、バスへのデータ書込みの前にバスのプリチャ
ージが確実に行われるようになるだけでなく、プリチャ
ージ信号と同じクロック・フェーズ中に同期ＯＥ信号を
発行することが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は動的バスを有するコ
ンピュータ・システムに関し、具体的には単一の中央プ
リチャージ装置を有するコンピュータ・システムにおけ
る動的バスに係わる。
ンピュータ・システムに関し、具体的には単一の中央プ
リチャージ装置を有するコンピュータ・システムにおけ
る動的バスに係わる。
【０００２】
【従来の技術】動的バスにデータを書き込む１つの方法
は、プリチャージ装置の使用を必要とする。プリチャー
ジ装置は、データ書込みを行ってバスを周知の状態にチ
ャージした都度、次のデータ書込みを行う前にバスを論
理高または論理低にする。バスのデータ書込みとプリチ
ャージの両方に対応するために、従来の技術のバスで
は、クロック・サイクルの一方のフェーズ（たとえばク
ロック高サイクル）でバスのプリチャージが行われ、ク
ロック・サイクルの他方のフェーズ（たとえばクロック
低サイクル）で、遅延させた出力イネーブル（ＯＥ）信
号によって制御されたデータ書込みが行われることにな
る。ＯＥ信号を所定のクロック・サイクル数だけ遅延さ
せることによって、データ書込みの前にバスが確実にプ
リチャージされるようになる。
は、プリチャージ装置の使用を必要とする。プリチャー
ジ装置は、データ書込みを行ってバスを周知の状態にチ
ャージした都度、次のデータ書込みを行う前にバスを論
理高または論理低にする。バスのデータ書込みとプリチ
ャージの両方に対応するために、従来の技術のバスで
は、クロック・サイクルの一方のフェーズ（たとえばク
ロック高サイクル）でバスのプリチャージが行われ、ク
ロック・サイクルの他方のフェーズ（たとえばクロック
低サイクル）で、遅延させた出力イネーブル（ＯＥ）信
号によって制御されたデータ書込みが行われることにな
る。ＯＥ信号を所定のクロック・サイクル数だけ遅延さ
せることによって、データ書込みの前にバスが確実にプ
リチャージされるようになる。
【０００３】米国特許第４８４９６５８号「Dynamic Lo
gic Circuit Including Bipolar Transistors and Fiel
d-Effect Transistors」（１９８９年６月にイワムラ等
に対して発行され日立製作所に譲渡された）では、クロ
ック低サイクルでバスのプリチャージが行われ、クロッ
ク高サイクルでバスにデータが書き込まれるプリチャー
ジ・サイクルを有する動的バスを開示している。バスの
プリチャージとデータ書込みが同時に行われないよう
に、ＯＥ信号を遅延させている。
gic Circuit Including Bipolar Transistors and Fiel
d-Effect Transistors」（１９８９年６月にイワムラ等
に対して発行され日立製作所に譲渡された）では、クロ
ック低サイクルでバスのプリチャージが行われ、クロッ
ク高サイクルでバスにデータが書き込まれるプリチャー
ジ・サイクルを有する動的バスを開示している。バスの
プリチャージとデータ書込みが同時に行われないよう
に、ＯＥ信号を遅延させている。
【０００４】従来の技術のプリチャージ・サイクルは、
クロック・サイクル（すなわちクロック低サイクル時）
の完全な第１のフェーズを必要とするため、ＯＥ信号は
クロック・サイクルの第２のフェーズまで発行を待たな
ければならず、その結果、ＯＥ信号を遅延させるとシス
テムが遅延し、従ってシステム・パフォーマンスが低下
する。
クロック・サイクル（すなわちクロック低サイクル時）
の完全な第１のフェーズを必要とするため、ＯＥ信号は
クロック・サイクルの第２のフェーズまで発行を待たな
ければならず、その結果、ＯＥ信号を遅延させるとシス
テムが遅延し、従ってシステム・パフォーマンスが低下
する。
【０００５】プリチャージまたはリフレッシュ・サイク
ルを有する他の動的バスおよびシステムの例は、以下の
米国特許に記載されており、参照により本明細書に組み
込まれる。米国特許第５３３９４４８号「Microprocess
or With Improved InternalTransmission」（１９９４
年８月にタナカ等に対して発行され、日立製作所に譲渡
された）および米国特許第４９５６８２０号「Arbiter
Circuit for Establishing Priority Control of Read,
Write, and Refresh Operations With Respect to Mem
ory Array」（１９９０年９月にハシモトに対して発行
されテキサス・インスツルメンツ・インコーポレイテッ
ドに譲渡された）。
ルを有する他の動的バスおよびシステムの例は、以下の
米国特許に記載されており、参照により本明細書に組み
込まれる。米国特許第５３３９４４８号「Microprocess
or With Improved InternalTransmission」（１９９４
年８月にタナカ等に対して発行され、日立製作所に譲渡
された）および米国特許第４９５６８２０号「Arbiter
Circuit for Establishing Priority Control of Read,
Write, and Refresh Operations With Respect to Mem
ory Array」（１９９０年９月にハシモトに対して発行
されテキサス・インスツルメンツ・インコーポレイテッ
ドに譲渡された）。
【０００６】上記の特許は、プリチャージ／リフレッシ
ュ・システムを提供するが、１つのクロック・エッジで
すべてのプリチャージとＯＥ信号発行が行われる。従来
の技術は、クロック・サイクルの任意の時点でプリチャ
ージを行えるようにする単一の中央装置を使用したプリ
チャージの方法を開示していない。したがって、当技術
分野ではクロック・サイクルの任意の時点でプリチャー
ジを行うことができ、プリチャージ信号と同じクロック
・サイクルでＯＥ信号を発行してシステム・パフォーマ
ンスを向上させる動的バス・システムの必要が生じてい
る。
ュ・システムを提供するが、１つのクロック・エッジで
すべてのプリチャージとＯＥ信号発行が行われる。従来
の技術は、クロック・サイクルの任意の時点でプリチャ
ージを行えるようにする単一の中央装置を使用したプリ
チャージの方法を開示していない。したがって、当技術
分野ではクロック・サイクルの任意の時点でプリチャー
ジを行うことができ、プリチャージ信号と同じクロック
・サイクルでＯＥ信号を発行してシステム・パフォーマ
ンスを向上させる動的バス・システムの必要が生じてい
る。
【０００７】
【発明が解決しようとする課題】したがって、本発明の
利点は、クロック・サイクル内の任意の時点でバスのプ
リチャージを行えるようにする単一の中央プリチャージ
を有する動的バス・システムを提供することである。
利点は、クロック・サイクル内の任意の時点でバスのプ
リチャージを行えるようにする単一の中央プリチャージ
を有する動的バス・システムを提供することである。
【０００８】本発明の他の利点は、プリチャージ信号と
同じクロック・サイクルで出力イネーブル信号を発行す
ることができる動的バス・システムを提供することであ
る。
同じクロック・サイクルで出力イネーブル信号を発行す
ることができる動的バス・システムを提供することであ
る。
【０００９】
【課題を解決するための手段】本発明の上記およびその
他の利点は、ワンショット・ジェネレータおよび書込み
同期回路を備えた制御回路を、プルアップ／プルダウン
装置を有する論理出力モジュールと組み合わせて使用す
る中央プリチャージ装置を有する動的バス・システムに
よって実現される。
他の利点は、ワンショット・ジェネレータおよび書込み
同期回路を備えた制御回路を、プルアップ／プルダウン
装置を有する論理出力モジュールと組み合わせて使用す
る中央プリチャージ装置を有する動的バス・システムに
よって実現される。
【００１０】制御回路は、クロック信号を修正してきわ
めて短いパルスを有する信号を生成する。この短いパル
ス信号が中央プリチャージ装置を駆動し、出力イネーブ
ル（ＯＥ）信号と組み合わされ、同期出力イネーブル
（ＯＥ'）信号が生成される。ＯＥ'信号は論理出力モジ
ュールを介してデータ信号と組み合わされ、プルアップ
／ダウン装置をオン／オフし、したがって新たなクロッ
ク・サイクルの開始を待たずに動的バスにデータを書き
込むことができるようになる。
めて短いパルスを有する信号を生成する。この短いパル
ス信号が中央プリチャージ装置を駆動し、出力イネーブ
ル（ＯＥ）信号と組み合わされ、同期出力イネーブル
（ＯＥ'）信号が生成される。ＯＥ'信号は論理出力モジ
ュールを介してデータ信号と組み合わされ、プルアップ
／ダウン装置をオン／オフし、したがって新たなクロッ
ク・サイクルの開始を待たずに動的バスにデータを書き
込むことができるようになる。
【００１１】
【発明の実施の形態】本発明の前記およびその他の目的
および利点は、添付図面に図示されている本発明の好ま
しい実施例の以下の具体的な説明から明らかになろう。
および利点は、添付図面に図示されている本発明の好ま
しい実施例の以下の具体的な説明から明らかになろう。
【００１２】図１を参照すると、本発明の動的バス・シ
ステム・アーキテクチャ１０が示されている。図の回路
では、単一の中央プリチャージＴ６が１２８ビットの内
部動的バス２０１の各線に接続され、プリチャージ中に
動的バス２０１を高電圧レベルにする。論理出力モジュ
ールすなわち論理ブロック１１、１２、および１３は、
データ信号と同期出力イネーブル（ＯＥ'）信号（ＯＥ
１'、ＯＥ２'、およびＯＥ３'）の「ＡＮＤ」をとるＡ
ＮＤゲートを含む。これらの論理ブロックは、ＡＮＤゲ
ートの出力端と動的バス２０１に接続するプルダウン装
置Ｔ１〜Ｔ３も含む。論理ブロック１１、１２、および
１３は、それぞれのＯＥ'信号が発行されると動的バス
にデータを書き込む書込み装置として機能する。
ステム・アーキテクチャ１０が示されている。図の回路
では、単一の中央プリチャージＴ６が１２８ビットの内
部動的バス２０１の各線に接続され、プリチャージ中に
動的バス２０１を高電圧レベルにする。論理出力モジュ
ールすなわち論理ブロック１１、１２、および１３は、
データ信号と同期出力イネーブル（ＯＥ'）信号（ＯＥ
１'、ＯＥ２'、およびＯＥ３'）の「ＡＮＤ」をとるＡ
ＮＤゲートを含む。これらの論理ブロックは、ＡＮＤゲ
ートの出力端と動的バス２０１に接続するプルダウン装
置Ｔ１〜Ｔ３も含む。論理ブロック１１、１２、および
１３は、それぞれのＯＥ'信号が発行されると動的バス
にデータを書き込む書込み装置として機能する。
【００１３】動的バス２０１には高インピーダンス・ラ
ッチ１８とオフ・チップ・ドライバ１４が接続され、オ
フ・チップ・ドライバ１４はデータを駆動して外部バス
１６に送る。中央制御回路２０は出力イネーブル信号入
力（ＯＥ１、ＯＥ２、およびＯＥ３）とクロック信号
（ＣＬＫ）を受け取る。中央制御回路２０からはＯＥ'
信号（ＯＥ１'、ＯＥ２'、およびＯＥ３'）とプリチャ
ージ信号２０２が出力される。プリチャージ信号２０２
は単一のプルアップ・プリチャージ装置Ｔ６のオン／オ
フを行う。プルアップ／ダウン装置としてＰ型トランジ
スタとＮ型トランジスタが図示されているが、他の適合
する装置も使用することができ、本発明の範囲に含まれ
る。
ッチ１８とオフ・チップ・ドライバ１４が接続され、オ
フ・チップ・ドライバ１４はデータを駆動して外部バス
１６に送る。中央制御回路２０は出力イネーブル信号入
力（ＯＥ１、ＯＥ２、およびＯＥ３）とクロック信号
（ＣＬＫ）を受け取る。中央制御回路２０からはＯＥ'
信号（ＯＥ１'、ＯＥ２'、およびＯＥ３'）とプリチャ
ージ信号２０２が出力される。プリチャージ信号２０２
は単一のプルアップ・プリチャージ装置Ｔ６のオン／オ
フを行う。プルアップ／ダウン装置としてＰ型トランジ
スタとＮ型トランジスタが図示されているが、他の適合
する装置も使用することができ、本発明の範囲に含まれ
る。
【００１４】図２に図１の中央制御回路２０の詳細な回
路を示す。一連のインバータとＡＮＤゲート（ワンショ
ット・ジェネレータ）を含むパルス発生装置３２が、入
力クロック信号（ＣＬＫ）から第１および第２のパルス
Ｐ１およびＰ２を生成する。第１および第２のパルスの
期間は互いに等しいが、第２のパルスＰ２は第１のパル
スＰ１から時間的にずれている。第１と第２のパルスＰ
１およびＰ２は両方とも、信号ＣＬＫのクロック・パル
スの期間より短い。
路を示す。一連のインバータとＡＮＤゲート（ワンショ
ット・ジェネレータ）を含むパルス発生装置３２が、入
力クロック信号（ＣＬＫ）から第１および第２のパルス
Ｐ１およびＰ２を生成する。第１および第２のパルスの
期間は互いに等しいが、第２のパルスＰ２は第１のパル
スＰ１から時間的にずれている。第１と第２のパルスＰ
１およびＰ２は両方とも、信号ＣＬＫのクロック・パル
スの期間より短い。
【００１５】第１および第２のパルスは第１の論理装置
３４に送られ、第１の論理装置３４はプリチャージ信号
（ＰＲＥＣＨＧ）２０２を出力する。プリチャージ信号
（ＰＲＥＣＨＧ）２０２は、第１のパルス期間より短い
期間のあいだイネーブルされる。第１の論理装置３４
は、第１のパルスと第２のパルスの「ＮＡＮＤ」をとる
ＮＡＮＤゲートを含む。短縮されたパルス（ＰＲＥＣＨ
Ｇ）２０２が図１のプリチャージ装置Ｔ６に送られ、Ｔ
６をオンにすることによってバス２０１を高にプリチャ
ージする。本発明の１つの重要な態様は、短縮されたパ
ルス（ＰＲＥＣＨＧ）２０２がクロック・サイクルの開
始時に発生しなくてもよい点である。このパルスはサイ
クル中の任意の時点で発生することができ、その際、Ｏ
Ｅ信号に合わせて適切な調整が行われ、したがってクロ
ックの立ち上がり区間または立ち下がり区間によって制
約されない。
３４に送られ、第１の論理装置３４はプリチャージ信号
（ＰＲＥＣＨＧ）２０２を出力する。プリチャージ信号
（ＰＲＥＣＨＧ）２０２は、第１のパルス期間より短い
期間のあいだイネーブルされる。第１の論理装置３４
は、第１のパルスと第２のパルスの「ＮＡＮＤ」をとる
ＮＡＮＤゲートを含む。短縮されたパルス（ＰＲＥＣＨ
Ｇ）２０２が図１のプリチャージ装置Ｔ６に送られ、Ｔ
６をオンにすることによってバス２０１を高にプリチャ
ージする。本発明の１つの重要な態様は、短縮されたパ
ルス（ＰＲＥＣＨＧ）２０２がクロック・サイクルの開
始時に発生しなくてもよい点である。このパルスはサイ
クル中の任意の時点で発生することができ、その際、Ｏ
Ｅ信号に合わせて適切な調整が行われ、したがってクロ
ックの立ち上がり区間または立ち下がり区間によって制
約されない。
【００１６】ＮＯＲゲートとＡＮＤゲートを含む第２の
論理装置３６が、パルス発生装置３２と出力イネーブル
入力ＯＥ１を図１に示すような論理ブロック１１に結合
する。同様に、論理装置３７および３８が、パルス発生
装置３２とＯＥ入力ＯＥ２およびＯＥ３をそれぞれ論理
ブロック１２および１３に結合する。第２の論理装置３
６、３７、および３８から出力される同期ＯＥ'信号
（ＯＥ１'、ＯＥ２'、およびＯＥ３'）は、第１のパル
スＰ１と第２のパルスＰ２との「ＮＯＲ」とＯＥ信号入
力との「ＮＡＮＤ」によって生成される。ＯＥ'信号の
発行は、プリチャージ信号のオフと連動する。したがっ
て、プリチャージ装置が非活動状態のときにのみデータ
が動的バスに書き込まれ、バスの衝突が回避される。そ
の結果の回路によって、データ書込みの前にバスがプリ
チャージされるだけでなく、ＯＥ'信号（ＯＥ１'、ＯＥ
２'、およびＯＥ３'）も、クロック信号の次のフェーズ
に結びつけられないため同じクロック・フェーズ中にプ
リチャージ信号として発行することができるようにな
る。
論理装置３６が、パルス発生装置３２と出力イネーブル
入力ＯＥ１を図１に示すような論理ブロック１１に結合
する。同様に、論理装置３７および３８が、パルス発生
装置３２とＯＥ入力ＯＥ２およびＯＥ３をそれぞれ論理
ブロック１２および１３に結合する。第２の論理装置３
６、３７、および３８から出力される同期ＯＥ'信号
（ＯＥ１'、ＯＥ２'、およびＯＥ３'）は、第１のパル
スＰ１と第２のパルスＰ２との「ＮＯＲ」とＯＥ信号入
力との「ＮＡＮＤ」によって生成される。ＯＥ'信号の
発行は、プリチャージ信号のオフと連動する。したがっ
て、プリチャージ装置が非活動状態のときにのみデータ
が動的バスに書き込まれ、バスの衝突が回避される。そ
の結果の回路によって、データ書込みの前にバスがプリ
チャージされるだけでなく、ＯＥ'信号（ＯＥ１'、ＯＥ
２'、およびＯＥ３'）も、クロック信号の次のフェーズ
に結びつけられないため同じクロック・フェーズ中にプ
リチャージ信号として発行することができるようにな
る。
【００１７】図３および図４に、従来の技術の動的バス
・システムと本発明の動的バス・システムのシステム・
パフォーマンスの差を示す。従来の技術の動的バス・シ
ステムのタイミング図を図３に示す。図のように、バス
のプリチャージはクロック（ＣＬＫ）のクロック高フェ
ーズ中に行われる。プリチャージ信号（ＰＲＥＣＨＧ）
がクロック高サイクル全体で発行される。クロック低フ
ェーズは、ＯＥ信号の発行とバス（ＢＵＳ）への書込み
に使用される。データは時点ｔ1で書き込まれる。
・システムと本発明の動的バス・システムのシステム・
パフォーマンスの差を示す。従来の技術の動的バス・シ
ステムのタイミング図を図３に示す。図のように、バス
のプリチャージはクロック（ＣＬＫ）のクロック高フェ
ーズ中に行われる。プリチャージ信号（ＰＲＥＣＨＧ）
がクロック高サイクル全体で発行される。クロック低フ
ェーズは、ＯＥ信号の発行とバス（ＢＵＳ）への書込み
に使用される。データは時点ｔ1で書き込まれる。
【００１８】図４に本発明のタイミング図を示す。この
図では、プリチャージ信号（ＰＲＥＣＨＧ）がクロック
高フェーズの始めに発行される。この例で示されている
プリチャージ信号はクロック・サイクルの始めに限らず
クロック高フェーズの始めに発生しているが、前述のよ
うにプリチャージ信号はクロック・サイクル中のどの時
点でも発生することが可能である。図２の中央制御回路
のため、プリチャージ信号（ＰＲＥＣＨＧ）は短いパル
スとなる。
図では、プリチャージ信号（ＰＲＥＣＨＧ）がクロック
高フェーズの始めに発行される。この例で示されている
プリチャージ信号はクロック・サイクルの始めに限らず
クロック高フェーズの始めに発生しているが、前述のよ
うにプリチャージ信号はクロック・サイクル中のどの時
点でも発生することが可能である。図２の中央制御回路
のため、プリチャージ信号（ＰＲＥＣＨＧ）は短いパル
スとなる。
【００１９】ＯＥ信号およびＰＲＥＣＨＧ信号の発行
後、同期ＯＥ'信号を発行することができる。図のよう
に、（ＰＲＥＣＨＧ）パルスが短縮されているため、プ
リチャージ信号（ＰＲＥＣＨＧ）と同じクロック・サイ
クルのフェーズ中にＯＥ'信号を発行することができる
ようになる。その場合、図３に示す時点ｔ1ではなく時
点ｔ0でデータをバスに書き込むことができる。したが
って、従来の技術のシステムに対する本発明のシステム
のパフォーマンス利得はｔ1−ｔ0となる。
後、同期ＯＥ'信号を発行することができる。図のよう
に、（ＰＲＥＣＨＧ）パルスが短縮されているため、プ
リチャージ信号（ＰＲＥＣＨＧ）と同じクロック・サイ
クルのフェーズ中にＯＥ'信号を発行することができる
ようになる。その場合、図３に示す時点ｔ1ではなく時
点ｔ0でデータをバスに書き込むことができる。したが
って、従来の技術のシステムに対する本発明のシステム
のパフォーマンス利得はｔ1−ｔ0となる。
【００２０】本発明をその好ましい実施例を参照しなが
ら図示し、説明したが、当業者なら本発明の精神および
範囲から逸脱することなく、本発明の態様および詳細に
上記およびその他の変更を加えることができることが理
解されよう。
ら図示し、説明したが、当業者なら本発明の精神および
範囲から逸脱することなく、本発明の態様および詳細に
上記およびその他の変更を加えることができることが理
解されよう。
【００２１】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２２】（１）動的バスに結合され、前記動的バス
にデータを書き込む書込み装置と、前記動的バスに結合
され、前記動的バスをプリチャージするプリチャージ装
置と、クロック・パルスを受信するクロック入力と前記
プリチャージ装置と出力イネーブル入力と前記書込み装
置とに結合され、前記動的バスへデータの書込みと前記
動的バスのプリチャージの両方を制御する制御装置とを
含む動的バスへの制御された書込みのためのシステムで
あって、前記制御装置が、第２のパルスが第１のパルス
から時間的にずれており、第１のパルスと第２のパルス
の期間が前記クロック・パルスより短い、期間の等しい
第１および第２のパルスを発生する、前記クロック入力
に結合されたパルス発生装置と、前記パルス発生装置と
前記プリチャージ装置の間に結合され、前記第１のパル
ス期間より短い期間のあいだ前記プリチャージ装置をイ
ネーブルする第１の論理装置と、前記パルス発生装置と
前記出力イネーブル入力と前記書込み装置とに結合さ
れ、プリチャージ装置が非活動状態のときにのみ前記動
的バスへのデータ書込みをイネーブルする第２の論理装
置とを備えるシステム。 （２）前記第１の論理装置が、前記クロック・パルスか
ら時間的にずれたプリチャージ・パルスを発生すること
を特徴とする、上記（１）に記載のシステム。 （３）前記書込み装置と前記プリチャージ装置が同じク
ロック・パルス内でイネーブルされることを特徴とす
る、上記（１）に記載のシステム。 （４）動的バスのプリチャージを有する動的バスへの制
御された書込みを同期化する方法であって、パルス発生
装置にクロック・パルスを入力するステップと、第２の
パルスが第１のパルスから時間的にずれており、第１の
パルスと第２のパルスの期間が前記クロック・パルスよ
り短い、期間の等しい第１のパルスと第２のパルスを、
前記パルス発生装置によって前記クロック・パルスから
生成するステップと、前記プリチャージ・パルスの期間
が前記第１のパルスよりも短い、プリチャージ・パルス
を前記第１のパルスと前記第２のパルスから生成するス
テップと、前記プリチャージ・パルスの前記期間のあい
だプリチャージ装置をイネーブルするステップと、前記
第１のパルスと前記第２のパルスから同期出力イネーブ
ル信号を生成するステップと、前記プリチャージ装置が
非活動状態のときにのみ前記動的バス上にデータを書き
込むように、前記同期出力イネーブル信号によって書込
み装置をイネーブルするステップとを含む方法。 （５）前記プリチャージ・パルスが前記クロック・パル
スに対してずれていることを特徴とする、上記（４）に
記載の方法。 （６）前記書込み装置と前記プリチャージ装置が同じク
ロック・パルス内でイネーブルされることを特徴とす
る、上記（４）に記載の方法。 （７）動的バスに結合され、前記動的バスにデータを書
き込む書込み装置と、前記動的バスに結合され、前記動
的バスをプリチャージするプリチャージ装置と、クロッ
ク・パルスを受信するクロック入力と前記プリチャージ
装置と出力イネーブル入力と前記書込み装置とに結合さ
れ、前記動的バスへのデータ書込みと前記動的バスのプ
リチャージの両方を制御する制御装置とを含み、前記制
御装置が、前記クロック入力と前記プリチャージ装置の
間に結合され、前記プリチャージ装置を前記クロック・
パルスよりも短い期間のあいだイネーブルする第１の論
理装置と、前記第１の論理装置と電気的に連動し、前記
書込み装置に結合されて、前記プリチャージ装置がオフ
になるとただちに前記動的バスへのデータ書込みをイネ
ーブルする第２の論理装置とを含む、動的バスへの制御
された書込みのためのシステム。 （８）前記プリチャージ装置の前記イネーブルと前記プ
リチャージ装置のオフと前記動的バスへのデータ書込み
とが同じクロック・サイクル中に行われることを特徴と
する、上記（７）に記載のシステム。 （９）動的バスに結合され、動的バスにデータを書き込
む書込み装置と、動的バスに結合され、動的バスをプリ
チャージするプリチャージ装置と、動的バスとプリチャ
ージ装置と書込み装置とに結合され、クロック・サイク
ルの１つのフェーズで動的バスのプリチャージを行うよ
うにプリチャージ装置を制御し、クロック・サイクルの
１つのフェーズ中に動的バスへのデータの書込みを行う
ように書込み装置を制御する制御手段とを含む、動的バ
スへの制御された書込みのためのシステム。 （１０）前記制御手段が、クロック入力と、クロック入
力とプリチャージ装置の間に結合され、クロック・サイ
クルの１つのフェーズよりも短い期間のあいだプリチャ
ージ装置をイネーブルする第１の論理装置とをさらに含
むことを特徴とする、上記（９）に記載のシステム。 （１１）前記制御手段が、第１の論理装置と電気的に連
動し、書込み装置に結合されて、プリチャージ装置がオ
フになるとただちに動的バスにデータを書き込むことが
できるようにする第２の論理装置とをさらに含むことを
特徴とする、上記（１０）に記載のシステム。
にデータを書き込む書込み装置と、前記動的バスに結合
され、前記動的バスをプリチャージするプリチャージ装
置と、クロック・パルスを受信するクロック入力と前記
プリチャージ装置と出力イネーブル入力と前記書込み装
置とに結合され、前記動的バスへデータの書込みと前記
動的バスのプリチャージの両方を制御する制御装置とを
含む動的バスへの制御された書込みのためのシステムで
あって、前記制御装置が、第２のパルスが第１のパルス
から時間的にずれており、第１のパルスと第２のパルス
の期間が前記クロック・パルスより短い、期間の等しい
第１および第２のパルスを発生する、前記クロック入力
に結合されたパルス発生装置と、前記パルス発生装置と
前記プリチャージ装置の間に結合され、前記第１のパル
ス期間より短い期間のあいだ前記プリチャージ装置をイ
ネーブルする第１の論理装置と、前記パルス発生装置と
前記出力イネーブル入力と前記書込み装置とに結合さ
れ、プリチャージ装置が非活動状態のときにのみ前記動
的バスへのデータ書込みをイネーブルする第２の論理装
置とを備えるシステム。 （２）前記第１の論理装置が、前記クロック・パルスか
ら時間的にずれたプリチャージ・パルスを発生すること
を特徴とする、上記（１）に記載のシステム。 （３）前記書込み装置と前記プリチャージ装置が同じク
ロック・パルス内でイネーブルされることを特徴とす
る、上記（１）に記載のシステム。 （４）動的バスのプリチャージを有する動的バスへの制
御された書込みを同期化する方法であって、パルス発生
装置にクロック・パルスを入力するステップと、第２の
パルスが第１のパルスから時間的にずれており、第１の
パルスと第２のパルスの期間が前記クロック・パルスよ
り短い、期間の等しい第１のパルスと第２のパルスを、
前記パルス発生装置によって前記クロック・パルスから
生成するステップと、前記プリチャージ・パルスの期間
が前記第１のパルスよりも短い、プリチャージ・パルス
を前記第１のパルスと前記第２のパルスから生成するス
テップと、前記プリチャージ・パルスの前記期間のあい
だプリチャージ装置をイネーブルするステップと、前記
第１のパルスと前記第２のパルスから同期出力イネーブ
ル信号を生成するステップと、前記プリチャージ装置が
非活動状態のときにのみ前記動的バス上にデータを書き
込むように、前記同期出力イネーブル信号によって書込
み装置をイネーブルするステップとを含む方法。 （５）前記プリチャージ・パルスが前記クロック・パル
スに対してずれていることを特徴とする、上記（４）に
記載の方法。 （６）前記書込み装置と前記プリチャージ装置が同じク
ロック・パルス内でイネーブルされることを特徴とす
る、上記（４）に記載の方法。 （７）動的バスに結合され、前記動的バスにデータを書
き込む書込み装置と、前記動的バスに結合され、前記動
的バスをプリチャージするプリチャージ装置と、クロッ
ク・パルスを受信するクロック入力と前記プリチャージ
装置と出力イネーブル入力と前記書込み装置とに結合さ
れ、前記動的バスへのデータ書込みと前記動的バスのプ
リチャージの両方を制御する制御装置とを含み、前記制
御装置が、前記クロック入力と前記プリチャージ装置の
間に結合され、前記プリチャージ装置を前記クロック・
パルスよりも短い期間のあいだイネーブルする第１の論
理装置と、前記第１の論理装置と電気的に連動し、前記
書込み装置に結合されて、前記プリチャージ装置がオフ
になるとただちに前記動的バスへのデータ書込みをイネ
ーブルする第２の論理装置とを含む、動的バスへの制御
された書込みのためのシステム。 （８）前記プリチャージ装置の前記イネーブルと前記プ
リチャージ装置のオフと前記動的バスへのデータ書込み
とが同じクロック・サイクル中に行われることを特徴と
する、上記（７）に記載のシステム。 （９）動的バスに結合され、動的バスにデータを書き込
む書込み装置と、動的バスに結合され、動的バスをプリ
チャージするプリチャージ装置と、動的バスとプリチャ
ージ装置と書込み装置とに結合され、クロック・サイク
ルの１つのフェーズで動的バスのプリチャージを行うよ
うにプリチャージ装置を制御し、クロック・サイクルの
１つのフェーズ中に動的バスへのデータの書込みを行う
ように書込み装置を制御する制御手段とを含む、動的バ
スへの制御された書込みのためのシステム。 （１０）前記制御手段が、クロック入力と、クロック入
力とプリチャージ装置の間に結合され、クロック・サイ
クルの１つのフェーズよりも短い期間のあいだプリチャ
ージ装置をイネーブルする第１の論理装置とをさらに含
むことを特徴とする、上記（９）に記載のシステム。 （１１）前記制御手段が、第１の論理装置と電気的に連
動し、書込み装置に結合されて、プリチャージ装置がオ
フになるとただちに動的バスにデータを書き込むことが
できるようにする第２の論理装置とをさらに含むことを
特徴とする、上記（１０）に記載のシステム。
【図１】本発明の回路図である。
【図２】図１の中央処理回路の拡大図である。
【図３】従来の技術の動的バスのタイミング図である。
【図４】図１および図２の回路のタイミング図である。
１０ 動的バス・システム・アーキテクチャ １１ 論理ブロック １２ 論理ブロック １３ 論理ブロック １４ オフ・チップ・ドライバ １６ 外部バス １８ 高インピーダンス・ラッチ ２０ 中央制御回路 ３２ パルス発生装置 ３４ 論理装置 ３６ 論理装置 ２０１ 動的バス ２０２ プリチャージ信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・アトキンソン・フィフィールド アメリカ合衆国05489 バーモント州アン ダーヒルポーカー・ヒル・ロード アー ル・アール・ナンバー１ ボックス7470 (72)発明者 クリストファー・ポール・ミラー アメリカ合衆国05489 バーモント州アン ダーヒルポーカー・ヒル・ロード アー ル・アール・ナンバー１ ボックス7740 (72)発明者 ロバート・エドワード・ブッシュ アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション オールド・ステ ージ・ロード 620
Claims (11)
- 【請求項１】動的バスに結合され、前記動的バスにデー
タを書き込む書込み装置と、 前記動的バスに結合され、前記動的バスをプリチャージ
するプリチャージ装置と、 クロック・パルスを受信するクロック入力と前記プリチ
ャージ装置と出力イネーブル入力と前記書込み装置とに
結合され、前記動的バスへデータの書込みと前記動的バ
スのプリチャージの両方を制御する制御装置とを含む動
的バスへの制御された書込みのためのシステムであっ
て、 前記制御装置が、 第２のパルスが第１のパルスから時間的にずれており、
第１のパルスと第２のパルスの期間が前記クロック・パ
ルスより短い、期間の等しい第１および第２のパルスを
発生する、前記クロック入力に結合されたパルス発生装
置と、 前記パルス発生装置と前記プリチャージ装置の間に結合
され、前記第１のパルス期間より短い期間のあいだ前記
プリチャージ装置をイネーブルする第１の論理装置と、 前記パルス発生装置と前記出力イネーブル入力と前記書
込み装置とに結合され、プリチャージ装置が非活動状態
のときにのみ前記動的バスへのデータ書込みをイネーブ
ルする第２の論理装置とを備えるシステム。 - 【請求項２】前記第１の論理装置が、前記クロック・パ
ルスから時間的にずれたプリチャージ・パルスを発生す
ることを特徴とする、請求項１に記載のシステム。 - 【請求項３】前記書込み装置と前記プリチャージ装置が
同じクロック・パルス内でイネーブルされることを特徴
とする、請求項１に記載のシステム。 - 【請求項４】動的バスのプリチャージを有する動的バス
への制御された書込みを同期化する方法であって、 パルス発生装置にクロック・パルスを入力するステップ
と、 第２のパルスが第１のパルスから時間的にずれており、
第１のパルスと第２のパルスの期間が前記クロック・パ
ルスより短い、期間の等しい第１のパルスと第２のパル
スを、前記パルス発生装置によって前記クロック・パル
スから生成するステップと、 前記プリチャージ・パルスの期間が前記第１のパルスよ
りも短い、プリチャージ・パルスを前記第１のパルスと
前記第２のパルスから生成するステップと、 前記プリチャージ・パルスの前記期間のあいだプリチャ
ージ装置をイネーブルするステップと、 前記第１のパルスと前記第２のパルスから同期出力イネ
ーブル信号を生成するステップと、 前記プリチャージ装置が非活動状態のときにのみ前記動
的バス上にデータを書き込むように、前記同期出力イネ
ーブル信号によって書込み装置をイネーブルするステッ
プとを含む方法。 - 【請求項５】前記プリチャージ・パルスが前記クロック
・パルスに対してずれていることを特徴とする、請求項
４に記載の方法。 - 【請求項６】前記書込み装置と前記プリチャージ装置が
同じクロック・パルス内でイネーブルされることを特徴
とする、請求項４に記載の方法。 - 【請求項７】動的バスに結合され、前記動的バスにデー
タを書き込む書込み装置と、 前記動的バスに結合され、前記動的バスをプリチャージ
するプリチャージ装置と、 クロック・パルスを受信するクロック入力と前記プリチ
ャージ装置と出力イネーブル入力と前記書込み装置とに
結合され、前記動的バスへのデータ書込みと前記動的バ
スのプリチャージの両方を制御する制御装置とを含み、 前記制御装置が、 前記クロック入力と前記プリチャージ装置の間に結合さ
れ、前記プリチャージ装置を前記クロック・パルスより
も短い期間のあいだイネーブルする第１の論理装置と、 前記第１の論理装置と電気的に連動し、前記書込み装置
に結合されて、前記プリチャージ装置がオフになるとた
だちに前記動的バスへのデータ書込みをイネーブルする
第２の論理装置とを含む、動的バスへの制御された書込
みのためのシステム。 - 【請求項８】前記プリチャージ装置の前記イネーブルと
前記プリチャージ装置のオフと前記動的バスへのデータ
書込みとが同じクロック・サイクル中に行われることを
特徴とする、請求項７に記載のシステム。 - 【請求項９】動的バスに結合され、動的バスにデータを
書き込む書込み装置と、 動的バスに結合され、動的バスをプリチャージするプリ
チャージ装置と、 動的バスとプリチャージ装置と書込み装置とに結合さ
れ、クロック・サイクルの１つのフェーズで動的バスの
プリチャージを行うようにプリチャージ装置を制御し、
クロック・サイクルの１つのフェーズ中に動的バスへの
データの書込みを行うように書込み装置を制御する制御
手段とを含む、動的バスへの制御された書込みのための
システム。 - 【請求項１０】前記制御手段が、 クロック入力と、 クロック入力とプリチャージ装置の間に結合され、クロ
ック・サイクルの１つのフェーズよりも短い期間のあい
だプリチャージ装置をイネーブルする第１の論理装置と
をさらに含むことを特徴とする、請求項９に記載のシス
テム。 - 【請求項１１】前記制御手段が、 第１の論理装置と電気的に連動し、書込み装置に結合さ
れて、プリチャージ装置がオフになるとただちに動的バ
スにデータを書き込むことができるようにする第２の論
理装置とをさらに含むことを特徴とする、請求項１０に
記載のシステム。
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|---|---|---|---|
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