KR20000076642A - 다이나믹 논리 회로 - Google Patents

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KR20000076642A
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도시아끼 키리하타
게르트 프랑코브스키
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인피니언 테크놀로지스 노쓰 아메리카 코포레이션
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
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Abstract

충전 회로를 가지는 다이나믹 논리 회로는 전압 공급기에 결합하기 위하여 제공된 제 1 소스/드레인 전극 및 노드에 접속된 제 2 소스/드레인 전극을 가지는 제 1 트랜지스터를 포함한다. 충전 회로는 노드상을 최초 충전하기 위하여 전압 공급기를 노드에 결합한다. 데이타 전달 회로는 미리 충전된 노드가 입력 데이타에 따라 방전되거나 유지되도록 노드 대 노드에 입력 데이타를 전달하기 위하여, 입력 스트로브 펄스에 결합하기 위하여 제공된 게이트, 노드에 접속된 제 1 소스/드레인 전극, 및 입력 데이타 및 입력 스트로브 펄스에 응답하는 제 2 소스/드레인 전극을 가지는 제 2 트랜지스터를 제공한다. 출력 회로는 노드의 데이타를 출력에 결합하기 위하여 출력 스트로브 펄스에 응답한다. 출력 스트로브 펄스의 트레일링 에지 검출기는 출력에 데이타의 결합이 완료되고 추후 스트로브 펄스에 대한 높은 레벨에서 노드를 미리 충전하는 시간을 검출한다.

Description

다이나믹 논리 회로 {DYNAMIC LOGIC CIRCUIT}
본 발명은 논리 회로 및 특히 다이나믹 논리 회로에 관한 것이다.
종래에 잘 공지된 바와같이, 데이타 저장은 많은 응용에 요구된다. 하나의 저장 회로는 선입선출(FIFO) 회로이다. FIFO 회로는 일반적으로 FIFO 입력에 공급된 데이타 및 FIFO로부터 판독된 데이타 사이의 변화, 또는 제어, 지연, 또는 대기 시간에 사용된다. 이런 대기시간 제어는 예를들어 파이프라인 동작의 동기화 단계에서 중요하다. 도 1은 스테이지 0 드라이버 100 및 스테이지 1 FIFO 저장 섹션(110)을 포함하는 버스 아키텍쳐, 또는 시스템(10)을 도시한다. 드라이버(100)는 CMOS 드라이버이고, 여기서 인버터는 도시된 바와 같이 배열된 한쌍의 CMOS 트랜지스터(101, 102)를 가진다. 드라이버(100)는 RWD상 데이타를 위해 FIFO 저장 섹션(110)쪽으로 버스 RWD를 구동하기 위하여 사용된다. 데이타는 임의의 대기시간후 출력 라인(DQ)에 전달된다. 특히, 트랜지스터(101)는 +2.1 볼트 공급기에 접속된 소스, 라인(103)에 공급된 논리 입력 신호에 접속된 게이트, 및 n-채널 MOSFET(102)의 소스에 접속된 드레인을 가지는 p-채널 MOSFET이다. MOSFET(102)의 게이트는 라인(103)에 접속되고, MOSFET(102)의 드레인은 기준 전위(접지)에 접속된다. 라인(103)에 공급된 논리 입력 신호는 접지(즉, 논리 0, 여기서 "로우(low)") 및 +2.1 볼트(즉, 논리 1, 여기서 "하이(high)") 사이에서 변화한다. 트랜지스터(102)는 임계 레벨을 가진다. 여기서 0.6 볼트이다. 따라서, 논리 입력 신호가 논리 0일때, 인버터의 출력, 즉 판독-기입-드라이브(RWD) 버스는 2.1 볼트가되고, 다른 한편 입력 논리 신호가 논리 1일때, 버스 RWD는 0 볼트가 된다. 이 실시예에서, RWD 버스는 저항성(대략 200 ohms) 및 용량성(대략 5pF)인 대략 6 mm이다.
스테이지 1 FIFO는 저장 섹션(110)을 포함한다. 저장 섹션은 지시된 바와같이 다수, 여기서 3개의 병렬 저장 유니트 또는 레지스터(1101-1103)를 포함한다. 각각 하나의 저장 레지스터(1101-1103)는 예시적인 구성과 동일하고, 여기서 레지스터(1101)는 상세히 도시된다. 각각 하나의 레지스터(1101-1103)는 지시된 바와같이 각각 라인(PNTi1, PNTo1; PNTi2, PNTo2; 및 PNTi3, PNTo3)상 스트로브(strobe) 펄스 쌍에 의해 공급된다. 라인 PNTi1, PNTi2, 및 PNTi3는 때때로 포인터 입력 라인으로서 불린다. 라인 PNTo1, PNTo2, 및 PNTo3는 때때로 출력 라인으로서 불린다. 스트로브 펄스 PNTi1, PNTo1; PNTi2, PNTo2; 및 PNTi3, PNTo3의 전압 스윙(swing)은 0 볼트(즉, "로우", 또는 논리 0) 내지 +2.1 볼트(즉, "하이" 또는 논리 1)이다.
따라서, 예시적인 레지스터(1101)를 고려하여, 상기 레지스터(1101)는 지시된 바와같이 입력 CMOS 트랜지스터 전송 또는 전달 게이트(120), 출력 CMOS 전송 게이트(140), 및 입력 CMOS 전송 게이트(120)와 출력 CMOS 전송 게이트(140) 사이에 결합된 래치(130)를 포함한다. 입력 CMOS 전송 게이트(120)는 PNTi1 라인에 접속된 게이트를 가지는 n-채널 MOSFET(121) 및 p-채널 MOSFET(123)을 포함한다; 상기 MOSFET(123)의 게이트는 인버터를 통하여 상기 PNTi1 라인에 접속된다. MOSFET(121, 123)의 소스는 일반적으로 RWD 버스에 접속된다. 래치(130)는 지시된 바와같이 통상적인 방식으로 접속된 한쌍의 인버터를 포함한다. 출력 CMOS 전송 게이트(140)는 PNTo1 라인에 접속된 게이트를 가지는 n-채널 MOSFET(141) 및 p-채널 MOSFET(143)을 포함한다; MOSFET(143)의 게이트는 지시된 바와같이 인버터를 통하여 상기 PNTo1 라인에 접속된다. MOSFET(141, 143)의 소스는 일반적으로 래치(130)의 출력에 접속되고 드레인은 데이타-출력 라인(DQ)에 접속된다. 따라서, 출력 CMOS 전송 게이트(140)의 출력은 라인(DQ)상에 나타난다.
동작시, FIFO 저장 섹션(110)이 도 2a에 도시된 클럭 펄스(CLK)를 생성하는 마스터 클럭(도시되지 않음)에 의해 공급되는 제어 신호를 동작시킨다. 다음, 스트로브 펄스가 도 2b, 2c 및 2d에 도시된 바와같이 3개의 연속적인 클럭 펄스(CLK)의 시퀀스에 응답하여 PNTi1, PNTi2, PNTi3에 공급되는 것을 가정한다. 상기 예에서, 라인(103)상 제 1 논리 입력 신호는 CMOS 드라이버(100)에 의해 구동되고 스트로브 펄스(PNTi1)에 응답하여 입력 전송 게이트(120)를 통하여 통과할 것이고 래치(130)에 래치된다. 라인(103)상 제 2 논리 입력 신호는 스트로브 펄스(PNTi2)에 응답하여 레지스터(1102)에 래치된다. 유사한 방식으로, 라인(103)상 제 3 논리 입력 신호는 스트로브 펄스 PNTi3에 응답하여 레지스터(1103)에 래치될 것이다. FIFO(10)가 FIFO로서 동작하도록, 레지스터(1101)의 데이타(즉, 제 1 논리 입력 신호)는 레지스터(1101)가 RWD 버스상에 다시 추후의 데이타를 페치하도록 하게 하는 추후의 PNTi1전 라인(DQ)상에서 판독되어야 한다. 따라서, 이 예에서, 라인 PNTo1상 스트로브 펄스는 도 2e에 도시된 바와같이 스트로브 펄스 PNTo1 시간 동안, 또는 도 2f에 도시된 바와같이 스트로브 펄스 PNTi3의 시간 동안 발생할 수 있다. 즉, 레지스터의 래치된 데이타가 파괴되는 것을 방지하기 위하여, 래치된 데이타는 새로운 데이타가 동일 레지스터에 래치되기전에 레지스터 외부로 전달되어야 한다. 따라서, 각각의 입력 신호(즉, 데이타)는 데이타가 파괴되는 것을 방지하기 위하여 예를들어 3개의 레지스터에 1 또는 2의 클럭 펄스 대기시간을 가진다. N이 1보다 큰 정수인 N 레지스터를 가지는 FIFO의 보다 일반적인 경우를 고려하여, 대기시간은 1 내지 (N-1) 클럭 펄스이다. 따라서, 1 내지 (N-1)의 대기시간을 가변시킴으로써, 도시되지 않은 다음 스테이지에 대한 동기화는 파이프라인 동작시 최적화될수있다.
레지스터(1101, 1102또는 1103)의 래치에 저장된 데이타는 포인터 출력(PNTo1, PNTo2, PNTo3)이 CMOS 출력 전송 게이트(140)를 개방할때 데이타-출력에 전달된다. 저전압 RWD 시그널링은 드라이버(100)의 전류를 감소시키고, 시그널링 데이타 속도를 개선시킨다. 이 개념은 현재 및 미래 VLSI에 매우 중요하다. 이런 FIFO(10)는 저전압 개념을 사용하기 위하여 저전압 스윙 RWD 버스로부터 고전압 FIFO로 레벨 전환을 요구한다. 이런 전압 레벨 전환은 FIFO(10)의 속도를 감소시키고, 설계 공간을 증가시키는 부가적인 논리를 요구한다.
상기 기술에 잘 공지된 바와같이, 다이나믹 논리 회로는 도 1과 관련하여 상기된 바와같이 CMOS 형(즉, 스태틱) 논리로 얻을수있는 것보다 큰 요구 속도를 응용시 얻는다. 스태틱 논리와 달리, 다이나믹 논리 회로는 충전으로서 데이타를 저장한다. 따라서, 적당하게 동작시키기 위하여, 다이나믹 논리 회로의 노드는 다이나믹 논리 회로에 대한 입력 신호의 논리 상태에 응답하기전 미리 충전되어야 한다.
본 발명은 저전압 RWD 시그널링을 사용함으로써 드라이버의 전류를 감소시키고 시그널링 데이타 속도를 개선시키는 것이다.
도 1은 종래 기술에 따른 CMOS 버스 드라이버 및 CMOS FIFO 레지스터를 가지는 저전압 시그널링(signalling) 아키텍쳐의 블록도.
도 2a-2f는 도 1의 아키텍쳐를 이해하는데 유용한 타이밍 다이어그램.
도 3은 본 발명에 따른 NMOS 버스 드라이버 및 다이나믹 논리 FIFO 레지스터를 가지는 아키텍쳐의 블록도.
도 4a-4g는 도 3의 아키텍쳐 동작을 이해하는데 유용한 타이밍 다이어그램.
*도면의 주요 부분에 대한 부호의 설명*
20 : 저전압 아키텍쳐 200 : 드라이버
210 : 저장 섹션 260 : 출력 회로
270 : 리셋 회로
본 발명에 따라, 회로에는 상기 회로가 설정 조건으로 배치된후 데이타를 저장하기 위하여 제공된 저장 회로; 출력에 저장된 데이타를 결합하기 위하여 출력 스트로브 펄스에 응답하는 출력 회로; 및 출력 스트로브 펄스의 트레일링 에지(trailing edge)에 응답하여 저장 회로를 리세팅하기 위한 리셋 회로가 제공된다.
상기 장치를 사용하여, 저전압 버스 시그널링 아키텍쳐는 단지 NMOS 트랜지스터 및 다이나믹 논리 회로를 가지는 버스 드라이버를 통합할수있도록 제공된다.
다른 실시예에 따라, 회로는 노드의 최초 충전을 위하여 충전 회로가 제공된다. 또한 출력 스트로브 펄스에 응답하고 출력에 대한 노드에 데이타를 결합하고 출력 스트로브 펄스에 응답하여 노드를 충전하기 위한 출력 회로가 제공된다.
일실시예에서, 출력 회로는 출력 스트로브 펄스의 리딩 에지(leading edge)에 응답하여 출력에 노드의 데이타를 결합하고 출력 스트로브 펄스의 트레일링 에지에 응답하여 상기 노드를 충전한다.
본 발명의 다른 실시예에 따라, 회로에는 노드상 최초 충전을 위하여 충전 회로가 제공된다. 데이타 전달 회로가 포함된다. 데이타 전달 회로는 노드에 입력 데이타를 전달하기 위하여 입력 데이타 및 입력 스트로브 펄스에 응답한다. 대기시간은 노드에 데이타를 저장하기 위해 제공된다. 출력 회로는 출력에 래치된 데이타를 결합하고 출력 스트로브 펄스에 응답하여 노드를 충전하기 위하여 출력 스트로브 펄스에 응답한다.
일실시예에서, 출력 회로는 출력 스트로브 펄스의 리딩 에지에 응답하여 출력에 래치된 데이타를 결합하기 시작하고 출력 스트로브 펄스의 트레일링 에지에 응답하여 노드를 충전한다.
본 발명의 다른 실시예에 따라, 회로에는 전압 공급기에 결합하기 위하여 제공된 제 1 소스/드레인 전극 및 노드에 접속된 제 2 소스/드레인 전극을 가지는 제 1 트랜지스터를 포함하는 충전 회로가 제공된다. 충전 회로는 노드에 최초 충전을 위하여 노드에 전압 공급기를 결합한다. 데이타 전달 회로는 입력 데이타를 노드에 전달하기 위하여, 입력 스트로브 펄스에 결합하기 위해 제공된 게이트, 노드에 접속된 제 1 소스/드레인 전극, 및 입력 데이타 및 입력 스트로브 펄스에 응답하는 제 2 소스/드레인 전극을 가지는 제 2 트랜지스터를 포함한다.
일실시예에서, 출력 회로는 출력 스트로브 펄스의 리딩 에지에 응답하여 출력에 노드의 데이타를 결합하기 시작하고 출력 스트로브 펄스의 트레일링 에지에 응답하여 노드를 충전한다.
일실시예에서, 출력 회로는 출력 스트로브 펄스의 트레일링 에지에 응답하여 제 1 트랜지스터의 게이트에 펄스를 형성한다.
본 발명의 이들 및 다른 특징은 첨부 도면과 함께 판독될때 다음 상세한 설명으로부터 쉽게 이해될 것이다.
도 3을 참조하여, NMOS 버스 드라이버 및 다이나믹 논리 FIFO 레지스터를 가지는 저전압 아키텍쳐(20)는 라인(203)(여기서 저전압 버스 RWD)상 입력 논리 신호에 의해 공급된 드라이버(200)(즉, 모든 n-채널 MOSFET(즉, NMOS 트랜지스터) 인버터); 및 저장 섹션(210)(즉, FIFO 레지스터)를 포함한다. 이후에 상세히 기술될 바와같이, 저장 섹션(210)은 저장 회로, 예를들어 상기 섹션(210)이 설정 조건에 배치된후 데이타를 저장하기 위하여 제공된 래치(250); 및 출력(DQ)에 저장된 데이타를 결합하기 위한 출력 스트로브 펄스 PNTo1에 응답하는 출력 회로(260) 및 출력 스트로브 펄스 PNTo1의 트레일링 에지에 응답하여 PMOS 트랜지스터(240)를 통하여 저장 회로(210)를 미리 충전하기 위한 리셋 회로(270)를 포함한다.
특히, 인버터, 여기서 저전압 드라이브(200)는 도시된 바와같이 배열된 한쌍의 n-채널 MOS 트랜지스터(201, 202)를 가진다. 특히, 트랜지스터(201)는 +1 볼트 공급기에 접속된 소스, 인버터(205)를 통하여 라인(203)에 공급된 논리 출력 신호에 접속된 게이트, 및 n-채널 MOSFET(202) 소스에 접속된 드레인을 가지는 낮은 임계값 n-채널 MOSFET, 또한 낮은 임계값 트랜지스터이다. MOSFET(202)의 게이트는 라인(203)에 접속되고, MOSFET(202)의 드레인은 기준 전위, 여기서 접지에 접속된다. 라인(203)에 공급된 논리 입력 신호는 접지(즉, 논리 0, 여기서 "로우") 및 +2.1 볼트(즉, 논리 1, 여기서 고속 논리 동작을 위한 "하이") 사이에서 가변한다. 다른 한편, 도 3의 저전압 버스 드라이버(200)의 NMOS 풀-업(pull-up) 장치(201)는 CMOS 전압 버스 드라이버(100) 및 +2.1 전압 공급기를 사용한 도 1의 통상적인 PMOS 풀-업 장치(101)와 달리 +1 볼트 공급기를 사용한다. 트랜지스터(201 및 202)는 고속 동작을 위하여 0.2 볼트인 낮은 임계 레벨값을 가진다. 따라서, 논리 입력 신호가 논리 0일때, 인버터(즉, 판독-기입-드라이브(RWD) 버스)의 출력은 +1 볼트가 되고, 다른 한편 입력 논리 신호가 논리 1일때, 버스 RWD는 0 볼트가 된다. 낮은 레벨의 NMOS 트랜지스터(201 및 202)를 사용하는 것은 중요한 특징이고 RWD 버스 스윙이 0 내지 1 볼트 처럼 작기 때문에 가능한 것이 주의된다. 그럼에도 불구하고, NMOS 트랜지스터의 단락-채널 효과로 인해 일정하게 소스(즉, 2.1 볼트)로부터 접지(0 볼트)로 누설 전류가 있다.
보다 상세히 저장 섹션(210)을 참조하여, 상기 섹션(210)은 지시된 바와같이 다수(여기서 3)의 병렬 저장 유니트 또는 레지스터(2101-2103)를 포함한다. 각각 하나의 저장 레지스터(2101-2103)는 구성이 동일하고 그중 하나인 레지스터(2101)가 상세히 도시된다. 각각 하나의 레지스터(2101-2103)는 라인상 한쌍의 스트로브 펄스에 의해 공급된다: PNTi1, PNTo1; PNTi2, PNTo2; 및 PNTi3, PNTo3. 라인(PNTi1, PNTi2 및 PNTi3)는 포인터 입력 라인으로서 불린다. 라인(PNTo1, PNTo2, 및 PNTo3)은 포인터 출력 라인으로 불린다.
따라서, 예시적인 레지스터(2101)를 고려하여, 상기 레지스터(2101)는 전압 공급기(즉, +2.1 전압 공급기 249)에 결합하기 위하여 제공된 제 1 소스/드레인 전극; 및 nodeFIFO에 접속된 제 2 소스/드레인 전극을 가지는 제 1 트랜지스터(240)(여기서, p-채널 MOSFET)를 포함한다. 충전 회로(251)는 nodeFIFO상에 최초 충전을 위하여 nodeFIFO에 +2.1 볼트 공급기(249)를 결합한다. FIFO 레지스터(210)는 RWD상 저전압 입력 스윙(즉, 0 내지 1 볼트)을 nodeFIFO에서의 CMOS 전압 레벨 스윙(즉, 0 내지 2.1 볼트)으로 전환할 수 있다.
데이타 전달 회로(259)는 버스 RWD상 저전압 스윙(0 내지 1 볼트) 입력 데이타를 nodeFIFO에 전달하기 위하여, 입력 스트로브 펄스(PNTi1)에 결합하기 위하여 제공된 게이트, nodeFIFO에 접속된 제 1 소스/드레인 전극, 및 버스 RWD상 입력 데이타 및 입력 스트로브 펄스 PNTi1에 응답하는 제 2 소스/드레인 전극을 가지는 제 2 트랜지스터(230)를 포함한다. nodeFIFO는 nodeFIFO로부터 라인 DQ으로 이전 데이타 출력 동작후 인에블된 고전압 레벨로 미리 충전된다. nodeFIFO 충전 다음 입력 스트로브 PNTi1에 응답하여 nodeFIFO에서 충전, 또는 충전 부족에 의해 표현된 논리 상태는 래치(250)에 저장되거나 래치된다. 따라서, 래치(250)는 nodeFIFO에 데이타(즉, 논리 상태)를 저장한다.
특히, 데이타 전달 회로(259)는 제 2 트랜지스터(230)외에, 제 3 트랜지스터(220)를 포함한다. 트랜지스터(230)는 높은 임계 레벨, 여기서 0.6 볼트를 가지는 n-채널 MOSFET이고, 트랜지스터(220)는 낮은 임계 레벨, 여기서 0.2 볼트를 가지는 n-채널 MOSFET이다. 트랜지스터(220)의 게이트는 RWD 버스에 결합되고, 소스/드레인중 하나는 기준 전위, 여기서 접지에 접속되고, 소스/드레인 전극의 외부 전극은 도시된 바와같이 트랜지스터(230)의 소스/드레인중 하나에 접속된다. 트랜지스터(230)의 게이트는 상기된 바와같이 입력 스트로브 펄스(PNTi1)에 결합된다. 트랜지스터(230)의 높은 임계 레벨은 nodeFIFO로부터 누설을 방지하기 위하여 사용되고 트랜지스터(220)의 낮은 임계 레벨은 버스 RWD상 0 내지 1 볼트 스윙을 가지는 호환성이 있다. 따라서, 다른 전압 스윙은 버스 RWD 및 라인 PNTi1및 PNTo1상에 있고; 상기 버스 RWD는 0 내지 1 볼트의 스윙이고 상기 라인은 0 내지 2.1 볼트의 스윙이다.
리셋 회로(270)는 nodeFIFO를 초기화하기 위하여 사전 충전 PMOS 트랜지스터(240)를 제어한다. nodeFIFO는 래치 회로(250)에 의해 래치된다. 출력 스트로브 펄스(PNTo1)는 양쪽 리셋 회로(270)(즉, 트레일링 에지 검출기) 및 출력 회로(260)에 결합된다. 출력 스트로브 펄스(PNTo1)가 "하이"(즉, 논리 1)로 진행할때, 출력 회로(260), 게이트 인버터가 인에이블된다. 인에이블된 인버터(260)는 nodeFIFO에서 인버터된 논리 상태가 출력 라인(DQ)으로 구동되게 한다. 출력 회로(260)는 스트로브 펄스 PNTo1이 "로우"(즉, 논리 0)에 도달할때까지 출력 라인 DQ를 구동한다.
리셋 회로(270), 여기서 트레일링 에지 검출기는 출력 스트로브 펄스 PNTo1의 트레일링 에지에 응답하여 논리 "로우"(즉, 논리 0)을 형성한다. 트레일링 에지 검출 회로(270)는 인버터(272)의 출력에 의해 공급된 입력을 가지는 OR 게이트(300) 및 홀수의 직렬로 접속된 인버터(302)를 포함한다. 3개의 인버터(302)는 도 4a-4g, 특히 도 4g와 관련하여 기술될 작은 펄스를 생성하기 위하여 출력 스트로브 펄스 PNTo1에 대한 지연을 제공하도록 선택된다. 펄스(도 4g)는 통상적인 2 나노초 동안 충분히 nodeFIFO를 미리 충전하기 위하여 조절된 폭을 가진다. 이런 방식으로, OR 게이트(300)는 출력 스트로브 펄스(PNTo1)의 트레일링 에지에 응답하여 논리 0 으로부터 논리 1로 변화할 것이다. OR 게이트(300)의 출력은 트랜지스터(240)의 게이트에 공급된다. 따라서, 기술될 바와같이, 트랜지스터(240)는 출력 스트로브 펄스(PNTo1)의 트레일링 에지에 응답하여 턴온되고 따라서 래지(250)에 저장된 데이타가 라인(DQ)로 통과된후 충전시키기 위해(즉, nodeFIFO를 다시 초기화, 또는 리셋) 전압 공급기(249)를 nodeFIFO에 결합한다.
특히, 리셋 회로(270)는 출력 스트로브 펄스 PNTo1에 응답하여 nodeFIFO(즉, nodeFIFO를 리셋팅, 또는 다시 초기화)에 충전하기 위한 출력 스트로브 펄스 PNTo1에 응답한다. 리셋 회로(270)는 nodeFIFO상 래치된 데이타가 상기된 바와같이 출력 스트로브 펄스(PNTo1)에 의해 출력(DQ)에 전달된후 곧 인에이블된다. 특히, 리셋 회로(270)는 출력 스트로브 펄스(PNTo1)의 리딩 에지에 응답하여 출력(DQ)에 nodeFIFO에서의 래치된 데이타 결합을 시작하고 출력 스트로브 펄스(PNTo1)의 트레일링 에지에 응답하여 nodeFIFO에 대한 충전을 한다(즉, 리셋, 또는 재충전). 버스 RWD상 낮은 전압 시그널링(즉, 0 내지 1 볼트)은 이런 자체 리셋팅 FIFO(210)에 의해 보다 높은 스윙(즉, 0 내지 +2.1 볼트)으로 전환된다.
도 4a 내지 4g를 참조하여, 일실시예는 섹션(210)의 동작을 도시한다. 따라서, 처음에 nodeFIFO는 도 4c에 지시된 바와같이 +2.1 볼트 공급기(249)로부터 PMOS 트랜지스터(240)를 통하여 상기 nodeFIFO로 통과하는 전하에 의해 충전된다. 처음에 리셋 회로(270)의 출력은 만약 "하이"에서 "로우"로 PNTo1의 전환이 검출되지 않으면 도 4g에 도시된 바와같이 하이(즉, 논리 1)이다. nodeFIFO는 이전 사이클이 완료된후 하이 레벨, 여기서 +2.1 볼트로 미리 충전되고 래치된다. 이 실시예에서, 시간(t1)에서, 라인 RWD의 상태는 도 4a에 도시된 바와같이 1 볼트 또는 논리 1이다는 것을 가정한다. 게다가, 시간(t1)에서, 입력 스트로브 펄스 PNTi1은 도 4b에 도시된 바와같이 형성된다. 따라서, 트랜지스터(230 및 220)는 화살표 500에 의해 도 4c에 도시된 바와같이 구동 nodeFIFO를 "로우"(즉, 접지)로 전도시킬 것이다. 이런 실시예에서, 출력 스트로브 펄스(PNTo1)는 도 4d에 도시된 바와같이 시간(t2)에서 생성된다는 것을 가정한다. 상기 출력 스트로브 펄스 PNTo1에 응답하여, 출력 라인(DQ)은 도 4e에 도시된 바와같이 래치(250)(즉, "하이" 또는 논리 1)에 의해 nodeFIFO에 저장된 인버트된 논리 상태인 래치(250)의 출력을 공급한다. 래치 데이타가 도 4d 및 도 4e에서 화살표(502)에 의해 지시된 바와같이 출력 스트로브 펄스(PNTo1)의 리딩 에지(501)에 응답하여 라인(DQ)으로 통과된다는 것이 주의된다.
도 4d를 참조하여, 출력 스트로브 펄스 PNTo1의 시간 히스토리가 도시된다(즉, 상기 출력 스트로브 펄스 PNTo1는 도 3에 도시된 바와같이 OR 게이트 300에 두개의 입력중 하나이다). 3개의 인버터(302)(도 3)의 출력은 즉, OR 게이트(300)에 대한 제 2 입력은 도 4f에 도시된다. 출력 스트로브 펄스 PNTo1의 트레일링 에지(504)에 응답하여, 트레일링 에지 검출기(270)는 출력 스트로브 펄스 PNTo1의 트레일링 에지(504)에 응답하여 시간(t3)에서 논리 1 상태(즉, 하이)로 진행하는 펄스이다. 트레일링 에지 검출 회로(270)(도 4)에 의해 형성된 펄스는 섹션(210)을 리셋시킨다. 즉, 출력 스트로브 펄스 PNTo1의 트레일링 에지(504)에 응답하여, 트레일링 에지 검출 회로(270)는 트랜지스터(240)를 턴온시켜서 +2.1 볼트 공급기(249)를 nodeFIFO에 결합시키고 다시 추후 PNTo1를 위해 상기 nodeFIFO 충전을 시작한다. 비록 펄스가 곧 디스에이블될 지라도, 형성된 nodeFIFO는 래치(250)로 인해 2.1 볼트를 유지한다.
입력 스트로브 펄스(PNTi1)가 하이로 갈때의 시간(t4)에서 처럼, 버스 RWD상 논리 상태가 "로우" 또는 논리 0일때를 고려하면, 버스 RWD상 신호가 시간(t3)에서 "로우"이기 ㄸ문에, 도 4c에 지시된 바와같이 전하는 nodeFIFO상에 남는다. 시간(t5)(도 4d)에서 출력 스트로브 펄스 PNTo1의 리딩 에지(501')에 응답하여, 래치(250)에 저장된 논리 1은 화살표(502')에 의해 지시된 바와같이 시간(t5)에서 도 4d 및 도 4e에 도시된 바와같이 라인(DQ)로 인버트된다. 출력 스트로브 펄스 PNTo1(도 4d)의 트레일링 에지(504')에 응답하여, nodeFIFO상 충전은 그대로 있거나, 만약 지연되면 트레일링 에지 검출기(270)의 출력이 트랜지스터(240)을 턴온시키도록(도 3) 시간(t6)에서 "하이"(도 4g)로 진행할때 회복(즉, 재충전)된다.
nodeFIFO를 초기화하기 위하여 정상 동작 전에, 논리 0(즉, "로우") 펄스가 전력 공급기(249)를 통하여 nodeFIFO를 충전하기 위한 시간 동안 상기 트랜지스터(400)를 턴온 하도록 p-채널 MOSFET(400)(즉, 라인 START_UP)의 게이트에 인가된다.
다른 실시예는 첨부된 청부머위의 사상 및 범위내에서 존재한다. 예를들어, 자체 리셋 동작은 FIFO 회로외에 다른 회로에 제공될수있다. 따라서, 자체 리셋 동작은 다른 회로, 칩, 시스템, 또는 소프트웨어에 적용될수있다.
본 발명에 따라 저전압 RWD 시그널링을 사용함으로써 드라이버 전류가 감소되고 시그널링 데이타 속도가 개선된다.

Claims (25)

  1. 저장 회로가 설정된후 데이타를 저장하기 위하여 제공된 저장 회로;
    저장된 데이타를 출력에 결합하기 위하여 출력 스트로브 펄스에 응답하는 출력 회로; 및
    출력 스트로브 펄스의 트레일링 에지에 응답하여 저장 회로를 리세팅하기 위한 리셋 회로를 포함하는 것을 특징으로 하는 회로.
  2. 회로의 노드가 충전된후 데이타를 저장하기 위하여 제공된 저장 회로;
    출력 스트로브 펄스를 인에이블한 것에 응답하여 저장된 데이타를 출력에 결합하기 위한 출력 스트로브 펄스에 응답하는 출력 회로; 및
    출력 스트로브 펄스의 트레일링 에지 검출에 응답하여 노드를 재충전하기 위한 리셋 회로를 포함하는 것을 특징으로 하는 회로.
  3. 입력 스트로브 펄스에 응답하고, 노드상 최초 충전을 위한 충전 회로;
    입력 데이타 및 입력 데이타를 노드에 전달하기 위한 데이타 전달 회로; 및
    노드의 데이타를 출력에 결합하고 출력 스트로브 펄스에 응답하여 노드를 충전하기 위한 출력 스트로브 펄스에 응답하는 출력 회로를 포함하는 것을 특징으로 하는 회로.
  4. 제 3 항에 있어서, 상기 출력 회로는 출력 스트로브 펄스의 리딩 에지에 응답하여 노드의 데이타를 출력에 결합하기 시작하고 출력 스트로브 펄스의 트레일링 에지에 응답하여 노드를 충전하는 것을 특징으로 하는 회로.
  5. 입력 스트로브 펄스에 응답하여 노드를 최초 충전하기 위한 충전 회로;
    입력 데이타 및 입력 스트로브 펄스에 응답하고 입력 데이타를 노드에 전달하기 위한 데이타 전달 회로;
    노드에 데이타를 저장하기 위한 래치; 및
    출력에 래치된 데이타를 결합하고, 출력 스트로브 펄스에 응답하여 노드를 충전하기 위한 출력 스트로브 펄스에 응답하는 출력 회로를 포함하는 것을 특징으로 하는 회로.
  6. 제 5 항에 있어서, 상기 출력 회로는 출력 스트로브 펄스의 리딩 에지에 응답하여 출력에 래치된 데이타를 결합하기 시작하고 출력 스트로브 펄스의 트레일링 에지에 응답하여 노드를 충전하는 것을 특징으로 하는 회로.
  7. 전압 공급기에 결합하기 위해 제공된 제 1 소스/드레인 전극 및 노드에 접속된 제 2 소스/드레인 전극을 가지는 제 1 트랜지스터를 포함하고, 노드상 최초 충전을 위하여 노드에 전압 공급기를 결합한 충전 회로;
    입력 데이타를 노드에 전달하기 위하여, 입력 스트로브 펄스에 결합하기 위해 제공된 게이트, 상기 노드에 접속된 제 1 소스/드레인 전극, 및 입력 데이타 및 입력 스트로브 펄스에 응답하는 제 2 소스/드레인 전극을 포함하는 데이타 전달 회로; 및
    노드의 데이타를 출력에 결합하고 출력 스트로브 펄스에 응답하여 노드를 충전하기 위한 출력 스트로브 펄스에 응답하는 출력 회로를 포함하는 것을 특징으로 하는 회로.
  8. 제 7 항에 있어서, 상기 출력 회로는 출력 스트로브 펄스의 리딩 에지에 응답하여 노드 데이타를 출력에 결합하기 시작하고 출력 스트로브 펄스의 트레일링 에지에 응답하여 노드를 충전하는 것을 특징으로 하는 회로.
  9. 제 8 항에 있어서, 상기 출력 회로는 출력 스트로브 펄스의 트레일링 에지를 검출하기 위한 트레일링 에지 검출기를 포함하고, 상기 트레일링 에지 검출기는 상기 검출된 트레일링 에지에 응답하여 제 1 트랜지스터의 게이트에 대한 신호를 생성하는 것을 특징으로 하는 회로.
  10. 전압 공급기에 결합하기 위하여 제공된 제 1 소스/드레인 전극 및 노드에 접속된 제 2 소스/드레인 전극을 가지는 제 1 트랜지스터를 포함하고, 노드상 최초 충전을 위하여 노드에 전압 공급기를 결합한 충전 회로;
    입력 데이타를 노드에 전달하기 위하여, 입력 스트로브 펄스에 결합하기 위하여 제공된 게이트, 상기 노드에 접속된 제 1 소스/드레인 전극, 및 입력 데이타 및 입력 스트로브 펄스에 응답하는 제 2 소스/드레인 전극을 가지는 제 2 트랜지스터를 포함하는 데이타 전달 회로;
    노드에 데이타를 저장하기 위한 래치; 및
    출력에 저장된 데이타를 결합하고 출력 스트로브 펄스에 응답하여 노드를 충전하기 위한 출력 스트로브 펄스에 응답하는 출력 회로를 포함하는 것을 특징으로 하는 회로.
  11. 제 10 항에 있어서, 상기 출력 회로는 출력 스트로브 펄스의 리딩 에지에 응답하여 노드에 저장된 데이타를 출력에 결합하기 시작하고 출력 스트로브 펄스의 트레일링 에지에 응답하여 노드를 충전하는 것을 특징으로 하는 회로.
  12. 제 11 항에 있어서, 상기 출력 회로는 출력 스트로브 펄스의 트레일링 에지를 검출하기 위하여 트레일링 에지 검출기를 포함하고 상기 트레일링 에지 검출기는 상기 검출된 트레일링 에지에 응답하여 제 1 트랜지스터의 게이트에 대한 신호를 생성하는 것을 특징으로 하는 회로.
  13. 전압 공급기에 결합하기 위하여 제공된 제 1 소스/드레인 전극 및 노드에 접속된 제 2 소스/드레인 전극을 가지는 제 1 트랜지스터를 포함하고, 노드 최초 충전을 위하여 노드에 전압 공급기를 결합하는 충전 회로;
    입력 데이타를 노드에 전달하기 위하여, 입력 스트로브 펄스에 결합하기 위하여 제공된 게이트, 노드에 접속된 제 1 소스/드레인 전극 및 입력 데이타 및 입력 스트로브 펄스에 응답하는 제 2 소스/드레인 전극을 포함하는 데이타 전달 회로; 및
    출력 스트로브 펄스에 응답하여 노드를 충전하고 상기 출력 스트로브에 응답하여 노드의 데이타를 출력에 결합하기 위한 출력 스트로브 펄스에 응답하는 지연 회로를 포함하는 출력 회로를 포함하는 것을 특징으로 하는 회로.
  14. 제 13 항에 있어서, 상기 출력 회로는 출력 스트로브 펄스의 리딩 에지에 응답하여 노드의 데이타를 출력에 결합하기 시작하고 출력 스트로브 펄스의 트레일링 에지에 응답하여 노드를 충전하는 것을 특징으로 하는 회로.
  15. 제 14 항에 있어서, 상기 출력 회로는 출력 스트로브 펄스의 리딩 에지에 응답하여 노드에 저장된 데이타를 출력에 결합하기 시작하고 출력 스트로브 펄스의 트레일링 에지에 응답하여 노드를 충전하는 것을 특징으로 하는 회로.
  16. 제 15 항에 있어서, 상기 출력 회로는 출력 스트로브 펄스의 트레일링 에지를 검출하기 위한 트레일링 에지 검출기를 포함하고 상기 트레일링 에지 검출기는 상기 검출된 트레일링 에지에 응답하여 제 1 트랜지스터의 게이트에 대한 신호를 생성하는 것을 특징으로 하는 회로.
  17. 전압 공급기에 결합하기 위하여 제공된 제 1 소스/드레인 전극 및 노드에 접속된 제 2 소스/드레인 전극을 가지는 제 1 트랜지스터를 포함하고, 노드 최초 충전을 위하여 노드에 전압 공급기를 결합하는 충전 회로;
    입력 데이타를 노드에 전달하기 위하여, 입력 스트로브 펄스에 결합하기 위하여 제공된 게이트, 노드에 접속된 제 1 소스/드레인 전극, 및 입력 데이타 및 입력 스트로브 펄스에 응답하는 제 2 소스/드레인 전극을 가지는 데이타 전달 회로;
    노드에 데이타를 저장하기 위한 래치; 및
    출력 스트로브 펄스에 응답하여 노드를 충전하고 상기 출력 스트로브에 응답하여 출력에 래치된 데이타를 결합하기 위한 출력 스트로브 펄스에 응답하는 지연 회로를 포함하는 출력 회로를 포함하는 것을 특징으로 하는 회로.
  18. 제 17 항에 있어서, 상기 출력 회로는 출력 스트로브 펄스의 리딩 에지에 응답하여 노치에 래치된 데이타를 출력에 결합하기 시작하고 출력 스트로브 펄스의 트레일링 에지에 응답하여 노드를 충전하는 것을 특징으로 하는 회로.
  19. 제 18 항에 있어서, 상기 출력 회로는 출력 스트로브 펄스의 트레일링 에지를 검출하기 위한 트레이링 에지 검출기를 포함하고 상기 트레일링 에지 검출기는 상기 검출된 트레일링 에지에 응답하여 제 1 트랜지스터의 게이트에 대한 신호를 생성하는 것을 특징으로 하는 회로.
  20. 출력 논리 신호를 생성하고 비교적 저전압 스윙을 가지는 입력 논리 신호에 의해 공급된 드라이버; 및
    다이나믹 논리를 가지며, 스트로브 펄스에 응답하여 출력 논리 신호를 저장하기 위한 비교적 큰 전압 스윙을 가지는 스트로브 펄스에 응답하는 저장 레지스터를 포함하는 것을 특징으로 하는 시스템.
  21. 제 20 항에 있어서, 상기 저장 레지스터는 충전 저장 노드를 포함하고, 상기 충전 저장 노드는 한쌍의 트랜지스터를 통하여 직렬로 기준 전위에 결합되고, 상기 트랜지스터중 하나는 노드에 접속되고 스트로브 펄스에 결합하기 위하여 제공된 게이트를 가지며 상기 트랜지스터의 다른 것은 제 1 트랜지스터 및 기준 전위 사이에 결합되고, 상기 제 2 트랜지스터는 드라이버 출력 논리 신호에 의해 공급되는 게이트를 가지는 것을 특징으로 하는 시스템.
  22. 제 21 항에 있어서, 상기 트랜지스터의 쌍은 NMOS 트랜지스터인 것을 특징으로 하는 시스템.
  23. 제 21 항에 있어서, 상기 제 1 트랜지스터는 비교적 높은 임계 레벨을 가지며 제 2 트랜지스터는 비교적 낮은 임계 레벨을 가지는 것을 특징으로 하는 시스템.
  24. 제 23 항에 있어서, 상기 드라이버는 저장 레지스터의 제 2 트랜지스터의 게이트에 공급된 출력 논리 신호를 제공하기 위하여 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 시스템.
  25. 제 24 항에 있어서, 상기 저장 레지스터는 FIFO 저장 레지스터인 것을 특징으로 하는 시스템.
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