JPH0220029A - ヘテロ接合型電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ヘテロ接合型電界効果トランジスタに関する
。

（従来の技術） 集積回路等に広く利用されている電界効果トランジスタ
（ＦＥＴ）は、従来、シリコン（Ｓｉ）を材料として開
発されていたが、　ＦＥＴの高周波化、高速動作化の要
求が高まるに連れ、　Ｓｉよりも電子の移動度が５〜６
倍程度大きく、シかも高抵抗の半絶縁性結晶が得られる
ガリウムひ素（ＧａＡｓ）が材料として使用されるよう
になっている。ＧａＡｓを用いたＦＥＴは、寄生容量を
小さくできるため、高周波化および高速化が可能となり
、しかも低雑音である。

ＧａＡｓを用いたＦＥＴとしては、シヨ・ントキゲート
電界効果トランジスタ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ　ＦＥＴ　。

ＭＥＳＦＥＴ）が開発され実用化されている。しかし。

最近では、電子が一層高移動度性を示すＡｌＧａＡｓ／
ＧａＡｓ系材料を用いた変調ドープ電界効果トランジス
タ（Ｍｏｄｕｌａｔｉｏｎ−Ｄｏｐｅｄ　ＦＥＴ　、　
ＭＯＯＦＥＴ）が開発されたことから、その優れた高速
性、低雑音性により、このＡｌＧａＡｓ／ＧａＡｓ系材
料を用いたヘテロ接合型電界効果トランジスタの研究が
盛んに行われている。

ＭＯＯＦＥＴの一例を第５図に示す。該ＭＯＤＦＥ↑は
、半絶縁性のＧａＡｓ基Ｆｉ、３１上に、ノンドープＧ
ａＡｓチャネル形成層３２．ドナー不純物ドープＡｌＧ
ａＡｓ電子供給層３３が５エピタキシヤル成長により順
次積層されている。そして、　ＡｌＧａＡｓ電子供給層
３３の中央部上にゲート電極３５が積層され、また、　
ＡｌＧａＡｓ電子供給層３３およびＧａＡｓチャネル形
成層３２の上部を挟むように、オーミック接触抵抗低ｆ
４Ｊｉ３６ａおよび３７ａが配設され、各層３６ａおよ
び３７ａ上にソース電極３６およびドレイン電極３７が
それぞれ設けられている。

このような１叶ＥＴは、　ＡｌＧａＡｓ電子供給層３３
がＧａＡｓ形成層３２よりも電子親和力が小さいために
、　ＡｌＧａＡｓ電子供給層３３内のドナーがイオン化
し、そこから発生した電子がＧａＡｓチャネル形成層３
２内に蓄積される。その結果、　ＧａＡｓチャネル形成
層３２内の電子は、イオン化したドナーと空間的に分離
されるため、不純物散乱が減少し、高移動度の２次元電
子ガスがＡｌＧａＡｓ電子供給層３３とＧａＡｓチャネ
ル形成層３２とのへテロ接合界面のＧａＡｓチャネル形
成層３２側部分に蓄積される。そして蓄積された２次元
電子ガスがチャネル層３４として働く。該２次元電子ガ
スチャネル層３４は、ゲート電極３５に印加される電圧
により、その伝導度が変調され、ソース電極３６とドレ
イン電極３７との間に流れる電流が制御される。

このようなＭＯＯＦＥＴでは、その特性を向上させるに
連れて、不純物がドーピングされたＡｌＧａＡｓ電子供
給層３３による。ゲート・フリンジング容量に代表され
る寄生容量の増加、ゲート・リーク電流の増加、および
寄生ドレイン・コンダクタンスの増加等の寄生効果が問
題となってきた。

これらの寄生効果は、　ＡｌＧａＡｓ電子供給層３３が
不純物ドープされていることに起因する。このため。

例えば、第６図に示すように、ノンドープＡｌＧａＡｓ
チャネルバリア層４３にゲート電極４５を積層した構造
のＦＥＴが提案されている。該ｐＥｒは、いわゆるゲー
ト自己整合型であり、半絶縁性基板４１にノンドープＧ
ａＡｓ層４２が積層されている。該ＧａＡｓ層４２は中
央部が厚くなっており、その中央部にドナー不純物ドー
プＧａＡｓチャネル層４４およびノンドープＡｔＧａＡ
ｓバリア層４３が積層されている。そして、該ノンドー
プＡｌＧａＡｓバリア層４３上にゲート電極４５が積層
されている。ノンドープＧａＡｓ層４２の中央部を除く
各側部上には、　ＳＳ　Ｇ　ａ　Ａ　ｓ層４２の中央部
、チャネル層４４．およびバリア層４３を埋め込むべく
、高濃度ドナー不純物ドープのソース領域４８およびド
レイン領域４９が、ゲート電極４５とは自己整合的にそ
れぞれ積層されている。該ソース領域４８およびドレイ
ン領域４９の各上部におけるバリア層４３およびチャネ
ル層４４の側方には、オーミック接触抵抗低減層４６ａ
および４７ａが設けられており、各層４６ａおよび４７
ａ上にソース電極４６およびドレイン電極４７がそれぞ
れ設けられている。

このような構成のＦＥＴは、ゲート自己整合型であるた
め、ソース抵抗を抑制することができる。

しかし、ゲート電極４５と、高濃度ドナー不純物ドープ
のソース領域４８およびドレイン領域４９とが近接して
いるため、バリア層４３としてノンドープへ１ＧａＡｓ
層を用いているにも拘らず、前述の寄生効果の低減はわ
ずかである。

第７図には、ノンドープ＾１ＧａＡｓバリア層５３を有
するゲート非自己整合型のＦＥＴが示されている。

該ＦＥＴは、半絶縁性基板５１上に、ノンドープＧａＡ
ｓ層５２が積層されており、該ノンドープＧａＡｓ層５
２の各側部上に、オーミック接触抵抗低減層５６ａおよ
び５７ａを介してソース電極５６およびドレイン電極５
７がそれぞれ設けられている。そして、該ソース電極５
６とドレイン電極５７にて挟まれたノンドープＧａＡｓ
層５２上の領域内に、ドナー不純物ドープＧａＡｓチャ
ネル層５４およびノンドープＡｌＧａＡｓバリア層５３
が順次積層されて各オーミック接触抵抗低減層５６ａお
よび５７ａにて埋め込まれており、該ノンドープＡｌＧ
ａＡｓバリア層５３の中央部上に、ゲート電極５５が設
けられている。

このような構成のＦＥＴでは、ゲート電極５５の下方の
みならず、ソース電極５６とドレイン電極５７の下方間
にわたって、ノンドープへｌＧａＡｓバリア層５３が設
けられているため、前述の寄生効果を有効に低減し得る
。しかしながら、該ＦＥ↑は、ゲート電極５５直下のチ
ャネル層真性部５４ｂと、ソース電極５６およびドレイ
ン電極５７それぞれとは、２００Å以下の薄い層厚であ
るドナー不純物ドープＧａＡｓチャネル層非真性部５４
ａおよび５４ｃにより、電気的に接続されているにすぎ
ないため、ソース抵抗が大きくなるという欠点を有する
。

（発明が解決しようとする課題） このように、従来のＦＥＴでは、ゲート・フリンジング
容量、ゲート・リーク電流、寄生ドレイン・コンダクタ
ンスの低減、ソース抵抗の低減の全てを同時に達成する
ことは困難である。

本発明は上記従来の問題を解決するものであり。

その目的は、ゲート・フリンジング容量、ゲート・リー
ク電流、および寄生ドレイン・コンダクタンスを抑制し
得ると共に、ソース抵抗を低減し得て。

高周波性、高速性および低雑音性のへテロ接合型電界効
果トランジスタを提供することにある。

（課題を解決するための手段） 本発明のへテロ接合型電界効果トランジスタは。

ドナー不純物ドープの半導体でなるチャネル層と。

該チャネル層上に積層され、該チャネル層を構成する半
導体よりも電子親和力が小さい半導体でなるバリア層と
、該バリア層上に配設されたゲート電極と、前記チャネ
ル層および該バリア層のそれぞれの各側方にそれぞれ配
設された高濃度ドナー不純物ドープの半導体でなるソー
ス領域およびドレイン領域と、該ソース領域上およびド
レイン領域上それぞれに配設されたソース電極およびド
レイン電極と、を具備し、前記ソース領域およびドレイ
ン領域は、前記チャネル層を埋め込むべくゲート電極と
自己整合的に配設され、かつ、前記バリア層の各側方で
は２両者の間隙が前記ゲート電極長よりも広くなってい
ることを特徴としており。

そのことにより上記目的が達成される。

（実施例） 以下に本発明を実施例について説明する。

本発明のへテロ接合型ＦＥＴは、第１図に示すように、
半絶縁性のＧａＡｓ　（１００）基板ｌｌ上に、ノンド
ープＧａＡｓバッファ層１２が積層されている。該Ｇａ
Ａｓバッファ層１２の中央部は、上方へ突出しており。

その中央部上にドナー不純物としてＳｉがドープされた
ＧａＡｓチャネル層１３主１３されている。該ＧａＡｓ
チャネル層１３上には、該ＧａＡｓチャネル層よりも電
子親和力が小さいノンドープ＾ｌｏ、　２６ｃａＯ，？
４ＡＳバリア層１４が積層されている。該ＡＩ（＋、　
ｔｂＧａｏ、　ｔａＡｓバリア層１４の各側部はＧａＡ
ｓチャネル層１３主１３側方へ延出している。

該ＧａＡｓバリア層１４の中央部上には、　ＧａＡｓチ
ャネル層１３主１３の寸法を有するゲート電極１５が配
設されている。

前記ＧａＡｓバッファ層１２の上方へ突出した中央部を
除く各側部上には、該ＧａＡｓバッファ層１２の中央部
、該中央部上に積層されたＧａＡｓチャネル層１３主１
３該ＧａＡｓチャネル層１３上に積層されたＡｌ１１．
Ｚ＆Ｇａ、、７４Ａｓバッファ層１３を埋め込むべく、
ソース領域１８およびドレイン領域１９がそれぞれ積層
されている。各ソース領域１８およびドレイン領域１９
は。

不純物ドナーとしてＳｉが高濃度にドープされたＧａＡ
ｓで構成されている。従ってソース領域１８およびドレ
イン領域１９は、チャネル層１３の側方では、ゲート電
極１５とは自己整合的に配設され、バリア層１４の側方
では２両者の間隙は該チャネル層１３の寸法よりも広く
なっている。

各ソース領域１８およびドレイン領域１９の各側部にお
ける上部には、オーミック抵抗低減層１６ａおよび１７
ａが設けられており、各オーミック抵抗低減層１６ａお
よび１７ａ上にソース電極１６およびドレイン電極１７
がそれぞれ配設されている。

このような構成のへテロ接合型ＦＥＴは９次のように作
製される。第２図（イ）に示すように、　ＬＥＣ法（Ｌ
ｉｑｕｉｄ　Ｅｎｃａｐｓｕｌａｔｅｄ　Ｃｚｏｃｈｒ
ａｌｓｋｉ法；液体封止引上げ法）により、ｌＸｌ０’
Ω・ｃｍ以上の高抵抗に作製された半絶縁性ＧａＡｓ　
（１００）基板１１上に。

５０００人のノンドープＧａＡｓ層１２’　、　　２　
ＸＩＯｌｌｌｃｍ−’の濃度にＳｉがドープされた２０
０人の厚さのＧａＡｓ層１３゛。

２００人の厚さのノンドーフ゛へＩｏ、Ｚ６ＧａＯ，？
４ＡＳ層１４′を１分子線エピタキシャル法で順次成長
させる。

次いで、第２図（ロ）に示すように、最上側のＡｌｏ、
　ｔｂＧａｏ、　ｆｆ４Ａｓ１！　１４°の中央部上に
、　ＷＳｉ（タングステンシリサイド）製の耐熱ゲート
電極１５（ゲート長０．４　μｍ、ゲート幅２００　ａ
ｍ）をスパッタ法にて形成し、該ゲート電極１５をマス
クとして、ソース領域１８およびドレイン領域１９を自
己整合的に形成すべ（、ＳｉドープＧａＡｓ層１３゛　
およびＧａＡｓ層１２’内に、ドナー不純物としてＳｉ
を、注入量２　Ｘ１０Ｉ″ｃ＋ｍ−”加速エネルギー１
２０ＫｅＶという注入条件で、イオン注入する。これに
より、　　５　ＸＩＯ”ｃｍ−’以上の高濃度ドナー不
純物領域が、第２図（ロ）に斜線で示すように、　Ｓｔ
ドープＧａＡｓ層１３”　　とＧａＡｓ層１２“　内に
ほとんど形成され、チャネル層１３およびバッファ層１
２の中央部が形成される。このとき、　ＡＩｏ、ｚ、、
ＧａＯ％７４ＡＳ層１４゛内のドナー濃度をＣ−Ｖ法（
ＣａｐａｃｉＬａｎｃｅ−Ｖｏｌｔａｇｅ法：不純物プ
ロファイル法）により測定したところ、平均Ｉ　ＸＩＯ
”ｃｌ”程度であった。通常、　ＭＯＯＦＥＴでは、　
ＡｌＧａＡｓバリア層には、ｉ４度が２　Ｘｌ０ＩＩＣ
「：ｌ程度のドナーが添加されており。

本実施例のＦＥＴでは、ドナー添加量は、それに比べて
十分に小さい。

このような状態で、第２図（ハ）に示すように。

ゲート電極１５とその周囲１ａｍを、レジスト１０にて
覆い、該レジスト１０をマスクとして、ドナー不純物と
してＳｉを、注入量Ｉ　ＸＩＯ”ｃｍ−”、注入エネル
ギー２０ＫｅＶという注入条件でイオン注入する。

これより、高濃度ドナー不純物領域では、第２図（ハ）
に斜線で示すように、はとんどがＡＩｏ、ｚｉＧａ。、
、、Ａｓ層とＧａＡｓ層内に形成されて、オーミック抵
抗低減層１６ａおよび１７ａが形成される。各オーミッ
ク抵抗低減層１６ａおよび１７ａは、後述のようにして
形成されるソース電極１６．ドレイン電極１７とそれぞ
れとのコンタクト抵抗を低減−させる。

Ｓｉイオン注入後、レジスト１０を除去して、キャップ
レスの状態で、　９００　’Ｃで２秒間の活性化アニー
ル処理を行う。

次いで、　ＡｕＧｅ／Ｎｉ／Ａｕの三層金属により、第
１図に示すように、ソース電極１６およびドレイン電極
１７をそれぞれ形成し、その後に、４００°Ｃで３０秒
のアロイ処理を行う。

これにより、第１図に示す本発明のへテロ接合型ＰＥＴ
が得られる。

このような本発明のへテロ接合型ＦＥＴは、第５図に示
す従来のＦＥＴに比較して、ソース領域１８およびドレ
イン領域１９は、　ＧａＡｓチャネル層１３層側３では
、ゲート電極１５．＆は自己整合的に配設されているも
のの、　該ＧａＡｓチャネル層１３に積層されたＡｌＧ
ａＡｓバリア層１４の各側部は、該ＧａＡｓチャネル層
１３よりもソース領域１８およびドレイン領域１９内に
それぞれ広がっており、従って、該バリア層１３の各側
方では、ソース領域１８およびドレイン領域１９の間隙
が、チャネル層１３の幅寸法よりも広くなっているため
、ソース領域１８．ゲート領域１９それぞれがゲート電
極１５とは確実に離れている。その結果。

ソース抵抗を低減させることができ、シ、かも、ゲート
・フリンジング容量、ゲート・リーク電流および寄生ド
レイン・コンダイタンスを抑制し得る。

第１図に示す本発明のＦＥＴと、第５図に示す従来のＦ
ＥＴの、　１２Ｇｌｌｚでの雑音指数（ＮＦ）と、有能
電力利得（ＡＰＧ）とを測定したところ２本発明のＦＥ
Ｔは、最小ＮＦが１．０ｄＢ　、　ＡＰＧが１１ｄＢで
あった。これに対し、従来のＦＥＴは、最小ＮＦが１．
２ｄＢ　、　ＡＰＧが１０ｄＢであり２本発明のＮＥＴ
が高性能であることが判明した。また、Ｓパラメータ測
定を行って等価回路の各定数を求めて比較したところ２
本発明のＦＥＴのゲート・ソース間容量、ドレイン・コ
ンダクタンスが従来のＦＥＴに比べて小さくなっている
ことが判明した。　第３図は本発明の他の実施例のへテ
ロ接合型ＦＥＴを示す。本実施例では、　ＧａＡｓチャ
ネル層１３層側３に配設されたＡｌＧａＡｓバリア層１
４が、ゲート電極１５と自己整合的に積層されており、
該ＡｌＧａＡｓバリア層１４の側方には、アクセプター
としてのＭｇと、ドナーとしてのＳｔの両者が共存する
ＧａＡｓ不純物補償領域２１がそれぞれ配設されている
。そして、各不純物補償領域２１の側方に、ソース領域
１８およびドレイン領域１９がそれぞれ配設されており
、従ってＡｌＧａＡｓ８９７層１４の側方では。

ソース領域１８およびドレイン領域１９の間隙は、　Ｇ
ａＡｓチャネル層１３層幅３法よりも各不純物補償領域
２１分だけ広くなっている。その他の構成は第１図に示
す実施例と同様である。

このように２本実施例では、バリア層１４の各側方に、
ドナーとアクセプターが共存する不純物補償領域２１が
それぞれ配設されているため、不純物補償領域２１内の
アクセプター不純物によりバリア層１４内の不純物が補
償され、ゲート電極１５近傍におけるバリア層１４内の
低濃度ドナー不純物による寄生効果が抑制される。

本実施例のＦＥＴは、第２図（イ）〜（ハ）に示す工程
と同様の工程を経た後に、第４図に示すように、不純物
補償領域２１および２１を形成すべき領域を残して、ソ
ース領域１８およびドレイン領域１９上にレジスト２０
および２０を形成し、該レジスト２０とゲート電極１５
とをマスクとしてアクセプター不純物としてのＭｇを、
イオン注入！２　Ｘ　１０”　ｃｍ−”。

注入エネルギー１０ＫｅＶの条件で、イオン注入する。

このような条件にてイオン注入することにより。

前工程にて、バリア層１４に打ち込まれたＳｉドナーを
補償し、かつチャ°ネル層１３に悪影響を及ぼさない不
純物補償領域２１が形成される。

その後、各レジスト２０を除去して、キャップレスで９
００°Ｃ，２秒のランプアニール行い、ソース領域１５
およびドレイン電極１６を、それぞれ所定の位置に、前
記実施例と同様にして形成することにより、第３図に示
す本実施例のＦＥＴが製造される。

このようにして得られた本実施例のＦＥＴも、　１２Ｇ
Ｈｚでの雑音指数（ＮＦ）および有能電力利得（ＡＧＦ
）の測定を行ったところ、最小ＮＦが０．９　ｄＢ、　
ＡＰＧが１１ｄＢであった。この結果は、第１図に示す
ＦＥＴよりも高性能であり、前述のように、各不純物補
償領域２１がゲート電極１５の近傍にて発生する寄生効
果を有効に抑制していると考えられる。

なお１本実施例では、バリア層の各側方に、アクセプタ
不純物をイオン注入することにより形成された不純物補
償領域を設ける構成としたが、バリア層１４の各側方に
酸素、ヘリウム、水素等をイオン注入して、バリア層１
４を絶縁化する層を設ける構成としてもよい。

（発明の効果） 本発明のへテロ接合型ＦＥＴは、このように、ソース抵
抗を低減し得ると共に、ゲート・フリンジング容量、寄
生ドレイン・コンダイタンス、およびゲート・リーク電
流を抑制し得るため、高速性および低雑音性を著しく向
上させることができる。

４、″　の　　なｉ゛口 第１図は本発明のへテロ接合型ＦＥＴの一例を示す断面
図、第２図（イ）〜（ハ）はそれぞれその作製工程を示
す断面図、第３図は本発明の他の実施例のへテロ接合型
ＦＥＴの断面図、第４図はその作製工程を示す断面図、
第５図〜第７図はそれぞれ従来のＦＥＴの断面図である
。

１１・・・ＧａＡｓ基板、１２・・・ノンドープＧａＡ
ｓバッファ層。

１３・・・ＳｉドープＧａＡｓチャネル層、１４・・・
ノンドープへｌ。、ｔｂＧａｏ、　？４ＡＳバリア層、
１５・・・ゲート電極、１６・・・ソース電極　１７・
・・ドレイン電極　１８・・・ソース領域。

１９・・・ドレイン領域、２１・・・不純物補償領域。

第３図 第４図 第６図 第７図

Claims (1)

1. 【特許請求の範囲】 １、ドナー不純物ドープの半導体でなるチャネル層と、 該チャネル層上に積層され、該チャネル層を構成する半
   導体よりも電子親和力が小さい半導体でなるバリア層と
   、 該バリア層上に配設されたゲート電極と、 前記チャネル層および該バリア層のそれぞれの各側方に
   それぞれ配設された高濃度ドナー不純物ドープの半導体
   でなるソース領域およびドレイン領域と、 該ソース領域上およびドレイン領域上にそれぞれ配設さ
   れたソース電極およびドレイン電極と、を具備し、 前記ソース領域およびドレイン領域は、前記チャネル層
   を埋め込むべくゲート電極と自己整合的に配設され、か
   つ、前記バリア層の各側方では、両者の間隙が前記ゲー
   ト電極長よりも広くなっていることを特徴とする、 ヘテロ接合型電界効果トランジスタ。