JPH02246121A - ヘテロ接合閉込めチャンネルｆｅｔ - Google Patents
ヘテロ接合閉込めチャンネルｆｅｔInfo
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- JPH02246121A JPH02246121A JP1315507A JP31550789A JPH02246121A JP H02246121 A JPH02246121 A JP H02246121A JP 1315507 A JP1315507 A JP 1315507A JP 31550789 A JP31550789 A JP 31550789A JP H02246121 A JPH02246121 A JP H02246121A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、改良されたＧａＡｓ半導体装置およびその製
造方法に関する。特に本発明は、ヘテロ接合絶縁ゲート
（ＨＩＣＦＥＴ）を有するＧａＡｓ電界効果トランジス
タおよび自己整列ソースおよびドレイン注入を使用して
製造された装置に関する。
造方法に関する。特に本発明は、ヘテロ接合絶縁ゲート
（ＨＩＣＦＥＴ）を有するＧａＡｓ電界効果トランジス
タおよび自己整列ソースおよびドレイン注入を使用して
製造された装置に関する。
［従来の技術１
高周波用電力ＦＥＴとして使用することを目的とするＧ
ａＡｓのＦＥＴの製造方法において、一般に１以上の装
置で、絶縁破壊、不十分なトランスコンダクタンス、基
体の漏洩、および短チャンネル効果が問題となる。さら
に、動作上の故障および／または制限は、過度のキャパ
シタンス、過度のソース抵抗、および不十分な電流伝送
能力である。
ａＡｓのＦＥＴの製造方法において、一般に１以上の装
置で、絶縁破壊、不十分なトランスコンダクタンス、基
体の漏洩、および短チャンネル効果が問題となる。さら
に、動作上の故障および／または制限は、過度のキャパ
シタンス、過度のソース抵抗、および不十分な電流伝送
能力である。
これらの困難を征服するための従来の試みでは、寄生基
体電流が高周波適用における著しい要因であることを認
めている（ Ｌ、Ｐ、ＥａｓｔｓａｎおよびＭ、Ｓ。
体電流が高周波適用における著しい要因であることを認
めている（ Ｌ、Ｐ、ＥａｓｔｓａｎおよびＭ、Ｓ。
５ｈｕｒによるＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ
ｏｎ ＥｌｅｃｔｒｏｎＤｅｖ Ｉｃｅｓ 、 Ｍｏｌ
、ＨＤ−２８、Ｎｏ、 ９ 、１９７９年９月の１３
５９乃至８１頁”５ｕｂｓＬｒａｔｅ Ｃｕｒｒｅｎｔ
Ｉｎ ＣａＡｓ ＭＩＳＦＥＴ’ｓ” ）。
ｏｎ ＥｌｅｃｔｒｏｎＤｅｖ Ｉｃｅｓ 、 Ｍｏｌ
、ＨＤ−２８、Ｎｏ、 ９ 、１９７９年９月の１３
５９乃至８１頁”５ｕｂｓＬｒａｔｅ Ｃｕｒｒｅｎｔ
Ｉｎ ＣａＡｓ ＭＩＳＦＥＴ’ｓ” ）。
この刊行物は、ヘテロ接合バリアおよび寄生導電性を減
少させるための減少された飽和速度を利用するために、
ドープされないＡＩＸ Ｇａｘ−ｘ Ａｓバッファ層の
使用について記述している。
少させるための減少された飽和速度を利用するために、
ドープされないＡＩＸ Ｇａｘ−ｘ Ａｓバッファ層の
使用について記述している。
Ｋｌｓ等による論文（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅｓＬｅｔｔｅｒｓ、Ｖｏｌ、ＥＤＬ−５，Ｎ
ｏ、１１．１９８４年１１月の４９４乃至４９５頁、“
Ｍｌｃｒｏｖａｖｏ Ｐｏｗｅｒ ＧａＡｓ ＭＩＳＦ
ＥＴ”ｓ ｗｉｔｈＵｎｄｏｐｅｄ ＡｌＧａＡｓ ａ
ｓ Ａｎ Ｉｎ５ｕｌａｔｏｒ”）は、ゲート・ドレイ
ン降伏電圧およびチャンネルを介する導電電流に関する
ＭＥＳＦＥＴの出力電力の限界を開示している。絶縁ま
たは半絶縁性バッファ層の使用はチャンネル電流レベル
を維持し降伏電圧を増加することが開示されている。降
伏電圧とドーピングレベルＸ活性層の厚さの積との間の
逆の比例関係にも拘らず、これは行われることができる
。しかしなから、この方法は十分ではなく 、ＩＩＩＧ
ＦＥＴ法は試みられたが、非常に低い電流レベルと高寄
生抵抗のために除かれたことは注目される。最後に、旧
５ＦＥＴ法は、ドープされないＡｌｘ Ｇａ＋−ｘ Ａ
ｓ層が高ドープされたＧａＡｓチャンネル上に設けられ
ることが記述されている。層は、分子ビームエピタキシ
ャル（ＭＢＥ）によって形成された。
ｅｖｉｃｅｓＬｅｔｔｅｒｓ、Ｖｏｌ、ＥＤＬ−５，Ｎ
ｏ、１１．１９８４年１１月の４９４乃至４９５頁、“
Ｍｌｃｒｏｖａｖｏ Ｐｏｗｅｒ ＧａＡｓ ＭＩＳＦ
ＥＴ”ｓ ｗｉｔｈＵｎｄｏｐｅｄ ＡｌＧａＡｓ ａ
ｓ Ａｎ Ｉｎ５ｕｌａｔｏｒ”）は、ゲート・ドレイ
ン降伏電圧およびチャンネルを介する導電電流に関する
ＭＥＳＦＥＴの出力電力の限界を開示している。絶縁ま
たは半絶縁性バッファ層の使用はチャンネル電流レベル
を維持し降伏電圧を増加することが開示されている。降
伏電圧とドーピングレベルＸ活性層の厚さの積との間の
逆の比例関係にも拘らず、これは行われることができる
。しかしなから、この方法は十分ではなく 、ＩＩＩＧ
ＦＥＴ法は試みられたが、非常に低い電流レベルと高寄
生抵抗のために除かれたことは注目される。最後に、旧
５ＦＥＴ法は、ドープされないＡｌｘ Ｇａ＋−ｘ Ａ
ｓ層が高ドープされたＧａＡｓチャンネル上に設けられ
ることが記述されている。層は、分子ビームエピタキシ
ャル（ＭＢＥ）によって形成された。
イノマタ等による応用物理学会誌（Ｖｏｌ。
２５、Ｎｏ、９１９８６年９月、 Ｌ７３１乃至Ｌ７
３３頁、“ 夏５ｐｒｏｖｅｄ Ｔｒａｎｓｅｏｎｄ
ｕｃｔａｎｃｅ ｏｒ ＡｌＧａＡｓ／ＧａＡｓＨ
ｅｔｅｒｏｓｔｒｕｃｔｕｒｅ ＦＥＴ ｖｌｔｈ ８
ｌ−Ｄｏｐｅｄ Ｃｈａｎｎｅｌ” ）では％ ＡｌＧ
ａＡｓ／ＧａＡｓヘテロ構造および高ソース抵抗による
それらの制限を使用するＨＥＭＴを開示している。ドー
プされおよびドープされないＣａＡｓチャンネル層上の
ドープされたＡＳＧａＡｓＷＩＩについて研究された。
３３頁、“ 夏５ｐｒｏｖｅｄ Ｔｒａｎｓｅｏｎｄ
ｕｃｔａｎｃｅ ｏｒ ＡｌＧａＡｓ／ＧａＡｓＨ
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ｌ−Ｄｏｐｅｄ Ｃｈａｎｎｅｌ” ）では％ ＡｌＧ
ａＡｓ／ＧａＡｓヘテロ構造および高ソース抵抗による
それらの制限を使用するＨＥＭＴを開示している。ドー
プされおよびドープされないＣａＡｓチャンネル層上の
ドープされたＡＳＧａＡｓＷＩＩについて研究された。
ヒダ等による論文（ＩＢＥＥ Ｅｌｅｃｔｒｏｎ Ｄｏ
ｖｌｃｃｓＬｅｔｔｅｒｓ、Ｖｏｌ、ＥＤＬ−５，Ｎｏ
、１１＊１９８８年１１月の８２５乃至６２１１頁、”
Ａ旧ｇｈ−Ｃｈａｎｎｅｌ旧５−Ｌｌｋｅ ＦＥＴ（Ｄ
ＭＴ） ”）には、高速および高電力応用のためのこれ
らの設計するＣ１ａＡｓ装置に対する問題を記載してい
る。共通する問題は、大きい入力信号、高い降伏電圧、
良好な電流の線形性、および高いカット−オフ周波数の
ための大きい平均のトランジスタフンダクタンスを有す
る高電流処理能力を必要とすることである。ＭＥＳＦＥ
Ｔおよび２次元電子ガスＰＵＴ （２ＤＢＣＦＥＴま
たはＩＩＥＭＴ）が、これらの目的を十分に満足できな
いことは注意される。ＭＥＳＦＥＴは、チャンネル電Ｔ
密度がドナー密度を越えることはできず、ゲートの高電
界は降伏電圧を低くするので閉込められる。２ ＤＥＣ
ＦＥＴは、トランジスタコンダクタンス圧縮に至るｎ−
ＡｌＧａＡｓ層内の並列導電を生じる低いキャリア密度
（約１×１０１７ｃｍ−’）を有する。さらに２ ＤＥ
ＣＦＥＴは、ゲートの下のドープされたチャンネル層の
ゆえに低い降伏電圧を有する。ドープされたＧａＡｓチ
ャンネル上のドープされないＡｌＧａＡｓ層をＧａＡｓ
チャンネル内の高キヤリア密度を与えるために使用する
ことによって、およびゲートに隣接するドープされない
ＡｌＧａＡｓによるは処理される。層はすべてＭＢＥに
よって成長される。
ｖｌｃｃｓＬｅｔｔｅｒｓ、Ｖｏｌ、ＥＤＬ−５，Ｎｏ
、１１＊１９８８年１１月の８２５乃至６２１１頁、”
Ａ旧ｇｈ−Ｃｈａｎｎｅｌ旧５−Ｌｌｋｅ ＦＥＴ（Ｄ
ＭＴ） ”）には、高速および高電力応用のためのこれ
らの設計するＣ１ａＡｓ装置に対する問題を記載してい
る。共通する問題は、大きい入力信号、高い降伏電圧、
良好な電流の線形性、および高いカット−オフ周波数の
ための大きい平均のトランジスタフンダクタンスを有す
る高電流処理能力を必要とすることである。ＭＥＳＦＥ
Ｔおよび２次元電子ガスＰＵＴ （２ＤＢＣＦＥＴま
たはＩＩＥＭＴ）が、これらの目的を十分に満足できな
いことは注意される。ＭＥＳＦＥＴは、チャンネル電Ｔ
密度がドナー密度を越えることはできず、ゲートの高電
界は降伏電圧を低くするので閉込められる。２ ＤＥＣ
ＦＥＴは、トランジスタコンダクタンス圧縮に至るｎ−
ＡｌＧａＡｓ層内の並列導電を生じる低いキャリア密度
（約１×１０１７ｃｍ−’）を有する。さらに２ ＤＥ
ＣＦＥＴは、ゲートの下のドープされたチャンネル層の
ゆえに低い降伏電圧を有する。ドープされたＧａＡｓチ
ャンネル上のドープされないＡｌＧａＡｓ層をＧａＡｓ
チャンネル内の高キヤリア密度を与えるために使用する
ことによって、およびゲートに隣接するドープされない
ＡｌＧａＡｓによるは処理される。層はすべてＭＢＥに
よって成長される。
［発明の解決すべき課題］゛
高周波用電力ＦＥＴとして使用されるのに適当なにａＡ
ｓ ＦＥＴを与えようといろいろと試みられたにもかか
わらず、所定の高周波用の高い電力を得ることは引続い
て所望されてきたことである。電力ＦＥＴの動作上の限
界を広げることを所望するのに加えて、それらの製造方
法において経済的で繰り返し可能なプロセスを見出すこ
とは非常に重要である。存在するプロセス技術は、ドー
プされたＡｌＧａＡｓ （ＨＲＭＴ）およびドープされ
たＧａＡｓ （ＤＭＴ ）層のような層の成長を含む高
周波用電力ＦＥＴの各種のドープされた層の成長のため
にＭＢＥを利用している。個々の装置がそのようなプロ
セスを通して実験室的に製造可能であるが、そのような
プロセスを使用する大規模の製造は経済的でなくまた繰
り返し不可能である。
ｓ ＦＥＴを与えようといろいろと試みられたにもかか
わらず、所定の高周波用の高い電力を得ることは引続い
て所望されてきたことである。電力ＦＥＴの動作上の限
界を広げることを所望するのに加えて、それらの製造方
法において経済的で繰り返し可能なプロセスを見出すこ
とは非常に重要である。存在するプロセス技術は、ドー
プされたＡｌＧａＡｓ （ＨＲＭＴ）およびドープされ
たＧａＡｓ （ＤＭＴ ）層のような層の成長を含む高
周波用電力ＦＥＴの各種のドープされた層の成長のため
にＭＢＥを利用している。個々の装置がそのようなプロ
セスを通して実験室的に製造可能であるが、そのような
プロセスを使用する大規模の製造は経済的でなくまた繰
り返し不可能である。
本発明の目的は、高周波用、高電力用に適した改良され
たＦＥＴを提供することである。
たＦＥＴを提供することである。
［；１ｌｌｌｉ解決のための手段］
本発明の前記およびその他の目的は、自己整列ゲートプ
ロセスと結合され、上方に第２のキャリア閉込め層を具
備しまたは具備しないチャンネル層の下に、第１のキャ
リア閉込め層を設けることによって達成される。製造能
力は、後でドーピングするドープされない層を製造する
ことによって、ドープされた層の製造をやめることによ
って達成される。改良されたＦＥＴを生成する好ましい
方法にしたがって、ドープされないＡｌＧａＡｓの層は
ＭＢＥによって基体上に形成される。ＧａＡｓおよびＡ
ｌＧａＡｓのドープされない層は続いて成長され、続い
て好ましくはシリコンをチャンネルドーパントとしてＧ
ａＡｓ内にイオン注入される。ＡｌＧａＡｓ内へ導入さ
れたシリコンの活性化能率が低いために、ＡｌＧａＡｓ
層は実効的にはドープされない。したがって、薄いチャ
ンネル層とチャンネルを間に挿んでいるＡｌＧａＡｓに
よって生じるキャリア閉込めのために、高キャリア濃度
を６する高ドープされたチャンネルが与えられる。また
、基体内へのキャリア注入は回避され、高い降伏電圧に
対する免疫性が達成される。本発明は、改良されたＦＥ
Ｔ設計を提供する。
ロセスと結合され、上方に第２のキャリア閉込め層を具
備しまたは具備しないチャンネル層の下に、第１のキャ
リア閉込め層を設けることによって達成される。製造能
力は、後でドーピングするドープされない層を製造する
ことによって、ドープされた層の製造をやめることによ
って達成される。改良されたＦＥＴを生成する好ましい
方法にしたがって、ドープされないＡｌＧａＡｓの層は
ＭＢＥによって基体上に形成される。ＧａＡｓおよびＡ
ｌＧａＡｓのドープされない層は続いて成長され、続い
て好ましくはシリコンをチャンネルドーパントとしてＧ
ａＡｓ内にイオン注入される。ＡｌＧａＡｓ内へ導入さ
れたシリコンの活性化能率が低いために、ＡｌＧａＡｓ
層は実効的にはドープされない。したがって、薄いチャ
ンネル層とチャンネルを間に挿んでいるＡｌＧａＡｓに
よって生じるキャリア閉込めのために、高キャリア濃度
を６する高ドープされたチャンネルが与えられる。また
、基体内へのキャリア注入は回避され、高い降伏電圧に
対する免疫性が達成される。本発明は、改良されたＦＥ
Ｔ設計を提供する。
［実施例］
第１図は、その上に第１のＡｌＧａＡｓ層１４１ 、
ＧａＡｓ層１３１、および第２のＡｌＧａＡｓ層１４１
を具備する基体１０１を示す。ソースコンタクト１０３
は注入されたソース領域１０４の上部に配置され、一方
ドレインコンタクト１０５は注入されたドレイン領域１
０Ｂの上部に配置される。ゲート１０９はＡｌＧａＡｓ
１？１１４１上にあり、注入されたソース領域１０４と
注入されたドレイン領域１０Ｂの間に配置される。各層
１２１ 。
ＧａＡｓ層１３１、および第２のＡｌＧａＡｓ層１４１
を具備する基体１０１を示す。ソースコンタクト１０３
は注入されたソース領域１０４の上部に配置され、一方
ドレインコンタクト１０５は注入されたドレイン領域１
０Ｂの上部に配置される。ゲート１０９はＡｌＧａＡｓ
１？１１４１上にあり、注入されたソース領域１０４と
注入されたドレイン領域１０Ｂの間に配置される。各層
１２１ 。
ｉａｔ 、 １４１は結晶構造から成り、ＧａＡｓ層ｉ
ｌｌのチャンネル領域１３３はドープされ、チャンネル
として使用されるために活性化される。層１２１ 、１
４１の活性化されたドーパントレベルは、少なくとも大
きさでチャンネル領域１３３の活性化されたドーパント
レベルよりも低い。第２Ａ図は、第１図の構造における
活性化されたドーパント分布を示す。
ｌｌのチャンネル領域１３３はドープされ、チャンネル
として使用されるために活性化される。層１２１ 、１
４１の活性化されたドーパントレベルは、少なくとも大
きさでチャンネル領域１３３の活性化されたドーパント
レベルよりも低い。第２Ａ図は、第１図の構造における
活性化されたドーパント分布を示す。
ＡｌＧａＡｓ層１４１とＧａＡｓ層１３１の間のバンド
ギャップの差のために、多数キャリア濃度が小さい層１
３５が層と層の境界面にある。この境界層は、ショット
キーと類似した動作により、より高いバンドギャップの
ＡｌＧａＡｓ層がＧａＡｓ層に接触するところに形成さ
れる。別の層と層の境界面１２５は、ＧａＡｓ層１３１
がＡｌＧａＡｓ層１４１と接触するところに形成される
。第２Ｂ図は、キャリア濃度を示している。
ギャップの差のために、多数キャリア濃度が小さい層１
３５が層と層の境界面にある。この境界層は、ショット
キーと類似した動作により、より高いバンドギャップの
ＡｌＧａＡｓ層がＧａＡｓ層に接触するところに形成さ
れる。別の層と層の境界面１２５は、ＧａＡｓ層１３１
がＡｌＧａＡｓ層１４１と接触するところに形成される
。第２Ｂ図は、キャリア濃度を示している。
動作においてキャリアの無い層１３５ 、１２５は、Ｇ
ａＡｓ層１３１の厚さの中間の部分に多数キャリアを閉
込める。このキャリア閉込めの１つの結果は基体内への
キャリア注入の減少であり、したがって寄生抵抗および
短チャンネル効果を減少する。キャリア閉込めのその他
の結果は、実効チャンネルの厚さを減少することである
。結果として、より高いスイッチング速度が達成可能で
ある。最上部のＡｌＧａＡｓ層１４１は半絶縁性であり
、電圧破壊を生じないで高い電界を維持するために適当
である。
ａＡｓ層１３１の厚さの中間の部分に多数キャリアを閉
込める。このキャリア閉込めの１つの結果は基体内への
キャリア注入の減少であり、したがって寄生抵抗および
短チャンネル効果を減少する。キャリア閉込めのその他
の結果は、実効チャンネルの厚さを減少することである
。結果として、より高いスイッチング速度が達成可能で
ある。最上部のＡｌＧａＡｓ層１４１は半絶縁性であり
、電圧破壊を生じないで高い電界を維持するために適当
である。
結果として第１図のＦＥＴの降伏電圧は、ＡｌＧａＡｓ
１１４１の無いときの降伏電圧よりも十分に高い。ゲー
トとドレイン間の注入間隔ｄ２は、所望された降伏電圧
に対する免疫性と一致した最小の間隔を達成するために
、ＡｌＧａＡｓ層の改善されたブレークダウン抵抗を考
慮して選択される。ドーパント濃度が少なくともＩＥ１
７ｃｍ−’であり、所望された降伏電圧が少なくとも３
５Ｖである好ましい注入において、間、隔は１＃ｍより
小さく形成することが可能である。
１１４１の無いときの降伏電圧よりも十分に高い。ゲー
トとドレイン間の注入間隔ｄ２は、所望された降伏電圧
に対する免疫性と一致した最小の間隔を達成するために
、ＡｌＧａＡｓ層の改善されたブレークダウン抵抗を考
慮して選択される。ドーパント濃度が少なくともＩＥ１
７ｃｍ−’であり、所望された降伏電圧が少なくとも３
５Ｖである好ましい注入において、間、隔は１＃ｍより
小さく形成することが可能である。
本発明の別の特徴は、自己整列されたＮ＋ソース注入領
域１０４である。ゲートとソース注入の自己整列は結果
的に低いソース抵抗となる。これはまた、増加されたス
イッチング速度を達成するための助けとなる。ソースと
ドレイン間の分離距離ｄ１は、任意の所定のゲートの長
さ、およびゲートとドレイン間の間隔ｄ２に的して最小
とされる。
域１０４である。ゲートとソース注入の自己整列は結果
的に低いソース抵抗となる。これはまた、増加されたス
イッチング速度を達成するための助けとなる。ソースと
ドレイン間の分離距離ｄ１は、任意の所定のゲートの長
さ、およびゲートとドレイン間の間隔ｄ２に的して最小
とされる。
幾つかの付加した性能の改良に加えて、各種の従来の方
法の利点は、見て判るように本発明の使用によって確実
にされる。第１図のＦＥＴは、層１４１によって降伏電
圧に対する免疫性が与えらえる。さらに付加的な降伏電
圧に対する免疫性は、ゲートからドレイン注入領域１０
６を分離することによって与えられる。したがって、所
定のＦＥＴ寸法のために、前述された降伏電圧よりも高
い降伏電圧は、層１４１およびゲートとドレイン注入領
域間の間隔ｄ２のために達成される。このより高い降伏
電圧は、チャンネルドーピングを減少する必要無く達成
される。高いチャンネルドーピングの維持は、基体内へ
のキャリアの注入を回避するので、トランスコンダクタ
ンスを高く保つことを助ける。さらに、ドープされたＧ
ａＡｓチャンネル層の中間の層への多数キャリアの閉じ
込めは、オンおよびオフの切換えについての改良された
制御を与える。
法の利点は、見て判るように本発明の使用によって確実
にされる。第１図のＦＥＴは、層１４１によって降伏電
圧に対する免疫性が与えらえる。さらに付加的な降伏電
圧に対する免疫性は、ゲートからドレイン注入領域１０
６を分離することによって与えられる。したがって、所
定のＦＥＴ寸法のために、前述された降伏電圧よりも高
い降伏電圧は、層１４１およびゲートとドレイン注入領
域間の間隔ｄ２のために達成される。このより高い降伏
電圧は、チャンネルドーピングを減少する必要無く達成
される。高いチャンネルドーピングの維持は、基体内へ
のキャリアの注入を回避するので、トランスコンダクタ
ンスを高く保つことを助ける。さらに、ドープされたＧ
ａＡｓチャンネル層の中間の層への多数キャリアの閉じ
込めは、オンおよびオフの切換えについての改良された
制御を与える。
Ｇ５−１５０１８／ＩｔｓおよびＲ５−０，５Ω−■鱈
において、上部のＡｌＧａＡｓ層１４１のない第１図で
示された型のＴ’ｌＥＴの特性は、１．２５−一のゲー
ト幅を具備する０、８マイクロメータの長さのゲートに
対して１０ＧＨｚで０．８Ｖ／ｍｓである。この電力レ
ベルで、ＦＥＴは５０％の最大の電力の付加された能率
、および関連する８ｄＢの利得を示している。この優れ
た特性は、ＡｌＧａＡｓバッファ層および第４図に示さ
れている前駆層１２２ａ乃至１２２ｄによって可能とさ
れる。
において、上部のＡｌＧａＡｓ層１４１のない第１図で
示された型のＴ’ｌＥＴの特性は、１．２５−一のゲー
ト幅を具備する０、８マイクロメータの長さのゲートに
対して１０ＧＨｚで０．８Ｖ／ｍｓである。この電力レ
ベルで、ＦＥＴは５０％の最大の電力の付加された能率
、および関連する８ｄＢの利得を示している。この優れ
た特性は、ＡｌＧａＡｓバッファ層および第４図に示さ
れている前駆層１２２ａ乃至１２２ｄによって可能とさ
れる。
第４図に示されているヘテロ構造は、電力ＮＥＴ製造で
使用するのに特に適している。半絶縁性（［００） Ｇ
ａＡｓ基体１０１は、（ｉｌｌ ） Ａ ＣＧａ面）
に向かって１０度ずれた方向に向けられる。連続層１２
２ａ乃至１２２ｄは、基体上にＭＢＥ （分子ビーム
エピタキシ）によって成長される。ＧａＡｓの層１２２
ａは約１００ ｎｍであり、バッファとして働く。層１
２２ｂは、１０ピリオドのＡｔＡｓ／ＧａＡｓ超格子で
ある。層１２２ｅは、約２００ｔｖの厚さを有する別の
ＧａＡｓ層である。層１２２ｄは、ｌ００−ｎｍの厚さ
でＡｌＡｓのモル分率が単調に０．１から０．３５まで
増加する組成が順次変化するバッファＷ（ＣＧＢＬ）で
ある。層１２１は、キャリア閉込め用のｌ−ｐ＠３５％
の＾１ＧａＡｓバッファである。層１３１は、キャリア
チャンネル媒体として働く３５０−ｎｍ （２００−ｎ
ｓ）のＧａＡｓバッファである。上記層は意図的にドー
プされない。
使用するのに特に適している。半絶縁性（［００） Ｇ
ａＡｓ基体１０１は、（ｉｌｌ ） Ａ ＣＧａ面）
に向かって１０度ずれた方向に向けられる。連続層１２
２ａ乃至１２２ｄは、基体上にＭＢＥ （分子ビーム
エピタキシ）によって成長される。ＧａＡｓの層１２２
ａは約１００ ｎｍであり、バッファとして働く。層１
２２ｂは、１０ピリオドのＡｔＡｓ／ＧａＡｓ超格子で
ある。層１２２ｅは、約２００ｔｖの厚さを有する別の
ＧａＡｓ層である。層１２２ｄは、ｌ００−ｎｍの厚さ
でＡｌＡｓのモル分率が単調に０．１から０．３５まで
増加する組成が順次変化するバッファＷ（ＣＧＢＬ）で
ある。層１２１は、キャリア閉込め用のｌ−ｐ＠３５％
の＾１ＧａＡｓバッファである。層１３１は、キャリア
チャンネル媒体として働く３５０−ｎｍ （２００−ｎ
ｓ）のＧａＡｓバッファである。上記層は意図的にドー
プされない。
約３０％乃至５０％間の、好ましくは約３５％のＡｌＡ
ｓのモル分率は、閉込め層とチャンネル間の伝導帯オフ
セットを最大にするように選択される。最適の動作が、
例えば米国特許＊ ３．９０１，７４５号および４．６
０８．５８６号明細書において以前に示された４７％乃
至５０％に代わりに、約３５％乃至３７％のＡｌＡｓの
モル分率によって達成されることが発見された。
ｓのモル分率は、閉込め層とチャンネル間の伝導帯オフ
セットを最大にするように選択される。最適の動作が、
例えば米国特許＊ ３．９０１，７４５号および４．６
０８．５８６号明細書において以前に示された４７％乃
至５０％に代わりに、約３５％乃至３７％のＡｌＡｓの
モル分率によって達成されることが発見された。
３５％モル分率のＡｌＡｓを使用することは、以前に提
案された４７％乃至５０％のモル分率で達成された動作
と比較して相当な改良が与えられる。製造中に、基体の
温度をＡｌＧａＡｓ成長のために適当な状！！（約６１
３０℃）からＧａＡｓ成長に適当な状態（約６３０℃）
に変化させ、およびＡｌＧａＡｓ層の最上部をスムース
にし、非常に急峻な内部層境界または境界面を生じさせ
るように、６０秒の“成長中止°の期間がＡｌＧａＡｓ
層の成長を終わらせた後にＧａＡｓ層の成長を始める前
に含まれ得る。
案された４７％乃至５０％のモル分率で達成された動作
と比較して相当な改良が与えられる。製造中に、基体の
温度をＡｌＧａＡｓ成長のために適当な状！！（約６１
３０℃）からＧａＡｓ成長に適当な状態（約６３０℃）
に変化させ、およびＡｌＧａＡｓ層の最上部をスムース
にし、非常に急峻な内部層境界または境界面を生じさせ
るように、６０秒の“成長中止°の期間がＡｌＧａＡｓ
層の成長を終わらせた後にＧａＡｓ層の成長を始める前
に含まれ得る。
本発明にしたがったＦＥＴの製造方法は、ＧａＡｓの半
絶縁性の基体ｌｏｔによって始まる。例えばドープされ
ないエピタキシャルＧａＡｓ、 ＧａＡｓおよびＡｌＡ
ｓの短いピリオドの超格子、および組成的に順次変化す
るバッファ層である第１図に示されている任意の前駆層
１２２は基体上に設けられ、それに続いてＡｌＧａＡｓ
層１２１がエピタキシャル層として形成される。前駆層
１２２は、ＡｌＧａＡｓバッファの成長を容品にし、基
体からの不純物の拡散によるバッファの汚染を阻止する
。ＭＢＥはエピタキシャル層の形成のために使用され得
る。ＡｌＧａＡｓ層１２１は、基体からその上にある層
の良好な絶縁を与えるためにドープされない。次に、Ｇ
ａＡｓ層１３１が設けられる。
絶縁性の基体ｌｏｔによって始まる。例えばドープされ
ないエピタキシャルＧａＡｓ、 ＧａＡｓおよびＡｌＡ
ｓの短いピリオドの超格子、および組成的に順次変化す
るバッファ層である第１図に示されている任意の前駆層
１２２は基体上に設けられ、それに続いてＡｌＧａＡｓ
層１２１がエピタキシャル層として形成される。前駆層
１２２は、ＡｌＧａＡｓバッファの成長を容品にし、基
体からの不純物の拡散によるバッファの汚染を阻止する
。ＭＢＥはエピタキシャル層の形成のために使用され得
る。ＡｌＧａＡｓ層１２１は、基体からその上にある層
の良好な絶縁を与えるためにドープされない。次に、Ｇ
ａＡｓ層１３１が設けられる。
層１３１のドーピングは、エピタキシャル成長中または
好ましくは後の使用されたイオン注入中に行われる。い
ずれの場合においても、チャンネル層１８１の活性化さ
れたドーパント濃度は、少なくとも ｌＸｌ０”ｃ層−
３であることが好ましい。層１３３ に続いて、ＭＢＨ
によって形成された第２のドープされないエピタキシャ
ルＡｔＧａＡｓ層１４１が形成される。
好ましくは後の使用されたイオン注入中に行われる。い
ずれの場合においても、チャンネル層１８１の活性化さ
れたドーパント濃度は、少なくとも ｌＸｌ０”ｃ層−
３であることが好ましい。層１３３ に続いて、ＭＢＨ
によって形成された第２のドープされないエピタキシャ
ルＡｔＧａＡｓ層１４１が形成される。
複合構造上にＦＥＴ構造が続く。ゲート１０９は層１４
１上に設けられ、ソースおよびドレイン領域１０４ 、
１０６は注入および活性化され、ソースおよびドレイン
コンタクト１０８ 、１０５が設けられる。
１上に設けられ、ソースおよびドレイン領域１０４ 、
１０６は注入および活性化され、ソースおよびドレイン
コンタクト１０８ 、１０５が設けられる。
一般に米国特許明細書（名称“Ｓｅｌｆ−Ａｌｌｇｎｃ
ｄＧａｔｅ ＦＥＴ ａｎｄ Ｐｒｏｃｅｓｓ ” で
ある１９８７年１２月２３日の米国出願番号１３７．３
０９号明細書）に開示されるプロセスが、その基体処置
および適当な自己整列（または非対称な自己整列）のた
めに本発明に特に適合することは判っているが、任意の
信頼性のあるプロセスによって、コンタクト１０３ 、
１０５およびゲート１０９が形成できる。
ｄＧａｔｅ ＦＥＴ ａｎｄ Ｐｒｏｃｅｓｓ ” で
ある１９８７年１２月２３日の米国出願番号１３７．３
０９号明細書）に開示されるプロセスが、その基体処置
および適当な自己整列（または非対称な自己整列）のた
めに本発明に特に適合することは判っているが、任意の
信頼性のあるプロセスによって、コンタクト１０３ 、
１０５およびゲート１０９が形成できる。
商業上の製造状況において著しく良好である改良された
プロセスが開発されている。改良されたプロセスは、−
ＭＢＨがウェハごとの方法で使用されるとき遭遇する異
なったウェハ間の変化および同一のウェハ内における変
化を回避する。
プロセスが開発されている。改良されたプロセスは、−
ＭＢＨがウェハごとの方法で使用されるとき遭遇する異
なったウェハ間の変化および同一のウェハ内における変
化を回避する。
第３Ａ図を参照にすると、ＧａＡｓ基体１０１はプロセ
スのための基体を形成する。半導体生成物に基礎をおか
れるＧａＡｓを支持することができる任意のその他の基
体は適当であろう。シリコン基体（１，１，１）はその
ような別の１例である。例えばＣａＡｓのバッファ１０
２は、バッチモードＭＢＨによってまたはＭＯＣＶＤに
よって設けられることができる。このバッファは、実質
的な欠点のない上部表面を達成し、注入されたイオンを
全て吸収するのに十分な厚さが両立するように、できる
限り薄く保たれることが好ましい。ＧａＡｓ基体上の約
１０．０００オングストロームの厚さが満足すべきもの
であることが発見された。バッファは必要なものではな
いが、米国特許（１９１１８年８月１０日出願番号Ｎｏ
、２１０．６２５号明細書’Ｍｅｔｈｏｄ ｏｒ Ｍａ
ｋｉｎｇ ５ＡＧＦＥＴｓｏｎ Ｂｕｙｅｒ Ｌａｙｅ
ｒｓ ）で開示されているようなものは、良好なバッ
ファを提供する。次に、ＡｌＧａＡｓのドープされない
エピタキシャル層１２１はバッチのモードＭＢＥまたは
ＭＯＣＶＤによって設けられ、それに続いて共にドープ
されないおよびＭＢＥまたはＭＯＣＶＤによって設けら
れた真性エピタキシャル層であることが好ましいＧａＡ
ｓ層ｔａｔおよびＡｌＧａＡｓ層１４１が設けられる。
スのための基体を形成する。半導体生成物に基礎をおか
れるＧａＡｓを支持することができる任意のその他の基
体は適当であろう。シリコン基体（１，１，１）はその
ような別の１例である。例えばＣａＡｓのバッファ１０
２は、バッチモードＭＢＨによってまたはＭＯＣＶＤに
よって設けられることができる。このバッファは、実質
的な欠点のない上部表面を達成し、注入されたイオンを
全て吸収するのに十分な厚さが両立するように、できる
限り薄く保たれることが好ましい。ＧａＡｓ基体上の約
１０．０００オングストロームの厚さが満足すべきもの
であることが発見された。バッファは必要なものではな
いが、米国特許（１９１１８年８月１０日出願番号Ｎｏ
、２１０．６２５号明細書’Ｍｅｔｈｏｄ ｏｒ Ｍａ
ｋｉｎｇ ５ＡＧＦＥＴｓｏｎ Ｂｕｙｅｒ Ｌａｙｅ
ｒｓ ）で開示されているようなものは、良好なバッ
ファを提供する。次に、ＡｌＧａＡｓのドープされない
エピタキシャル層１２１はバッチのモードＭＢＥまたは
ＭＯＣＶＤによって設けられ、それに続いて共にドープ
されないおよびＭＢＥまたはＭＯＣＶＤによって設けら
れた真性エピタキシャル層であることが好ましいＧａＡ
ｓ層ｔａｔおよびＡｌＧａＡｓ層１４１が設けられる。
ＧａＡｓ基体１０１において、チャンネルドーピング
は、ＡｌＧａＡｓ層１４１を通して８１のイオン注入に
よって行われる。Ｓｉのイオン注入は、少なくとも Ｉ
Ｘ １０”ｃｍ−３の層１３１中のチャンネルドーピン
グを与えるよう要求される。チャンネルドーピングは３
Ｘ １０”ｃｍ−’であることが好ましい。これらのレ
ベルのチャンネルドーピングは、バイアスの与えられな
い状況において、キャリア濃度に実質的に影響を与える
ように層境界に接近しないチャンネル層１３１の部分に
おける活性化ドーパント濃度と呼ばれる。
は、ＡｌＧａＡｓ層１４１を通して８１のイオン注入に
よって行われる。Ｓｉのイオン注入は、少なくとも Ｉ
Ｘ １０”ｃｍ−３の層１３１中のチャンネルドーピン
グを与えるよう要求される。チャンネルドーピングは３
Ｘ １０”ｃｍ−’であることが好ましい。これらのレ
ベルのチャンネルドーピングは、バイアスの与えられな
い状況において、キャリア濃度に実質的に影響を与える
ように層境界に接近しないチャンネル層１３１の部分に
おける活性化ドーパント濃度と呼ばれる。
チャンネル注入は、Ａ Ｉ ＧａＡｓ層１２１および１
４１の両者において実質的なドーパント濃度を生じる。
４１の両者において実質的なドーパント濃度を生じる。
しかしなから、ＧａＡｓのシリコンに対してＡｌＧａＡ
ｓのシリコンの実質的な低い活性化能率のために、Ａｌ
ＧａＡｓ層の“活性化″ ドーパント濃度は約ＩＸ １
０”ｃｍ−３よりも小さい。ドーパント注入と活性化パ
ラメータの選択において、チャンネルの活性化キャリア
濃度が隣接した層１２１ 、１４１の活性化キャリア濃
度の３倍以上である状況を選択することが好ましい。
ｓのシリコンの実質的な低い活性化能率のために、Ａｌ
ＧａＡｓ層の“活性化″ ドーパント濃度は約ＩＸ １
０”ｃｍ−３よりも小さい。ドーパント注入と活性化パ
ラメータの選択において、チャンネルの活性化キャリア
濃度が隣接した層１２１ 、１４１の活性化キャリア濃
度の３倍以上である状況を選択することが好ましい。
チャンネル注入の次に、ゲートが設けられ、自己整列ソ
ース／ドレイン注入が行われる。例えばフォトレジスタ
のような非対称的なマスク２０１は、所望されたゲート
をドレイン間隔ｄ２を得て、その一方ではソースとゲー
トの注入整列を保持するために、ソース／ドレイン注入
の前にゲート上に設けられることができる。この注入の
結果として、ソースおよびドレイン領域１０４ 、１０
８は、３以上の係数で好ましくは少なくとも係数５でチ
ャンネルの濃度を越える不純物濃度を有する。したがっ
て、ソース／ドレイン注入位置でＧａＡｓ層１２１の活
性化キャリア濃度は、約ｌＸｌ０”ｃｍ−１以上である
ことが好ましい。
ース／ドレイン注入が行われる。例えばフォトレジスタ
のような非対称的なマスク２０１は、所望されたゲート
をドレイン間隔ｄ２を得て、その一方ではソースとゲー
トの注入整列を保持するために、ソース／ドレイン注入
の前にゲート上に設けられることができる。この注入の
結果として、ソースおよびドレイン領域１０４ 、１０
８は、３以上の係数で好ましくは少なくとも係数５でチ
ャンネルの濃度を越える不純物濃度を有する。したがっ
て、ソース／ドレイン注入位置でＧａＡｓ層１２１の活
性化キャリア濃度は、約ｌＸｌ０”ｃｍ−１以上である
ことが好ましい。
チャンネル注入およびソース／ドレイン注入の両者の注
入された不純物の活性化は、チャンネルが活性化されそ
の後ゲート形成がされ続いてソース／ドレイン活性化が
される通常の２段階プロセスにおいて実行され得る。し
かしなから、優れた活性化シーケンスは複雑なプロセス
を著しく減少するために見出されている。新しい活性化
シーケンスは、ソース／ドレインおよびゲートコンタク
ト８０１ 、３０２ 、３０３形成を完成するために使
用される加熱工程とソース／ドレインおよびチャンネル
注入の活性化を結合させることによって、不純物注入の
後に必要とされる加熱段階の数を減少する。ソースおよ
びドレインへのオームコンタクトが約３８５℃の合金温
度のためのその他の部分では完成された半導体生成物の
加熱を、典型的に必要とする。しかしなから、例えば上
述の米国出願１３７．３０９号明細書に開示されている
、ＣａＡｓのｎ型シリコン活性化を達成するための最適
の焼きなましと適合するより高い温度の使用は、Ｍ、Ｍ
ｕｒａｋａｍｌ等によるＡｐｐｌ 、Ｐｈｙｓ、ＬｅＬ
Ｌ、５１．８６４頁（１９８７）によって開示されてい
る薄膜材料の結合が使用される場合に、コンタクトを焼
結させるために使用され得る。余分な合金加熱段階の除
去は、キャリア活性化の制御における増大した改良を提
供する。
入された不純物の活性化は、チャンネルが活性化されそ
の後ゲート形成がされ続いてソース／ドレイン活性化が
される通常の２段階プロセスにおいて実行され得る。し
かしなから、優れた活性化シーケンスは複雑なプロセス
を著しく減少するために見出されている。新しい活性化
シーケンスは、ソース／ドレインおよびゲートコンタク
ト８０１ 、３０２ 、３０３形成を完成するために使
用される加熱工程とソース／ドレインおよびチャンネル
注入の活性化を結合させることによって、不純物注入の
後に必要とされる加熱段階の数を減少する。ソースおよ
びドレインへのオームコンタクトが約３８５℃の合金温
度のためのその他の部分では完成された半導体生成物の
加熱を、典型的に必要とする。しかしなから、例えば上
述の米国出願１３７．３０９号明細書に開示されている
、ＣａＡｓのｎ型シリコン活性化を達成するための最適
の焼きなましと適合するより高い温度の使用は、Ｍ、Ｍ
ｕｒａｋａｍｌ等によるＡｐｐｌ 、Ｐｈｙｓ、ＬｅＬ
Ｌ、５１．８６４頁（１９８７）によって開示されてい
る薄膜材料の結合が使用される場合に、コンタクトを焼
結させるために使用され得る。余分な合金加熱段階の除
去は、キャリア活性化の制御における増大した改良を提
供する。
例えば５ＩＯＮのような、また金属相互連結絶縁用の電
界誘電体として作用する活性化焼きなまし中の生成物の
密封は、通常の構成および厚さであり得る。
界誘電体として作用する活性化焼きなまし中の生成物の
密封は、通常の構成および厚さであり得る。
イオン注入ドーピング分布とＣａＡｓ／ ＡｌにａＡｓ
バッファ境界面によるキャリア空乏層の組み合わせは、
１４ｍとＶ３１間の非常に直接的な関係となる。ｒｏｍ
対しａの線形は１６．がｉ４６．の２０％よりも低いと
き電流利得であるので特にクラスＢの増幅器のために重
要である。増幅器が高い電力つまりクラスＢの動作を必
要とする５０％以上を付加される能率用に設計されたと
き、およびＸバンドおよびＫｕバンドの動作が必要とさ
れる場合に、本発明は特に宵月である。Ｘバンド動作に
おいて、８００ｍＷｌ１ｍ幅を生成するＦＥＴは、クラ
スＢ動作のためにバイアスされる時、５３３ｍＶ／ｍｇ
を発生するＫｕバンドを有するように、終始一貫して達
成されている。両方の場合において、５０％ＰＡＥは達
成される。クラスＢの利得は、１ＯｃＨｚで１ワツトお
よび１８ＧＨｚで０．１１ワツトの全出力電力を有する
８ｄＢを終始一貫して越えている。クラスＢの動作のた
めにＦＥＴは、ｌａ−”５％ｉ６６．にバイアスされた
。はとんど理想の線形は、−０，２５乃至−１，Ｏｖの
Ｖ １ ｍに対して本発明によって提供され、これは以
前には達成されなかった。
バッファ境界面によるキャリア空乏層の組み合わせは、
１４ｍとＶ３１間の非常に直接的な関係となる。ｒｏｍ
対しａの線形は１６．がｉ４６．の２０％よりも低いと
き電流利得であるので特にクラスＢの増幅器のために重
要である。増幅器が高い電力つまりクラスＢの動作を必
要とする５０％以上を付加される能率用に設計されたと
き、およびＸバンドおよびＫｕバンドの動作が必要とさ
れる場合に、本発明は特に宵月である。Ｘバンド動作に
おいて、８００ｍＷｌ１ｍ幅を生成するＦＥＴは、クラ
スＢ動作のためにバイアスされる時、５３３ｍＶ／ｍｇ
を発生するＫｕバンドを有するように、終始一貫して達
成されている。両方の場合において、５０％ＰＡＥは達
成される。クラスＢの利得は、１ＯｃＨｚで１ワツトお
よび１８ＧＨｚで０．１１ワツトの全出力電力を有する
８ｄＢを終始一貫して越えている。クラスＢの動作のた
めにＦＥＴは、ｌａ−”５％ｉ６６．にバイアスされた
。はとんど理想の線形は、−０，２５乃至−１，Ｏｖの
Ｖ １ ｍに対して本発明によって提供され、これは以
前には達成されなかった。
製造プロセスが、成長中にドープされた層を形成するた
めに任意の所望された不純物を有する層１２１ 、、１
３１の成長を使用する場合に、さらに改良が達成される
ことができる。約０．５乃至１．０ ＃ｍの厚さまで層
１２１のＭＢＥまたはＭＯＣＶＤ形成に続いて、約５Ｘ
１０”ｃｍ−’乃至５Ｘ １０１０１７ａ’、好まし
くは約５Ｘ １０”ｃｇ＋−３の８１６度を有する、ド
ープされないおよび好ましくは真性の５０人乃至２００
人の厚さ（好ましくは約５０人）のＡｌＧａＡｓＰＩ！
１１２１ａ （ｔｆｓ ３図）が設けられる。約２００
乃至４５００人の厚さであり、約 ＩＸ １０Ｉ７Ｃｓ
−’乃至ＩＸ １０”ｃｍ−’、好ましくは１．５ Ｘ
ｌ０１７ｃ ｍ −３までＳ！をドープされたｃａＡｓ
ＪｉＧ １３１は、層１２１ａ上に成長される。この付
加した層はスイッチング速度を改良する。チャンネルが
ピンチオフに接近するので、ＡｌＧａＡｓ層 ＧａＡｓ
境界面で非常に高いシートキャリア密度がある。ドープ
されないａｔｃａＡｓ層１２１ａは、ＦＥＴがピンチオ
フに近付くとき、ティリングオフから導電性曲線を阻止
する援助をする。これは、ＦＥＴをより急峻にオフにす
ることを容易にし、したがってより高いスイッチング速
度が得られるようにする。
めに任意の所望された不純物を有する層１２１ 、、１
３１の成長を使用する場合に、さらに改良が達成される
ことができる。約０．５乃至１．０ ＃ｍの厚さまで層
１２１のＭＢＥまたはＭＯＣＶＤ形成に続いて、約５Ｘ
１０”ｃｍ−’乃至５Ｘ １０１０１７ａ’、好まし
くは約５Ｘ １０”ｃｇ＋−３の８１６度を有する、ド
ープされないおよび好ましくは真性の５０人乃至２００
人の厚さ（好ましくは約５０人）のＡｌＧａＡｓＰＩ！
１１２１ａ （ｔｆｓ ３図）が設けられる。約２００
乃至４５００人の厚さであり、約 ＩＸ １０Ｉ７Ｃｓ
−’乃至ＩＸ １０”ｃｍ−’、好ましくは１．５ Ｘ
ｌ０１７ｃ ｍ −３までＳ！をドープされたｃａＡｓ
ＪｉＧ １３１は、層１２１ａ上に成長される。この付
加した層はスイッチング速度を改良する。チャンネルが
ピンチオフに接近するので、ＡｌＧａＡｓ層 ＧａＡｓ
境界面で非常に高いシートキャリア密度がある。ドープ
されないａｔｃａＡｓ層１２１ａは、ＦＥＴがピンチオ
フに近付くとき、ティリングオフから導電性曲線を阻止
する援助をする。これは、ＦＥＴをより急峻にオフにす
ることを容易にし、したがってより高いスイッチング速
度が得られるようにする。
本発明にしたがって構成された装置は、電圧破壊なしに
４０ボルトを終始一貫して耐え、約０、ＩＶ／ｍｇｇＶ
ｇ、を消費すル４すれどもｌｏｍａ、／ａｍ Ｗｇ （
’）ｇａｓを示している。典型的なＧａＡｓＦＥＴは、
１０ボルト近くの降伏電圧を有する。
４０ボルトを終始一貫して耐え、約０、ＩＶ／ｍｇｇＶ
ｇ、を消費すル４すれどもｌｏｍａ、／ａｍ Ｗｇ （
’）ｇａｓを示している。典型的なＧａＡｓＦＥＴは、
１０ボルト近くの降伏電圧を有する。
本発明は、その構成の一番知られた方法に関して開示さ
れているが、本発明は多くの別の方法で構成されること
が可能であるということが理解される。当業者は、本発
明の原理を容易に理解でき、特許請求の範囲において開
示される本発明の技術的範囲内に全てあり、これらと等
価の多種の応用においてこの原理を使用することができ
ることが理解されよう。
れているが、本発明は多くの別の方法で構成されること
が可能であるということが理解される。当業者は、本発
明の原理を容易に理解でき、特許請求の範囲において開
示される本発明の技術的範囲内に全てあり、これらと等
価の多種の応用においてこの原理を使用することができ
ることが理解されよう。
第１図は、本発明にしたがった高周波用電力ＦＥＴの断
面図である。 第２Ａ図および第２Ｂ図は、第１図で示された不純物の
活性化と電力ＦＥＴにおける多数キャリア濃度を示す。 第３Ａ図乃至ｉＢＤ図は、好ましい製造プロセスにした
がった一連のプロセスを示す。 第４図は、本発明の１形態による電力ＦＥＴのへテロ構
造の断面図である。 １０１−・・基体、１２１−・・第１のＡｌＧａＡｓ層
、１３１−・・ＧａＡｓ層、１４監・・・第２のＡｌＧ
ａＡｓ層、ｌＱ８−・・ソースコンタクト、１０５・・
・ドレインコンタクト、１０９・・・ゲート、１０４・
・・ソース領域、１０Ｂ・・・ドレイン領域、１３３・
・・チャンネル領域。 出願人代理人 弁理士 鈴江武彦 〜・４・
面図である。 第２Ａ図および第２Ｂ図は、第１図で示された不純物の
活性化と電力ＦＥＴにおける多数キャリア濃度を示す。 第３Ａ図乃至ｉＢＤ図は、好ましい製造プロセスにした
がった一連のプロセスを示す。 第４図は、本発明の１形態による電力ＦＥＴのへテロ構
造の断面図である。 １０１−・・基体、１２１−・・第１のＡｌＧａＡｓ層
、１３１−・・ＧａＡｓ層、１４監・・・第２のＡｌＧ
ａＡｓ層、ｌＱ８−・・ソースコンタクト、１０５・・
・ドレインコンタクト、１０９・・・ゲート、１０４・
・・ソース領域、１０Ｂ・・・ドレイン領域、１３３・
・・チャンネル領域。 出願人代理人 弁理士 鈴江武彦 〜・４・
Claims (19)
- （１）基体と、 前記基体上の第１のエピタキシャルＡｌＧａＡｓ層と、
第１のエピタキシャルＡｌＧａＡｓ層上に直接にあるエ
ピタキシャルＧａＡｓチャンネル層と、 前記ＧａＡｓチャンネル層上に直接にある第２のエピタ
キシャルＡｌＧａＡｓ層と、 前記第２のエピタキシャルＡｌＧａＡｓ層上のソースコ
ンタクトおよびドレインコンタクトおよびゲートとを具
備し、 前記ＧａＡｓチャンネル層が、前記ゲートの下の少なく
とも１×１０＾１＾７ｃｍ＾−＾３のｎ型活性化キャリ
ア濃度を有し、 前記ＧａＡｓチャンネル層が、前記ソースおよびドレイ
ンコンタクトの下の少なくとも５×１０＾１＾７ｃｍ＾
−＾３のｎ型活性化キャリア濃度を有し、 前記第１および第２のＡｌＧａＡｓ層が、 ５×１０＾１＾６ｃｍ＾−＾３より少ない活性化キャリ
ア濃度を有する高周波用電力ＦＥＴ。 - （２）前記ＧａＡｓチャンネル層が、前記ゲートの下の
少なくとも１．５×１０＾１＾７ｃｍ＾−＾３のｎ型活
性化キャリア濃度を有する請求項１記載の高周波用電力
ＦＥＴ。 - （３）前記ＧａＡｓチャンネル層が、前記ソースおよび
ドレインコンタクトの下の少なくとも１．１０×１０＾
１＾８ｃｍ＾−＾３のｎ型活性化キャリア濃度を有する
請求項１記載の高周波用電力ＦＥＴ。 - （４）前記第１および第２のＡｌＧａＡｓ層が、２×１
０＾１＾６ｃｍ＾−＾３より少ない活性化キャリア濃度
を有する請求項１記載の高周波用電力ＦＥＴ。 - （５）ＳｉでドープされたＧａＡｓチャンネル層を備え
、前記ＳｉでドープされたＧａＡｓチャンネル層のほぼ
平坦な上部表面上に金属ゲートを有し、前記ＧａＡｓチ
ャンネル層内に注入されたソースおよびドレイン領域を
有し、前記ＳｉでドープされたＧａＡｓチャンネル層が
第１のバンドギャップを有するＧａＡｓを具備するＧａ
ＡｓＦＥＴにおいて、 前記第１のバンドギャップよりも高い第２のバンドギャ
ップを有し、前記ゲートの下の前記Ｓｉでドープされた
ＧａＡｓチャンネルの第１の表面に隣接する第１のチャ
ンネル限定層を具備し、 前記ゲートの下の前記ＳｉドープされたＧａＡｓチャン
ネル層の第１の表面部分が、前記チャンネルと前記第１
のチャンネル限定層の間のバンドギャップの違いによっ
て、多数キャリアが実質的に空乏化されるＧａＡｓＦＥ
Ｔ。 - （６）前記ゲートの下の前記ＳｉでドープされたＧａＡ
ｓチャンネルの第２の表面に隣接する第２のチャンネル
限定層を具備し、前記第２のチャンネル限定層が前記第
１のバンドギャップより高い第３のバンドギャップを有
し、前記ゲートの下の前記ＳｉでドープされたＧａＡｓ
チャンネル層の第２の表面部分が前記チャンネルと前記
第２のチャンネル限定層の間のバンドギャップの違いに
よって、多数キャリアが実質的に空乏化される請求項５
記載のＧａＡｓＦＥＴ。 - （７）前記第３のバンドギャップが、前記第２のバンド
ギャップとほぼ等しい請求項６記載のＧａＡｓＦＥＴ。 - （８）前記ゲートの下の前記ＳｉでドープされたＧａＡ
ｓチャンネル層の前記第１の表面部分が、前記ＧａＡｓ
チャンネル層の厚さの５％以上の深さまで多数キャリア
が実施的に空乏化される請求項５記載のＧａＡｓＦＥＴ
。 - （９）前記ゲートの下の前記ＳｉでドープされたＧａＡ
ｓチャンネル層の第２の表面部分が、前記ＧａＡｓチャ
ンネル層の厚さの５％以上の深さまで多数キャリアが実
施的に空乏化される請求項６記載のＧａＡｓＦＥＴ。 - （１０）前記ゲートの下の前記ＳｉでドープされたＧａ
Ａｓチャンネル層が、前記チャンネル層と前記チャンネ
ル限定層の間のバンドギャップの違いによって、前記Ｓ
ｉでドープされたＧａＡｓチャンネル層の厚さの少なく
とも１０％にわたってキャリアが空乏化されている請求
項６記載のＧａＡｓＦＥＴ。 - （１１）前記第１のチャンネル限定層が前記ゲートと前
記ＳｉでドープされたＧａＡｓチャンネル層の間にあり
、前記チャンネル限定層がドープされないＡｌＧａＡｓ
を備え、 逆方向降状電圧を増加するために前記ゲートから横方向
に間隔を隔てた前記ＧａＡｓチャンネル層内に注入され
た前記ドレイン領域を具備する請求項５記載のＧａＡｓ
ＦＥＴ。 - （１２）前記第１のチャンネル限定層が前記ゲートと前
記ＳｉでドープされたＧａＡｓチャンネル層の間にあり
、前記チャンネル限定層がドープされないＡｌＧａＡｓ
を備え、 逆方向降状電圧を増加するために前記ゲートから横方向
に間隔を隔てた前記ＧａＡｓチャンネル層内に注入され
た前記ドレイン領域を具備する請求項６記載のＧａＡｓ
ＦＥＴ。 - （１３）前記第２のチャンネル限定層が前記Ｓｉでドー
プされたチャンネル層と前駆構造との間にあり、前記前
駆構造がＧａＡｓバッファ層を備え、前記ＧａＡｓバッ
ファ層に直接に接触する組成が順次変化するバッファ層
を含み、この組成が順次変化するバッファ層がＡｌ＿ｘ
Ｇａ＿１＿−＿ｘＡｓの組成を具備し、ｘは前記ＧａＡ
ｓバッファ層に隣接した０．１０よりも小さい初期値か
ら約０．３乃至０．５の最終値まで前記組成が順次変化
するバッファ層の厚さにわたって単調に変化し、前記最
終値が前記第３のバンドギャップにほぼ等しいバンドギ
ャップとなる請求項１２記載のＧａＡｓＦＥＴ。 - （１４）ＧａＡｓ基体上のｎ型ＧａＡｓチャンネル層と
、前記チャンネル上のゲートと、前記ＧａＡｓチャンネ
ル層のイオン注入されたソースおよびドレイン部分に対
するソースおよびドレインコンタクトとを具備する電力
ＦＥＴの高周波特性を改善する方法において、 前記チャンネルと前記基体の間に第１のＡｌＧａＡｓ層
を設けることによって、前記基体から前記チャンネルの
多数キャリアを反発し、 前記ゲートと前記チャンネルの間に第１の ＡｌＧａＡｓ層を設けることによって、前記ゲートから
前記チャンネルの多数キャリアを反発する方法。 - （１５）クラスＢの増幅動作用に接続される第１および
第２のＦＥＴを具備する増幅器において、前記ＦＥＴが
、 ＧａＡｓチャンネルと、 前記チャンネルの第１の主表面とチャンネルから第１の
チャンネル限定層の境界面を形成する第１のチャンネル
限定層とを具備し、前記第１のチャンネル限定層がＧａ
Ａｓのバンドギャップより大きいバンドギャップを有し
、前記チャンネルの第１の表面領域がショットキーと類
似する作用によって前記チャンネルから第１のチャンネ
ル限定層の境界面で多数キャリアを空乏化する増幅器。 - （１６）前記第１のチャンネル限定層が、ドープされな
いＡｌＧａＡｓを具備する請求項１５記載の増幅器。 - （１７）前記第１のチャンネル限定層が、Ｘが約０．３
５であるＡｌ＿ＸＧａ＿１＿−＿ＸＡｓを具備する請求
項１６記載の増幅器。 - （１８）前記チャンネルが、少なくとも約 １×１０＾１＾６ｃｍ＾−＾３Ｓｉでドープされたｎ型
である請求項１７記載の増幅器。 - （１９）前記チャンネルの第２の主表面とチャンネルか
ら第２のチャンネル限定層の境界面を形成する第２のチ
ャンネル限定層を具備し、前記第２のチャンネル限定層
がＧａＡｓのバンドギャップより大きいバンドギャップ
を有し、前記チャンネルの第２の表面領域がショットキ
ーと類似する作用によって前記チャンネルから第２のチ
ャンネル限定層の境界面で多数キャリアを空乏化する請
求項１５記載の増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US280.779 | 1988-12-06 | ||
| US07/280,779 US4994868A (en) | 1988-12-06 | 1988-12-06 | Heterojunction confined channel FET |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02246121A true JPH02246121A (ja) | 1990-10-01 |
| JP3253953B2 JP3253953B2 (ja) | 2002-02-04 |
Family
ID=23074614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31550789A Expired - Fee Related JP3253953B2 (ja) | 1988-12-06 | 1989-12-06 | ヘテロ接合閉込めチャンネルｆｅｔ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4994868A (ja) |
| JP (1) | JP3253953B2 (ja) |
| DE (1) | DE3940201A1 (ja) |
| GB (1) | GB2225899B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02186636A (ja) * | 1989-01-12 | 1990-07-20 | Seiko Epson Corp | 集積回路装置の配線法 |
| US5309006A (en) * | 1991-11-05 | 1994-05-03 | Itt Corporation | FET crossbar switch device particularly useful for microwave applications |
| FR2689683B1 (fr) * | 1992-04-07 | 1994-05-20 | Thomson Composants Microondes | Dispositif semiconducteur a transistors complementaires. |
| US5411902A (en) * | 1994-06-06 | 1995-05-02 | The United States Of America As Represented By The Secretary Of The Air Force | Process for improving gallium arsenide field effect transistor performance using an aluminum arsenide or an aluminum gallium arsenide buffer layer |
| JP2685030B2 (ja) * | 1995-05-26 | 1997-12-03 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5856684A (en) * | 1996-09-12 | 1999-01-05 | Motorola, Inc. | High power HFET with improved channel interfaces |
| US5950839A (en) * | 1998-02-27 | 1999-09-14 | Mclanahan Corporation | Method and apparatus for the separation of manure and sand |
| EP2267782A3 (en) | 2009-06-24 | 2013-03-13 | Imec | Control of tunneling junction in a hetero tunnel field effect transistor |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4558337A (en) * | 1984-05-30 | 1985-12-10 | Texas Instruments Inc. | Multiple high electron mobility transistor structures without inverted heterojunctions |
| US4641161A (en) * | 1984-09-28 | 1987-02-03 | Texas Instruments Incorporated | Heterojunction device |
| JPS61174776A (ja) * | 1985-01-30 | 1986-08-06 | Sony Corp | ヘテロ接合電界効果トランジスタ |
| EP0237029A3 (en) * | 1986-03-10 | 1988-01-27 | Nec Corporation | A heterojunction field effect device operable at a high output current with a high withstand voltage |
| FR2600821B1 (fr) * | 1986-06-30 | 1988-12-30 | Thomson Csf | Dispositif semi-conducteur a heterojonction et double canal, son application a un transistor a effet de champ, et son application a un dispositif de transductance negative |
-
1988
- 1988-12-06 US US07/280,779 patent/US4994868A/en not_active Expired - Lifetime
-
1989
- 1989-11-29 GB GB8927027A patent/GB2225899B/en not_active Expired - Fee Related
- 1989-12-05 DE DE3940201A patent/DE3940201A1/de not_active Withdrawn
- 1989-12-06 JP JP31550789A patent/JP3253953B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB8927027D0 (en) | 1990-01-17 |
| DE3940201A1 (de) | 1990-06-07 |
| JP3253953B2 (ja) | 2002-02-04 |
| US4994868A (en) | 1991-02-19 |
| GB2225899B (en) | 1993-01-06 |
| GB2225899A (en) | 1990-06-13 |
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