JPH0846174A

JPH0846174A - 半導体装置およびその製造方法

Info

Publication number: JPH0846174A
Application number: JP17633794A
Authority: JP
Inventors: Yoshihiro Sugiyama; 芳弘杉山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-07-28
Filing date: 1994-07-28
Publication date: 1996-02-16

Abstract

(57)【要約】（修正有）【目的】エミッタ分離で生じるプロセスダメージを生
じないようにすることができるとともに、エミッタ間寸
法が短く、かつ分離が容易な複数のエミッタ構造を容易
に形成することができる。【構成】半導体基板１上に該半導体基板１とは異なる
材料からなる絶縁膜２が部分的に形成され、該絶縁膜２
上で分離され、かつ該半導体基板１面と異なる特異面が
向かい合うように該半導体基板１及び該絶縁膜２上に半
導体層３が選択的に形成され、該半導体基板１面に対応
する該半導体層３面と該特異面で閾値特性が異なるよう
に該半導体層３上にポテンシャルバリア４が形成されて
なる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、詳しくは、共鳴トンネリングバリア（Ｒ
ＴＢ；ＲｅｓｏｎａｎｔＴｕｎｎｅｌｉｎｇＢａｒ
ｒｉｅｒ）ダイオードメモリやマルチエミッタ共鳴トン
ネリングホットエレクトロントランジスタ（ＲＨＥＴ）
等に適用することができ、特にエミッタ分離で生じるプ
ロセスダメージを生じないようにすることができるとと
もに、エミッタ間寸法が短く、かつ分離が容易な複数の
エミッタ構造を容易に形成することができる半導体装置
及びその製造方法に関する。

【０００２】近年、共鳴トンネリングバリアを複数用い
たダイオードメモリや、共鳴トンネリングホットエレク
トロントランジスタを用いたマルチエミッタ型構造によ
る論理素子が提案されている。前者の共鳴トンネリング
バリアダイオードは、微細な領域に共鳴トンネリングバ
リアを形成することができるとともに、配線を基板上に
形成した後にその上に容易に素子構造を形成することが
できるという利点を有する。後者のマルチエミッタ共鳴
トンネリングホットエレクトロントランジスタは、ベー
ス上に直接形成するのではなく、共鳴トンネリングバリ
ア上に複数個のエミッタ電極を形成して、そのうちの１
個のエミッタ電極をベース電極として機能させることが
できるため、ベース電極をエミッタ電極と同時に形成す
ることができるという利点を有する。

【０００３】後述する如く、コレクタを下層に有し、エ
ミッタを上層に有するマルチエミッタ共鳴トンネリング
ホットエレクトロントタンジスタでは、エミッタを複数
得るために、分離するプロセス加工を行っている。ま
た、下層にエミッタを有し、上層にコレクタを有する共
鳴トンネリングバリアダイオードでは、予めエミッタを
分離するための絶縁層を設け、その絶縁層両側に共鳴ト
ンネリングバリアを成長して形成している。

【０００４】しかしながら、前述したマルチエミッタ共
鳴トンネリングホットエレクトロントランジスタでは、
複数のエミッタを形成するためにＲＩＥ等のドライプロ
セスで溝を開けて分離していたため、ドライプロセスに
より結晶にダメージが入ってプロセス誘起欠陥により結
晶性が乱れ、トラップや再結合中心が増えて、注入効率
が低下するという問題があった。そこで、このドライプ
ロセスにより結晶にダメージが入るという問題を解消す
るには、ウェットプロセスを行えばよいと考えられる
が、このウェットプロセスでは、１μｍ以下の細かいパ
ターンを制御性良く形成するのが困難であるという問題
があった。

【０００５】また、前述した共鳴トンネリングバリアダ
イオードメモリでは、エミッタを分離するための絶縁物
は、例えば半絶縁性のＧａＡｓを用いると、突起上部に
も成長して、その後成長するコレクタ層が一部曲がるこ
とになり、コレクタ層厚が一定にならなくなる。このた
め、ＳｉＯ₂のような誘導体絶縁物を用いるが、ＳｉＯ
₂近傍に特異面（その形状をファセットと呼ぶ）が出現
し、平坦化が難しいので、結局、次に成長するコレクタ
バリアの形状を大きく変化させてしまう等、作成が困難
であるという問題があった。

【０００６】そこで、エミッタ分離で生じるプロセスダ
メージを生じないようにすることができるとともに、エ
ミッタ間寸法が短く、かつ分離が容易な複数のエミッタ
構造を容易に形成することができる半導体装置及びその
製造方法が要求されている。

【０００７】

【従来の技術】図４は従来の半導体装置の構造を示す斜
視図である。図示例は、マルチエミッタ共鳴トンネリン
グホットエレクトロントランジスタに適用することがで
きる。この従来の半導体装置は、基板１００１上にｎ型
のコレクタ層１００２、コレクタバリア層１００３及び
ｎ型のベース層１００４が順次形成され、ベース層１０
０４上に共鳴トンネリングバリア層１００５が形成さ
れ、更に共鳴トンネリングバリア層１００５上に複数個
（例えば３個）のエミッタ電極１００６が形成され構成
されている。

【０００８】次に、図５は従来の半導体装置の構造を示
す断面図である。図示例は、共鳴トンネリングバリアダ
イオードに適用することができる。この従来の半導体装
置は、半導体基板１の両端上に複数個（例えば２個）の
エミッタ電極２００２が形成され、このエミッタ電極２
００２間の基板２００１上に突起（柱）形状の絶縁層２
００３が形成され、絶縁層２００３を挟むように基板２
００１上にｎ型のエミッタ層２００４、共鳴トンネリン
グバリア層２００５及びｎ^-型半導体層２００６が順次
形成され、更に、ｎ^-型半導体層２００６及び絶縁層２
００３上にｎ型のベース層２００７、コレクタバリア層
２００８、ｎ型のコレクタ層２００９及びコレクタ電極
２０１０が形成され構成されている。

【０００９】

【発明が解決しようとする課題】上記した図４に示す従
来の半導体装置では、コレクタ層１００２を下層に形成
し、エミッタ電極１００６を上層に形成しており、エミ
ッタ電極１００６を複数個形成するために、分離するプ
ロセス加工を行っている。しかしながら、この従来の半
導体装置では、複数個のエミッタ電極１００６を形成す
るためにＲＩＥ等のドライプロセスで溝を開けて分離し
ているため、ドライプロセスによりベース層１００４の
結晶にダメージが入って、プロセス誘起欠陥によりベー
ス層１００４の結晶性が乱れ、トラップや再結合中心が
増えて、注入効率が低下するという問題があった。この
ドライプロセス時によるベース層１００４へのダメージ
は、上下だけでなく横方向にも入る。

【００１０】そこで、このドライプロセスによりベース
層１００４結晶にダメージが入るという問題を解消する
には、ウェットプロセスを行えばよいと考えられるが、
このウェットプロセスでは、１μｍ以下の細かいパター
ンを制御性良く形成するのが困難であるという問題があ
った。次に、上記した図５に示す従来の半導体装置で
は、エミッタ層２００４を分離するようにエミッタ層２
００４間に突起形状の絶縁層２００３を形成し、絶縁層
２００３両側に絶縁層２００３に対して垂直にヘテロ構
造の共鳴トンネリングバリア層２００５を形成してい
る。

【００１１】しかしながら、この従来の半導体装置で
は、半導体基板２００１上に突起形状の絶縁層２００３
を形成して絶縁層２００３両側にヘテロ成長を行うと、
絶縁層２００３のエッジの所から成長する方向の面とは
違う結晶方位面が生じてしまうため、絶縁層２００３側
壁の面に沿ってヘテロ成長を行うのが困難である。この
ため、コレクタバリア２００８等を均一な膜厚で形成し
難い等、素子作製が困難であるという問題があった。

【００１２】そこで、本発明は、エミッタ分離で生じる
プロセスダメージを生じないようにすることができると
ともに、エミッタ間寸法が短く、かつ分離が容易な複数
のエミッタ構造を容易に形成することができる半導体装
置及びその製造方法を提供することを目的としている。

【００１３】

【課題を解決するための手段】請求項１記載の発明は、
半導体基板上に該半導体基板とは異なる材料からなる絶
縁膜が部分的に形成され、該絶縁膜上で分離され、かつ
該半導体基板面と異なる特異面が向かい合うように該半
導体基板及び該絶縁膜上に半導体層が選択的に形成さ
れ、該半導体基板面に対応する該半導体層面と該特異面
で閾値特性が異なるように該半導体層上にポテンシャル
バリアが形成されてなることを特徴とするものである。

【００１４】請求項２記載の発明は、上記請求項１記載
の発明において、前記ポテンシャルバリアは、共鳴トン
ネリングバリアであることを特徴とするものである。請
求項３記載の発明は、上記請求項２記載の発明におい
て、前記共鳴トンネリングバリアは、前記半導体層より
禁制帯幅が大きく、かつ伝導帯端不連続値が正になる第
１の半導体層と、該第１の半導体層より禁制帯幅が小さ
く、かつ伝導帯端不連続値が負になる第２の半導体層
と、該第２の半導体層より禁制帯幅が大きく、かつ伝導
帯端不連続値が正になる第３の半導体層と、該第３の半
導体層より禁制帯幅が小さく、かつ伝導帯端不連続値が
負になる第４の半導体層とを順に積層した構造からなる
ことを特徴とするものである。

【００１５】請求項４記載の発明は、上記請求項３記載
の発明において、前記共鳴トンネリングバリア上に、導
電性がｎ型の第１の半導体層と、該第１の半導体層より
禁制帯幅が大きく、かつ伝導帯端不連続値が正になる第
２の半導体層と、該第２の半導体層より禁制帯幅が小さ
く、かつ伝導帯端不連続値が負になる第３の半導体層と
を順に積層してなることを特徴とするものである。

【００１６】請求項５記載の発明は、上記請求項３，４
記載の発明において、前記半導体基板は、ＩｎＰからな
り、前記絶縁膜は、ＳｉＯ₂からなり、前記特異面を有
する前記半導体層は、ＩｎＧａＡｓからなり、前記ポテ
ンシャルバリアは、下層からＩｎＰ／ＩｎＧａＡｓ／Ｉ
ｎＰ／ＩｎＧａＡｓからなり、前記ポテンシャルバリア
上は、下層からＩｎＧａＡｓ／ＩｎＰ／ＩｎＧａＡｓか
らなることを特徴とするものである。

【００１７】請求項６記載の発明は、上記請求項３，４
記載の発明において、前記半導体基板は、ＧａＡｓから
なり、前記絶縁膜は、ＳｉＯ₂からなり、前記特異面を
有する前記半導体層は、ＧａＡｓからなり、前記ポテン
シャルバリアは、下層からＡｌＧａＡｓ／ＧａＡｓ／Ａ
ｌＧａＡｓ／ＧａＡｓからなり、前記ポテンシャルバリ
ア上は、下層からＧａＡｓ／ＡｌＧａＡｓ／ＧａＡｓか
らなることを特徴とするものである。

【００１８】請求項７記載の発明は、半導体基板上に該
半導体基板とは異なる材料からなる絶縁膜を部分的に形
成する工程と、次いで、有機金属気相成長法により該絶
縁膜上で分離され、かつ該半導体基板面と異なる特異面
が向かい合うように該半導体基板及び該絶縁膜上に半導
体層を選択的に形成する工程と、次いで、該半導体基板
面に対応する該半導体層面と該特異面で閾値特性が異な
るように該半導体層上にポテンシャルバリアを形成する
工程とを含むことを特徴とするものである。

【００１９】

【作用】図１は本発明の原理を説明する。図１に示す如
く、基板１上に絶縁膜２のパターンを形成し、この絶縁
膜２を挟んで半導体層３をＭＯＣＶＤ法により堆積する
際、図１（ａ）に示す如く、絶縁膜２のパターンの方向
を＜１１０＞方向にすることにより、半導体層３の露出
面が例えば３−５族の化合物半導体であると、絶縁膜２
端から（１１１）Ｂ面のファセット３ａを形成しながら
半導体層３を形成することができ、また、図１（ｂ）に
示す如く、絶縁膜２のパターンの方向を＜１−１０＞方
向にすることにより、半導体層３の露出面が例えば３−
５族の化合物半導体であると、絶縁膜２を這い上がるよ
うに（１１１）Ａ面のファセット３ｂを形成しながら半
導体層３を形成することができる。

【００２０】本発明では、後者の図１（ｂ）に示す如
く、絶縁膜２上に這い上がるように、かつ絶縁膜２上で
分離した（１１１）Ａ面のファセット３ｂを有するエミ
ッタ層となる半導体層３を選択的に形成した後、半導体
基板１面に対応するする半導体層３面とファセット３ｂ
面での成長速度の違いを利用して、半導体基板１面に対
応する半導体層３面とファセット３ｂ面で成長速度が異
なるように半導体層３上にポテンシャルバリア４を形成
して構成する。このため、従来のようなドライプロセス
によるプロセスダメージを生じさせることなく絶縁膜２
上でエミッタ層となる半導体層３を容易に分離すること
ができる。

【００２１】ここで、（１１１）Ａ面のファセット３ｂ
上の成長は、基板１面上の成長より小さくすることがで
き、実際（１００）面と（１１１）Ａ面では、後者の方
が小さい。例えば１００オングストロームのポテンシャ
ルバリア４を成長させると、（１００）面上では、１０
０オングストローム成長するが、（１１１）Ａ面のファ
セット３ｂ上では、それ以下の厚さになる。このため、
絶縁膜２上ではなく、ポテンシャルバリア４の両端に電
圧を印加した場合、ポテンシャルバリア４の両端部分よ
りも（１１１）Ａ面ファセット３ｂのポテンシャルバリ
ア４中央部分を横切って流れる電流の方が大きくなり、
電圧・電流特性に閾値特性が異なる構造を実現すること
ができる。また、この閾値特性を利用して、必要な論理
振幅を低閾値のバリア構造に合わせれば、他方の高閾値
のバリア構造には、電流をほとんど流されないようにす
ることができるため、素子寸法の実効的微細化向上に
も、寄与させることができる。

【００２２】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図３は本発明に係る一実施例の半導体装置の構造
を示す断面図である。本実施例では、（００１）半絶縁
性ＩｎＰ半導体基板１上にＳｉＯ₂絶縁膜２をＣＶＤ法
等により膜厚１００ｎｍ程度堆積する。次に、フォトレ
ジストを用いて（１−１０）方向に長軸が向くように、
幅が１μｍ程度で膜厚１０μｍ程度のマスクパターンを
形成する。

【００２３】次に、このレジストのマスクパターンをマ
スクに用い、ＨＦ：ＮＨ４Ｆ＝１：２０のエッチャント
でＳｉＯ₂絶縁膜２をエッチングして、０．５μｍ線幅
のストライプ状ＳｉＯ₂絶縁膜２のマスクを形成する。
その後、ＭＯＣＶＤ法によりｎ−ＩｎＧａＡｓ（例えば
ｎ＝１×１９乗ｃｍ^-3）（例えばＩｎ組成比０．５３前
後、以下同様の組成）を２５０ｎｍ程度を選択成長して
エミッタ層となる半導体層３を形成する。この時、エミ
ッタ層となる半導体層３は、半導体基板１の（１００）
面上に形成されるとともに、絶縁膜２上に這い上がるよ
うに、かつ絶縁膜２上で分離し、絶縁膜２上にかけて
（１１１）Ａ面のファセット３ａが形成される。

【００２４】次に、ＭＯＣＶＤ法により絶縁膜２及び半
導体層３上に膜厚程度のｎ−ＩｎＧａＡｓスペーサ
ー層１１を形成した後、更にＭＯＣＶＤ法により膜厚１
０ｎｍ程度のノンドープＩｎＰ層４ａ、膜厚１０ｎｍ程
度のノンドープＩｎＧａＡｓ層４ｂ、膜厚１０ｎｍ程度
のノンドープＩｎＰ層４ｃ及び膜厚１０ｎｍ程度のｎ−
ＩｎＧａＡｓ層４ｄからなるポテンシャルバリア４を形
成する。この時、ポテンシャルバリア４を構成する各層
は、（１００）面上に各々１０ｎｍ程度成長されるが、
（１１１）Ａ面上には、（１００）面より薄い５ｎｍ程
度成長される。

【００２５】ここでのポテンシャルバリア４は、エミッ
タバリアとなる共鳴トンネリングバリアで形成したが、
本発明はこれのみに限定されるものではなく、機能素子
として考えなければ、ポテンシャルバリア４は、共鳴ト
ンネリングバリアではなく、単一の層からなるバリアで
あってもよい。この時、ＳｉＯ₂絶縁膜２上では、ｎ−
ＩｎＧａＡｓスペーサー層１１及びポテンシャルバリア
４は、向かい合う両ファセットが伸びてきて接合してい
るが、その接合部のｎ−ＩｎＧａＡｓスペーサー層１１
及びポテンシャルバリア４は、Ｖ字形になっているた
め、電気的には分離している。

【００２６】次に、ＭＯＣＶＤ法によりポテンシャルバ
リア４上に膜厚５０ｎｍ程度のｎ−ＩｎＧａＡｓ（ｎ＝
５×１８乗ｃｍ^-3）ベース層１２に、膜厚５０ｎｍ程度
ノンドープＩｎＰコレクタバリア層１３及び膜厚５０ｎ
ｍ程度のｎ−ＩｎＧａＡｓ（ｎ＝１×１９乗ｃｍ^-3）コ
レクタ層１４を形成する。次に、フォトレジストをマス
クとして、分離したエミッタ部に対応するｎ−ＩｎＧａ
Ａｓコレクタ層１４からｎ−ＩｎＧａＡｓスペーサー層
１１までを選択的にドライ又はウェットエッチングし
て、エミッタ層となるｎ−ＩｎＧａＡｓ半導体層３を露
出させる。

【００２７】次に、Ｔｉ／Ａｕ等の電極を蒸着し、リス
ト・オフすることにより露出されたエミッタ層となるｎ
−ＩｎＧａＡｓ半導体層３上にエミッタ電極１６を形成
する。この時、エミッタ層となるｎ−ＩｎＧａＡｓ半導
体層３の電子濃度は、１×１９乗まで容易にドーピング
することができるため、ノン・アロイオーミックコンタ
クトが形成される。

【００２８】そして、ｎ−ＩｎＧａＡｓコレクタ層１４
のＶ字部分にＴｉ／Ａｕ等のコレクタ電極１７を形成す
ることにより、図３に示すようなダブルエミッタ型ＲＨ
ＥＴを得ることができる。このように、本実施例では、
絶縁膜２上に這い上がるように、かつ絶縁膜２上で分離
した（１１１）Ａ面のファセット３ｂを有するエミッタ
層となる半導体層３を選択的に形成した後、半導体基板
１面に対応する半導体層３面とファセット３ｂ面での成
長速度の違いを利用して、半導体基板１面に対応する半
導体層３面とファセット３ｂ面で成長速度が異なるよう
に、半導体層３上にポテンシャルバリア４を形成して構
成する。このため、従来のようなドライプロセスによる
プロセスダメージを生じさせることなく絶縁膜２上で半
導体層３を容易に分離することができる。

【００２９】ここで、（１１１）Ａ面のファセット３ｂ
上の成長は、基板１面上の成長より小さくすることがで
き、実際（１００）面と（１１１）Ａ面では、後者の方
が小さい。例えば１００オングストロームのポテンシャ
ルバリア層４を成長させると、（１００）面では、１０
０オングストローム成長するが、（１１１）Ａ面のファ
セット３ｂ上では、それ以下の厚さになるため、絶縁膜
２上ではなくポテンシャルバリア４の両端に電圧を付加
した場合、ポテンシャルバリア４の両端部分よりも（１
１１）Ａ面のファセット３ｂのポテンシャルバリア４中
央部分を横切って流れる電流の方が大きくなり、電圧・
電流特性に閾値特性が異なる構造を実現することができ
る。また、この閾値特性を利用して、必要な論理振幅を
低閾値のバリア構造に合わせれば、他方の高閾値のバリ
ア構造には、電流をほとんど流さないようにすることが
できるため、素子寸法の実効的微細化向上にも、寄与さ
せることができる。

【００３０】なお、上記実施例では、ダブルエミッタ型
ＲＨＥＴを形成する場合について説明したが、本発明
は、これのみに限定されるものではなく、上記実施例と
略同様なプロセスでダイオード型のメモリ素子を形成す
る場合にも適用することができる。上記実施例は、Ｉｎ
Ｐ基板を用いたが、本発明はこれのみに限定されるもの
ではなく、例えばＧａＡｓ基板を用いることができる。
ＧａＡｓ基板を用いる場合は、ＧａＡｓ基板上に形成す
る絶縁膜をＳｉＯ₂とし、ファセットを有する半導体層
をＧａＡｓとし、ポテンシャルバリアを下層からＡｌＧ
ａＡｓ／ＧａＡｓ／ＡｌＧａＡｓ／ＧａＡｓとし、ポテ
ンシャルバリア上を下層からＧａＡｓ／ＡｌＧａＡｓ／
ＧａＡｓとして、構成すればよい。また、上記実施例の
如く、ＩｎＧａＡｓ／ＩｎＰの組み合わせだけでなく、
ＩｎＧａＡｓ／ＩｎＡｌＡｓやＩｎＧａＡｓ／ＩｎＧａ
ＡｓＰ等のその他の考えられる半導体で組み合わせて構
成してもよい。また、本実施例は、ＭＯＣＶＤ法を用い
たが、ガスソースＭＢＥ法を用いてもよい。

【００３１】

【発明の効果】本発明によれば、エミッタ分離で生じる
プロセスダメージを生じないようにすることができると
ともに、エミッタ間寸法が短く、かつ分離が容易な複数
のエミッタ構造を容易に形成することができるという効
果がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の原理説明図である。

【図３】本発明に係る一実施例の半導体装置の構造を示
す断面図である。

【図４】従来の半導体装置の構造を示す斜視図である。

【図５】従来の半導体装置の構造を示す断面図である。

【符号の説明】

１半導体基板（半絶縁性）２絶縁膜３半導体層３ａ、３ｂファセット４ポテンシャルバリア４ａノンドープＩｎＰ層４ｂノンドープＩｎＧａＡｓ層４ｃノンドープＩｎＰ層４ｄｎ^-−ＩｎＧａＡｓ層１１ｎ−ＩｎＧａＡｓスペーサー層１２ｎ−ＩｎＧａＡｓベース層１３ノンドープＩｎＰコレクタバリア層１４ｎ−ＩｎＧａＡｓコレクタ層１５開口部１６エミッタ電極１７コレクタ電極

Claims

【特許請求の範囲】

【請求項１】半導体基板（１）上に該半導体基板（１）
とは異なる材料からなる絶縁膜（２）が部分的に形成さ
れ、該絶縁膜（２）上で分離され、かつ該半導体基板
（１）面と異なる特異面が向かい合うように該半導体基
板（１）及び該絶縁膜（２）上に半導体層（３）が選択
的に形成され、該半導体基板（１）面に対応する該半導
体層（３）面と該特異面で閾値特性が異なるように該半
導体層（３）上にポテンシャルバリア（４）が形成され
てなることを特徴とする半導体装置。
【請求項２】前記ポテンシャルバリアは、共鳴トンネリ
ングバリアであることを特徴とする請求項１記載の半導
体装置。
【請求項３】前記共鳴トンネリングバリアは、前記半導
体層（３）より禁制帯幅が大きく、かつ伝導帯端不連続
値が正になる第１の半導体層（４ａ）と、該第１の半導
体層（４ａ）より禁制帯幅が小さく、かつ伝導帯端不連
続値が負になる第２の半導体層（４ｂ）と、該第２の半
導体層（４ｂ）より禁制帯幅が大きく、かつ伝導帯端不
連続値が正になる第３の半導体層（４ｃ）と、該第３の
半導体層（４ｃ）より禁制帯幅が小さく、かつ伝導帯端
不連続値が負になる第４の半導体層（４ａ）とを順に積
層した構造からなることを特徴とする請求項２記載の半
導体装置。
【請求項４】前記共鳴トンネリングバリア上に、導電性
がｎ型の第１の半導体層（１２）と、該第１の半導体層
（１２）より禁制帯幅が大きく、かつ伝導帯端不連続値
が正になる第２の半導体層（１３）と、該第２の半導体
層（１３）より禁制帯幅が小さく、かつ伝導帯端不連続
値が負になる第３の半導体層（１４）とを順に積層して
なることを特徴とする請求項３記載の半導体装置。
【請求項５】前記半導体基板（１）は、（００１）Ｉｎ
Ｐからなり、前記絶縁膜（２）は、ＳｉＯ₂からなり、
前記特異面を有する前記半導体層（３）は、ＩｎＧａＡ
ｓからなり、前記ポテンシャルバリアは、下層からＩｎ
Ｐ／ＩｎＧａＡｓ／ＩｎＰ／ＩｎＧａＡｓからなり、前
記ポテンシャルバリア上は、下層からＩｎＧａＡｓ／Ｉ
ｎＰ／ＩｎＧａＡｓからなることを特徴とする請求項
３，４記載の半導体装置。
【請求項６】前記半導体基板（１）は、（００１）Ｇａ
Ａｓからなり、前記絶縁膜（２）は、ＳｉＯ₂からな
り、前記特異面を有する前記半導体層（３）は、ＧａＡ
ｓからなり、前記ポテンシャルバリアは、下層からＡｌ
ＧａＡｓ／ＧａＡｓ／ＡｌＧａＡｓ／ＧａＡｓからな
り、前記ポテンシャルバリア上は、下層からＧａＡｓ／
ＡｌＧａＡｓ／ＧａＡｓからなることを特徴とする請求
項３，４記載の半導体装置。
【請求項７】半導体基板（１）上に該半導体基板（１）
とは異なる材料からなる絶縁膜（２）を部分的に形成す
る工程と、次いで、有機金属気相成長法により該絶縁膜
（２）上で分離され、かつ該半導体基板（１）面と異な
る特異面が向かい合うように該半導体基板（１）及び該
絶縁膜（２）上に半導体層（３）を選択的に形成する工
程と、次いで、該半導体基板（１）面に対応する該半導
体層（３）面と該特異面で閾値特性が異なるように該半
導体層（３）上にポテンシャルバリア（４）を形成する
工程とを含むことを特徴とする半導体装置の製造方法。